CN107534054A - 半导体装置以及半导体装置的制造方法 - Google Patents

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Abstract

漂移层(20)由宽带隙半导体形成。第1阱区域(30)设置在漂移层(20)上。源极区域(40)设置在第1阱区域(30)的每一个之上。栅极绝缘膜(50)设置在第1阱区域(30)上。第1电极(80)与源极区域(40)相接，具有能够在第1阱区域(30)之间向漂移层(20)进行单极通电的二极管特性。第2阱区域(31)设置在漂移层(20)上。第2电极(81)与第2阱区域(31)相接，从栅极电极(82)以及第1电极(80)分离。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明涉及半导体装置以及半导体装置的制造方法，特别涉及使用宽带隙半导体的半导体装置以及半导体装置的制造方法。
背景技术
已知当正向电流持续流向使用碳化硅(SiC)的pn二极管时正向电压增加(例如，参照下述非专利文献1)。这被认为是由于通过pn二极管被注入的少数载流子与多数载流子复合时的复合能量以存在于碳化硅基板的基底面位错等为起点而作为面缺陷的三角层叠缺陷(还称为肖克利型层叠缺陷(shockley type stacking faults))在晶体中扩张的缘故(例如，参照下述非专利文献2)。pn二极管的正向电压的增加被认为是因为三角层叠缺陷阻碍电流的流动。正向电压的该增加可能引起可靠性的劣化。
关于这样的正向电压偏移，有报告称即使在使用碳化硅的MOSFET(Metal OxideSemiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)中也同样地产生(例如，参照下述非专利文献3)。MOSFET构造在源极与漏极间具有寄生pn二极管(体二极管)，当正向电流流到该体二极管时，引起与pn二极管同样的可靠性劣化。在具有低的正向电压的肖特基势垒二极管芯片作为续流二极管而与MOSFET芯片并联连接的情况下，该问题被减轻。然而，如在下述专利文献1中所指出那样，如果外置二极管，则装置的部件件数增加。另一方面，在MOSFET的体二极管承担作为续流二极管的全部或者一部分功能的情况下，上述可靠性劣化可能影响到MOSFET芯片。
作为应对该问题的方法，例如如下述专利文献2中所提及那样具有应力测试，在该应力测试中，使正向电流中长时间流向pn二极管构造并测定该前后的正向电压的变化。通过在应力测试过程中从成品排除(筛选)劣化大的元件，能够确保更高的可靠性。为了判定有无劣化而受关注的正向电压的变动量与层叠缺陷的面积成比例。该面积的扩张速度与通过pn二极管被注入的少数载流子的累计量大致成比例。该累计量依赖于电流的大小和流过电流的时间。如果想要在短时间内结束测试而过度地增大电流，则有时由于二极管元件过度地发热而芯片或者测试装置发生损伤。另一方面，如果减小电流，则需要长时间的测试，其结果产生芯片成本增大等实用上的问题。
另一方面，能够使作为MOSFET等单极型晶体管的半导体芯片内置仅通过多数载流子进行通电的二极管、即单极型二极管来代替如上所述可能导致可靠性劣化的pn二极管来作为续流二极管。例如，在下述专利文献3以及4中，在MOSFET的单元组件(unit cell)内，作为单极型二极管而内置有SBD(Schottky Barrier Diode，肖特基势垒二极管)。在作为单极型晶体管的活性区域的单元组件内，内置具有比体二极管的动作电压低的动作电压的单极型二极管，从而能够避免在实际使用时正向电流流向活性区域内的体二极管。由此，能够抑制活性区域的特性劣化。
现有技术文献
专利文献
专利文献1：国际公开第2013/051170号
专利文献2：日本特开2004-289023号公报
专利文献3：日本特开2003-017701号公报
专利文献4：国际公开第2014/162969号
非专利文献
非专利文献1：Journal of ELECTRONIC MATERIALS，Vol.39，No.6，pp.684-687(2010)“Electrical and Optical Properties of Stacking Faults in 4H-SiCDevices”
非专利文献2：PHYSICAL REVIEW LETTERS，Vol.92，No.17，175504(2004)“DrivingForce of Stacking-Fault Formation in SiC p-i-n Diodes”
非专利文献3：IEEE ELECTRON DEVICE LETTERS，Vol.28，No.7，pp.587-589(2007)”A New Degradation Mechanism in High-Voltage SiC Power MOSFETs”
发明内容
然而，在活性区域以外的区域、特别是活性区域的周围的终端区域存在寄生二极管，但鉴于该区域的构造或者功能而存在无法配置单极型二极管的部位。如果在该部位存在基底面位错等起点，则由于三角层叠缺陷扩张，晶体管的特性发生劣化。具体而言，通上源极-漏极电流时的电压下降变大。其结果，在实际使用时热失控，从而有可能导致元件损坏。因此，即使单极型晶体管内置有SBD，基于应力测试的筛选也是有用的。在此，SBD的动作电压比寄生二极管的动作电压低，所以用于应力测试的应力电流的大部分主要通过内置SBD，而不通过需要测试的寄生二极管。通过内置SBD的电流也成为引起元件发热的焦耳热的产生原因。因而，需要将应力电流减小到能够防止由元件的发热引起的芯片或者评价设备的热损伤的程度。其结果，测试时间变长。
进而，在应力电流流向活性区域的量多的情况下，电流也开始流向寄生pn二极管。其结果，层叠缺陷在本来不需要应力测试的活性区域产生。该层叠缺陷有时使MOSFET的正向电压变动。在去除正向电压偏离标准的芯片的情况下，芯片的制造成品率变低。
如上所述，在内置有单极型二极管的晶体管中，存在用于该筛选的应力测试需要的时间长的课题。另外，存在应力测试所引起的晶体管特性的变动大的课题。关于成为这些课题的原因的三角层叠缺陷，普遍已知在SiC中可能产生，但在其它宽带隙半导体中也可能产生。
本发明是为了解决如上课题而完成的，其目的在于提供一种半导体装置，该半导体装置是内置有晶体管以及单极型二极管的半导体装置，能够以短时间实施应力测试、并且晶体管特性不易由于应力测试而发生变动。
本发明的半导体装置包括具有第1导电类型的半导体基板、具有第1导电类型的漂移层、具有与第1导电类型不同的第2导电类型的多个第1阱区域、具有第1导电类型的源极区域、栅极绝缘膜、栅极电极、第1电极、具有第2导电类型的至少一个第2阱区域、第2电极以及第3电极。漂移层设置在半导体基板上，由宽带隙半导体形成。第1阱区域设置在漂移层上。源极区域设置在第1阱区域的每一个之上，利用第1阱区域与漂移层分离。栅极绝缘膜设置在第1阱区域上。栅极电极设置在栅极绝缘膜上。第1电极与源极区域相接，具有能够在第1阱区域之间向漂移层进行单极通电的二极管特性。第2阱区域设置在漂移层上。第2电极与第2阱区域相接，与栅极电极以及第1电极分离。第3电极电连接于半导体基板。
本发明的半导体装置的制造方法具有如下工序。形成：具有第1导电类型的半导体基板；具有第1导电类型的漂移层，设置在半导体基板上，由宽带隙半导体形成；具有与第1导电类型不同的第2导电类型的多个第1阱区域，设置在漂移层上；具有第1导电类型的源极区域，设置在第1阱区域的每一个之上，利用第1阱区域与漂移层分离；栅极绝缘膜，设置在第1阱区域上；栅极电极，设置在栅极绝缘膜上；第1电极，与源极区域相接，具有能够在第1阱区域之间向漂移层进行单极通电的二极管特性；具有第2导电类型的至少一个第2阱区域，设置在漂移层上；第2电极，与第2阱区域相接，与栅极电极以及第1电极分离；以及第3电极，电连接于半导体基板。通过对第2电极以及第3电极之间施加比第1电极以及第3电极之间的电压低的电压，从而正向偏压施加于基于第2阱区域以及漂移层的pn结。
根据本发明，和与位于活性区域的第1阱区域相接的第1电极分开地设置有与位于活性区域外的第2阱区域相接的第2电极。通过使用第2电极来进行对基于第2阱区域与漂移层的pn结施加正向偏压的应力测试，能够抑制流向活性区域的应力电流。由此，第一，应力测试过程中的活性区域中的发热量变得更小。因而，能够将更大的电流用于应力测试，所以能够以更短时间进行应力测试。第二，抑制应力测试过程中的活性区域中的层叠缺陷的生成。由此，不易产生由应力测试引起的晶体管特性的变动。如上所述，能够缩短应力测试的时间，另外能够抑制由应力测试引起的晶体管特性的变动。
本发明的目的、特征、方面以及优点通过以下的详细的说明和附图变得更清楚。
附图说明
图1是概略地示出本发明的实施方式1中的半导体装置的结构的俯视图。
图2是沿着图1的线II－II的概略的局部剖面图。
图3是示出图1的变形例的俯视图。
图4是概略地示出比较例的半导体装置的结构的俯视图。
图5是沿着图3的线V－V的概略的局部剖面图。
图6是沿着图3的线VI－VI的概略的局部剖面图。
图7是概略地示出本发明的实施方式2中的半导体装置的结构的局部剖面图。
图8是概略地示出本发明的实施方式3中的半导体装置的结构的局部剖面图。
图9是概略地示出本发明的实施方式4中的半导体装置的结构的局部剖面图。
图10是概略地示出本发明的实施方式5中的半导体装置的结构的局部剖面图。
图11是概略地示出本发明的实施方式6中的半导体装置的结构的俯视图。
图12是沿着图11的线XII－XII的概略的局部剖面图。
图13是图12的第1变形例。
图14是图12的第2变形例。
图15是图12的第3变形例。
符号说明
R1：活性区域；R2：终端区域；10：基板(半导体基板)；20：漂移层；21～24：间隔区域；30：阱区域(第1阱区域)；31：阱区域(第2阱区域)；31a、31b：阱区域；35、36：高浓度区域；40：源极区域；50：栅极绝缘膜；52：场绝缘膜；55：层间绝缘膜；60：栅极电极部；70：欧姆接触部；71：欧姆接触部(第1欧姆接触部)；72：欧姆接触部(第2欧姆接触部)；75：肖特基电极；79：欧姆电极；80：源极电极(第1电极)；80w、81w、82w：布线层；81：测试电极(第2电极)；81M：探针痕迹；81P：电极焊盘；82：栅极电极；85：漏极电极；89：布线部；90～92、95：接触孔；101～106、106a～106c：MOSFET(半导体装置)。
具体实施方式
以下，根据附图，说明本发明的实施方式。此外，在本说明书中，将半导体装置整体中的周期性地配置有单元组件的区域称为活性区域，将除此以外的区域称为终端区域。
<实施方式1>
(结构)
参照图1以及图2，首先说明本实施方式的MOSFET101(半导体装置)的结构。MOSFET101的详细内容将在后面叙述，MOSFET101内置有SBD。
MOSFET101包括具有n型(第1导电类型)的基板10(半导体基板)、基板10上的半导体层、栅极绝缘膜50、场绝缘膜52、层间绝缘膜55、源极电极80(第1电极)、测试电极81(第2电极)、栅极电极82、欧姆电极79以及漏极电极85(第3电极)。上述半导体层包括具有n型的漂移层20、具有p型(与第1导电类型不同的第2导电类型)的多个阱区域30(第1阱区域)、具有p型的阱区域31(第2阱区域)、具有n型的源极区域40、以及具有p型的JTE(JunctionTermination Extension，结终端扩展)区域37。
基板10例如由具有4H多型体的碳化硅构成。基板10的杂质浓度优选比漂移层20的杂质浓度高。基板10的一个面(图2中的上表面)的面方位例如是从(0001)面倾斜4°左右的面。
漏极电极85在基板10的另一个面(图2中的下表面)上隔着欧姆电极79设置。欧姆电极79与基板10的下表面相接。由此，漏极电极85电气地欧姆连接于基板10。
漂移层20设置在基板10上。漂移层20由宽带隙半导体形成，在本实施方式中，由具有六方晶系的晶体构造的碳化硅形成。此外，在本实施方式中，基板10上的半导体层整体由作为宽带隙半导体的碳化硅形成。即、半导体层为碳化硅层。
多个阱区域30配置于活性区域R1，在漂移层20上相互分离地设置。由此，在半导体层上相互相邻的阱区域30之间设置有由漂移层20构成的间隔区域21或者22。间隔区域21以及22例如交替地配置。此外，在漂移层20上，多个阱区域30只要在如图2所示的一个平面的剖视图中相互分离地设置即可，这些多个阱区域30也可以在该剖视图以外的部位相互连接。
源极区域40在半导体层的表面设置在阱区域30的每一个之上。源极区域40的深度比阱区域30的深度深，源极区域40利用阱区域30与漂移层20分离。作为用于对源极区域40赋予n型的导电类型杂质(施主杂质)，例如使用氮(N)。
多个阱区域30针对在MOSFET101中周期性地设置的单元组件的每一个配置。因而，多个阱区域30也周期性地配置。阱区域30的每一个在半导体层的表面，在源极区域40与间隔区域22之间具有高浓度区域35。高浓度区域35具有比阱区域30的其它区域的杂质浓度更高的杂质浓度。因而，高浓度区域35具有比阱区域30中的其它部分低的电阻。
阱区域31配置于活性区域R1的周围的终端区域R2，在漂移层20上与多个阱区域30分离地设置。阱区域30以及31之间的间隔区域的宽度为与间隔区域21的宽度大致相同的程度。阱区域31的面积比阱区域30各自的面积大。阱区域31在平面布局中比源极电极80更向外侧(图2中的右侧)伸出。阱区域31的每一个具有位于半导体层的表面的高浓度区域36。高浓度区域36具有比阱区域31的其它区域的杂质浓度更高的杂质浓度。因而，高浓度区域36具有比阱区域31中的其它部分低的电阻。
阱区域31优选具有由与阱区域30相同的种类的导电类型杂质形成的同样的浓度分布，在该情况下，能够同时形成阱区域30以及31。另外，高浓度区域36优选由与高浓度区域35相同的种类的导电类型杂质形成的同样的浓度分布，在该情况下，能够同时形成高浓度区域35以及36。作为用于对阱区域30以及31赋予p型的导电类型杂质(受主杂质)，例如使用铝(Al)。
JTE区域37配置在阱区域31的外周侧(图2中的右侧)，与阱区域31连接。JTE区域37具有比阱区域31的杂质浓度低的杂质浓度。
栅极绝缘膜50设置在阱区域30上，跨过在源极区域40与间隔区域21之间的阱区域30。栅极绝缘膜50优选由氧化硅形成，例如为热氧化膜。
栅极电极82具有栅极电极部60、和与栅极电极部60相接的布线层82w。栅极电极部60设置在栅极绝缘膜50上，隔着栅极绝缘膜50跨过在源极区域40与间隔区域21之间的阱区域30。根据该结构，阱区域30中的在间隔区域21与源极区域40之间隔着栅极绝缘膜50而与栅极电极部60对置的部分具有作为沟道区域的功能。沟道区域是在通过栅极电极部60的电位的控制使MOSFET101成为导通状态时形成反型层的区域。布线层82w的材料的电阻率优选比栅极电极部60的材料的电阻率低。栅极电极82与源极电极80以及测试电极81电绝缘。换言之，栅极电极82不与源极电极80以及测试电极81发生短路。
场绝缘膜52在终端区域R2设置在半导体层上。因而，场绝缘膜52与阱区域30分离而设置在阱区域31上。场绝缘膜52的厚度比栅极绝缘膜50的厚度大。场绝缘膜52配置在栅极绝缘膜50的外周侧。栅极电极部60具有向场绝缘膜52上延伸的部分。在图2所示的结构中，场绝缘膜52具有与栅极绝缘膜50的外周端相接的内周端。
层间绝缘膜55覆盖设置在栅极绝缘膜50以及场绝缘膜52上的栅极电极部60。层间绝缘膜55优选由氧化硅形成。层间绝缘膜55设置有接触孔95，该接触孔95在终端区域R2使栅极电极部60露出。在接触孔95中，对栅极电极部60连接栅极电极82的布线层82w。接触孔95和栅极电极82的布线层82w在平面布局中包含于阱区域31。这是为了通过与源极电位接地的阱区域31阻止施加于漏极电极85的高电压，以防止高电压施加于处于具有相对于漏极电压格外低的电位的布线层82w的下部的绝缘膜(在图2的结构中场绝缘膜52)。
具有栅极绝缘膜50以及层间绝缘膜55的绝缘层设置有接触孔90、91以及92。接触孔90使半导体层的活性区域R1的表面部分地露出，具体而言，使源极区域40的一部分、高浓度区域35以及间隔区域22露出。接触孔91以及92分别使半导体层的终端区域R2的表面部分地露出，在本实施方式中，使阱区域31的高浓度区域36部分地露出。接触孔91比接触孔92更靠近活性区域R1而配置。
在本实施方式中，场绝缘膜52与接触孔91分离，另外与接触孔92分离。具体而言，场绝缘膜52位于比接触孔91的位置更与活性区域R1分离的位置，并且位于比接触孔92的位置更与活性区域R1分离的位置。
源极电极80设置在具有栅极绝缘膜50、栅极电极部60以及层间绝缘膜55的构造上。源极电极80在平面布局中包含活性区域R1。源极电极80包括肖特基电极75、欧姆接触部70、欧姆接触部71(第1欧姆接触部)以及布线层80w。肖特基电极75、欧姆接触部70以及欧姆接触部71利用布线层80w相互短路。
肖特基电极75配置于接触孔90的底部，在间隔区域22处与漂移层20相接。由此，源极电极80在间隔区域22处与漂移层20肖特基连接。根据该结构，MOSFET101的活性区域R1内置有SBD。因而，源极电极80具有能够在阱区域30之间向漂移层20进行单极通电的二极管特性。该SBD的扩散电位比基于漂移层20和阱区域30的pn结的扩散电位低。肖特基电极75优选包含间隔区域22的表面，但也可以不包含。另一方面，MOSFET101的终端区域R2未内置有SBD。
欧姆接触部70配置于接触孔90的底部，与源极区域40相接。由此，源极电极80与源极区域40欧姆连接。欧姆接触部70在接触孔90内也与阱区域30的高浓度区域35相接。由此源极电极80与阱区域30的高浓度区域35欧姆连接。欧姆接触部70与高浓度区域35相接，从而欧姆接触部70与阱区域30之间的电子或者空穴的交换变得更容易。
欧姆接触部71配置于接触孔91的底部，与阱区域31的高浓度区域36欧姆连接。由此，源极电极80与阱区域31的高浓度区域36欧姆连接。欧姆接触部71与高浓度区域36相接，从而欧姆接触部71与阱区域31之间的电子或者空穴的交换变得更容易。
测试电极81与栅极电极82以及源极电极80分离。测试电极81具有欧姆接触部72(第2欧姆接触部)和布线层81w。欧姆接触部72配置于接触孔92的底部，与阱区域31的高浓度区域36相接。由此，欧姆接触部72与阱区域31的高浓度区域36欧姆连接。根据该结构，测试电极81与阱区域31相接、且与阱区域31欧姆连接。在平面布局中，优选接触孔91形成为尽量完全地包围活性区域R1，测试电极81也依此形成为尽量完全地包围活性区域R1。
高浓度区域36不仅在欧姆接触部71以及72的正下方延伸，还在遍及阱区域31内的宽范围延伸。这具有降低阱区域31的芯片平面方向的电阻、即薄膜电阻的作用。高浓度区域36发挥防止起因于在MOSFET101的开关动作时阱区域31内部的电位变动而处于阱区域31的正上方的栅极绝缘膜50或者场绝缘膜52发生损坏的作用。例如在MOSFET101的关断动作时，漏极电极85的电位急剧地增大，从而施加于阱区域31以及漂移层20之间的pn结的反偏压急剧地增大。此时，在阱区域31内，伴随受主的耗尽化而释放的空穴在阱区域31内在芯片平面方向上移动，通过接触孔91而排出到接地为0V的源极电极80。这是位移电流，开关速度越增大，则位移电流越大。阱区域31的各部位的电位增大和位移电流的大小与电流路径的电阻之积相应的电压量。为了降低电位，防止正上方的绝缘膜的损坏，优选如上所述在宽范围形成高浓度区域36。
在从上方观察MOSFET101而得到的视野(图1)中，源极电极80、测试电极81以及栅极电极82在MOSFET101的上表面露出，它们相互分离。在本实施方式中，测试电极81具有位于源极电极80以及栅极电极82之间的部分。
测试电极81具有在MOSFET101的表面露出的电极焊盘81P(图1)。电极焊盘81P是具有足以能够安放探针的程度的大小的区域，优选具有30μm见方以上的大小。在图1的俯视图中，测试电极81具有电极焊盘81P、和按照比电极焊盘的宽度小的宽度线状地延伸的部分。通过如上述那样减小测试电极81中的电极焊盘81P以外的部分的宽度，能够抑制设置有测试电极81的终端区域R2(图2)的大小。由此，能够保持与MOSFET101的导通电阻等装置性能直接相关的活性区域R1的大小，并抑制芯片尺寸。此外电极焊盘的形状并不限定于图1所示的形状，只要测试电极81在俯视图中具有30μm见方以上的区域，该区域就具有作为电极焊盘的功能。
详细内容将在后面叙述，通过对测试电极81施加超过漏极电极85的电位，从而进行使高密度的应力电流流向形成于阱区域31与漂移层20之间的寄生pn二极管的应力测试。电极焊盘81P具有为了施加该电位而安放探针从而产生的探针痕迹81M。此外，当在通电测试中不使用电极焊盘81P而从外部对测试电极81施加电位的情况下，不需要电极焊盘81P。另外，也可以在通电测试后去除电极焊盘81P，在该情况下，MOSFET101不具有电极焊盘81P。
此外，栅极电极82既可以在从上方观察MOSFET101而得到的视野中，如图1所示仅由作为电极焊盘发挥功能的区域构成、或者也可以如图3所示，除了具有上述区域，还具有按照比电极焊盘的宽度小的宽度线状地延伸的布线区域。
(制造方法)
接着，以下说明MOSFET101(图2)的制造方法。
首先，在基板10的一个面上形成漂移层20。具体而言，通过化学气相沉积(Chemical Vapor Deposition：CVD)法，使以1×1015cm-3～1×1017cm-3的杂质浓度添加施主杂质而得的碳化硅在基板10上外延生长5μm～50μm左右的厚度。
接下来，在漂移层20的表面利用光致抗蚀剂等形成注入掩模。使用该注入掩模选择性地离子注入Al来作为受主杂质。此时，Al的离子注入的深度被设为不超过漂移层20的厚度，为0.5μm～3μm左右。另外，被离子注入的Al的杂质浓度被设为1×1017cm-3～1×1019cm-3的范围，比漂移层20的施主浓度高。之后，去除注入掩模。通过本工序而离子注入有Al的区域成为阱区域30以及31。因而，阱区域30以及31能够一并地形成。
接下来，在漂移层20的表面利用光致抗蚀剂等形成其它注入掩模。使用该注入掩模选择性地离子注入Al来作为受主杂质。此时，Al的离子注入的深度被设为不超过漂移层20的厚度，为0.5μm～3μm左右。另外，被离子注入的Al的杂质浓度被设为1×1016cm-3～1×1018cm-3的范围，比漂移层20的第1杂质浓度高、且比阱区域30的Al浓度低。之后，去除注入掩模。通过本工序而离子注入有Al的区域成为JTE区域37。
接下来，在漂移层20的表面利用光致抗蚀剂等，形成其它注入掩模。使用该注入掩模选择性地离子注入作为施主杂质的N。使N的离子注入深度比阱区域30的厚度小。另外，被离子注入的N的杂质浓度被设为1×1018cm-3～1×1021cm-3的范围，超过阱区域30的受主浓度。通过本工序注入有N的区域中的表示n型的区域成为源极区域40。
接下来，在漂移层20的表面利用光致抗蚀剂等形成其它注入掩模。使用该注入掩模离子注入作为受主杂质的Al。之后，去除注入掩模。通过本工序注入有Al的区域成为高浓度区域35以及36。受主杂质的离子注入优选以使高浓度区域35以及36低电阻化为目的，一边将基板10或者漂移层20加热到150℃以上一边进行。
上述离子注入工序的顺序是任意的。接下来，利用热处理装置，在氩(Ar)气等惰性气体环境中进行1300～1900℃、30秒～1小时的退火。由此，被离子注入的导电类型杂质被电激活。
接着，在除了与活性区域R1大致对应的位置以外的区域形成由膜厚为0.5～2μm左右的二氧化硅膜构成的场绝缘膜52。例如，在通过CVD法将场绝缘膜52形成于整个面之后，使用光刻技术以及蚀刻技术去除与活性区域R1大致对应的位置的场绝缘膜52。
接着，通过对未被场绝缘膜52覆盖的碳化硅表面进行热氧化，从而形成由氧化硅构成的期望厚度的栅极绝缘膜50。接下来，在栅极绝缘膜50之上，通过减压CVD法形成具有导电性的多晶硅膜，通过对该膜进行构图而形成栅极电极部60。接着，通过减压CVD法形成层间绝缘膜55。接着，使半导体层中的会形成欧姆接触部70～72的部分露出的开口部形成于层间绝缘膜55以及栅极绝缘膜50。
接下来，通过溅射法等形成以镍(Ni)为主要成分的金属膜。接着，对该膜进行600℃～1100℃的温度下的热处理。由此，在上述开口部内，在碳化硅层与金属膜之间形成硅化物。接着，去除金属膜中的不被形成硅化物而残留的部分。该去除例如能够通过基于硫酸、硝酸、盐酸中的任意酸、或者它们与过氧化氢水的混合液等的湿蚀刻进行。基于以上，形成欧姆接触部70～72。
接着，在基板10的下表面形成以Ni为主要成分的金属膜。通过对该金属膜进行热处理，从而在基板10的背侧形成欧姆电极79。
接下来，利用使用光致抗蚀剂等的构图技术，去除间隔区域22上的栅极绝缘膜50以及层间绝缘膜55和设置接触孔95的位置的层间绝缘膜55。作为去除的方法，优选不对作为SBD界面的碳化硅表面造成损伤的湿蚀刻。
接着，通过溅射法等使肖特基电极75沉积。沉积的材料优选Ti、Mo或者Ni。
之后，在至此为止进行了处理的基板10的表面通过溅射法或者蒸镀法形成Al等布线金属层，其通过光刻技术被加工成规定的形状。由此，形成与欧姆接触部70以及71和肖特基电极75接触的布线层80w、与欧姆接触部72接触的布线层81w以及与栅极电极部60接触的布线层82w。进而，在形成于基板10的下表面的欧姆电极79的表面上形成作为金属膜的漏极电极85。
基于以上，形成MOSFET101的半成品，该MOSFET101的半成品具有基板10、基板10上的上述半导体层、栅极绝缘膜50、场绝缘膜52、层间绝缘膜55、源极电极80、测试电极81、栅极电极82以及漏极电极85。
接下来，对该MOSFET101的半成品进行应力测试。具体而言，通过相对于漏极电极85而提高测试电极81的电位，正向偏压施加于基于阱区域31以及漂移层20的pn结。为了施加该电位，使探针与测试电极81的电极焊盘81P(图1)接触。此时，为了降低探针与电极焊盘81P的接触电阻而需要使探针陷入到电极焊盘81P中，其结果，在电极焊盘81P形成探针痕迹81M。
在上述应力测试中，施加于测试电极81以及漏极电极85之间的电压被设为比源极电极80以及漏极电极85之间的电压低。换言之，源极电极80的电位被设为比测试电极81的电位低。优选的是，源极电极80的电位相对于漏极电极85的电位被设为不超过寄生pn二极管的扩散电位的电位。源极电极80的电位也可以不从外部施加电位而被设为浮置电位。在该情况下，源极电极80的电位也成为测试电极81的电位与漏极电极85的电位之间的电位，所以比测试电极81的电位低。
通过如上所述施加电位，从而相比于在阱区域30与漂移层20之间形成的寄生pn二极管，应力电流优先流向形成于阱区域31与漂移层20之间的寄生pn二极管。此外，优选为在施加上述电位时，栅极电极82的电位与测试电极81同等、或者为了可靠地使沟道截止而被设为比测试电极81低的电位。
在应力电流被施加于在阱区域31与漂移层20之间形成的寄生pn二极管时，如果在该寄生pn二极管的部位存在基底面位错等缺陷的起点，则三角层叠缺陷扩张。缺陷的扩张对源极电极80或者测试电极81与漏极电极85之间的通电特性造成影响。
在进行了该应力测试之后，测定各电极间的通电特性，排除存在异常的成品。即，在形成有多个半成品之后，对它们进行基于应力测试的筛选。通电特性可以是电阻值或者耐压特性。例如使电流流向测试电极81与漏极电极85之间，排除电压下降大的元件。另外，也可以在应力测试前也进行同样的测定，根据应力测试前后的特性变动量来判定有无排除的必要。
在如上所述对寄生pn二极管施加了通电应力之后，优选源极电极80以及测试电极81之间被短路。也就是说，优选在MOSFET101中设置布线部89，该布线部89使源极电极80以及测试电极81电气短路。布线部89也可以为了易于形成而设置于源极电极80以及测试电极81的上方，例如形成为基于引线键合的键合线。
基于以上，能够得到MOSFET101。
(实际使用时的续流动作)
在源极电极80的电位超过漏极电极85的电位时，MOSFET101进行续流动作。在活性区域R1，电流流向内置SBD，所以正向电流不流向由阱区域30和漂移层20形成的pn二极管。另一方面，在终端区域R2未内置SBD，所以正向电流流向由阱区域31和漂移层20形成的pn二极管。
此外，当设为在终端区域R2，在由阱区域31和漂移层20形成的pn二极管的部位存在基底面位错等缺陷的起点时，三角层叠缺陷扩张，从而晶体管的特性劣化。本实施方式的MOSFET101由于经过了上述筛选，所以不易产生这样的特性劣化。
(比较例)
比较例的MOSFET199(图4～图6)不具有上述测试电极81。因此，应力测试中的电位的施加必须使用源极电极80来进行。在此，源极电极80还与内置有动作电压比pn二极管低的SBD的活性区域R1接触。因此，应力电流中的大部分流向不需要应力测试的活性区域R1。对内置于活性区域R1的SBD进行通电的电流也产生与器件内的电压下降相应的焦耳热，从而引起元件的发热。为了防止该发热所致的芯片或者评价设备的热损伤，需要抑制通电的电流量。其结果，在终端区域R2向由阱区域31和漂移层20形成的pn二极管的应力电流密度变低。因而，应力测试所需的时间变长。
进而，在应力电流流向活性区域R1的量多的情况下，电流也开始流向在活性区域R1在阱区域30与漂移层20之间形成的寄生pn二极管。这是因为由于随着SBD的电流密度增大，在间隔区域22产生的电压下降变大，从而施加于pn二极管的正向电压增大。其结果，在本来不需要应力测试的活性区域R1生成层叠缺陷，由此，可引起MOSFET199的正向电压等发生改变。当通过筛选除掉这样的成品时，制造成品率下降。
(效果)
根据本实施方式，和与位于活性区域R1的阱区域30相接的源极电极80分开地设置与位于终端区域R2的阱区域31相接的测试电极81。通过使用测试电极81来进行对基于阱区域31以及漂移层20的pn结施加正向偏压的应力测试，能够抑制流向活性区域R1的应力电流。由此，第一，应力测试过程中的活性区域R1中的发热量变得更小。因而，能够将更大的电流用于应力测试，所以能够以更短时间进行应力测试。第二，抑制应力测试过程中的活性区域R1中的层叠缺陷的生成。由此，不易产生应力测试所引起的晶体管特性的变动。基于以上，能够缩短应力测试的时间，另外能够抑制应力测试所引起的晶体管特性的变动。
能够容易地利用电极焊盘81P从外部施加应力电流。特别是，能够容易地安放用于施加应力电流的探针。电极焊盘81P具有探针痕迹81M，从而能够容易地识别出应力电流已经施加完。在多个电极焊盘具有探针痕迹的器件能够针对每个电极焊盘施加各自的应力，另外，不需要之后去除焊盘的追加工序，所以不使成本上升就能够施加多个种类的应力。
由布线部89使源极电极80以及测试电极81之间短路，由此能够使阱区域31的电位更可靠地接近源极电极80的电位。因而，能够防止高电压施加于阱区域31上的栅极绝缘膜50以及场绝缘膜52。但是，在本实施方式中，源极电极80以及测试电极81之间由高浓度区域36连接，所以即使省略布线部89，也能够使阱区域31的电位在某种程度上接近源极电极80的电位。
能够利用欧姆接触部71以及72，将源极电极80以及测试电极81分别与阱区域31欧姆连接。
<实施方式2>
参照图7，在本实施方式的MOSFET102(半导体装置)中，相比于MOSFET101(图2)的情况，场绝缘膜52延伸至更靠近活性区域R1的位置。换言之，场绝缘膜52与栅极绝缘膜50的边界位于比接触孔91以及92更靠近活性区域R1的部位。其结果，接触孔91以及92不仅贯通层间绝缘膜55，还贯通场绝缘膜52。因而欧姆接触部71以及72分别配置在设置于场绝缘膜52的接触孔91以及92内。
此外，关于上述以外的结构，与上述实施方式1的结构大致相同，所以对同一或者对应的要素标注同一符号，不重复其说明。
在MOSFET102的开关动作时，阱区域31的电位因位移电流而增大。根据本实施方式，在与如上所述电位增大的阱区域31连接的欧姆接触部71以及72的周围设置有比栅极绝缘膜50厚的场绝缘膜52。由此，抑制欧姆接触部71以及72的周围的绝缘膜损坏。
场绝缘膜52的活性区域R1侧的端部优选比高浓度区域36的活性区域R1侧的端部更靠近活性区域R1。这是因为如果栅极绝缘膜50形成至高浓度区域36上，则由于高浓度区域36具有高的杂质浓度，所形成的栅极绝缘膜50的绝缘特性在高浓度区域36上变低。此外，场绝缘膜52的活性区域R1侧的端部优选处于阱区域31的俯视图内。
MOSFET102的制造方法与MOSFET101的制造方法大致相同。作为区别点，有如下点：为了设置接触孔91以及92，需要进行接触孔91以及92的位置处的场绝缘膜52的蚀刻。该蚀刻能够与在实施方式1中说明的场绝缘膜52的蚀刻工序同时进行。
此外，在本实施方式中，欧姆接触部71以及72这两方配置在设置于场绝缘膜52的接触孔内。作为其变形例，也可以使用在设置于场绝缘膜52的接触孔内仅配置有欧姆接触部71以及72中的任意一方的结构。在该情况下，在一方的欧姆接触部的周边能够得到上述效果。
<实施方式3>
参照图8，本实施方式的MOSFET103(半导体装置)与MOSFET102(图7)不同，未设置有接触孔91。因而，源极电极80与阱区域31由绝缘膜隔开。在本实施方式中，为了避免在MOSFET103的实际使用时阱区域31的电位变为浮置，需要在施加应力电流后，利用布线部89使源极电极80与测试电极81短路。
此外，关于上述以外的结构，与上述实施方式2的结构大致相同，所以对同一或者对应的要素标注同一符号，不重复其说明。
根据本实施方式，能够防止在应力测试中由测试电极81施加的电流经由通过接触孔91内的电流路径向活性区域R1泄漏。由此，能够更加缩短应力测试的时间。此外，参照图7，上述电流路径从测试电极81依次通过阱区域31、欧姆接触部71、布线层80w、肖特基电极75以及间隔区域22而达至漏极电极85。
<实施方式4>
参照图9，在本实施方式的MOSFET104(半导体装置)中，阱区域31包括被由漂移层20构成的间隔区域23相互分离的多个阱区域31a以及31b。欧姆接触部71连接于阱区域31a，欧姆接触部72连接于阱区域31b。即，多个阱区域31中的欧姆接触部71欧姆连接的阱区域与欧姆接触部72欧姆连接的阱区域不同。关于间隔区域23的宽度，为了不使耐压下降，优选为小于等于间隔区域21或者22的宽度。
在本实施方式中，为了避免在MOSFET104的实际使用时阱区域31的电位变为浮置，需要在施加应力电流后，利用布线部89使源极电极80与测试电极81短路。
此外，关于上述以外的结构，与上述实施方式2的结构大致相同，所以对同一或者对应的要素标注同一符号，不重复其说明。
根据本实施方式，能够避免具有欧姆接触部72的测试电极81与具有欧姆接触部71的源极电极80之间由一个阱区域连接。由此，能够得到接近实施方式3的效果。即，抑制从测试电极81经由源极电极80流向阱区域30的应力电流，因而能够缩短应力测试的时间。
在比间隔区域23更靠近活性区域R1的区域，几乎不流过从测试电极81施加的应力电流。存在于这样的区域的缺陷的起点难以反映到应力测试的结果中。为了尽可能避免这种情况，优选将间隔区域23配置成尽可能靠近接触孔91。具体而言，优选使间隔区域23相比于接触孔92更靠近接触孔91。
<实施方式5>
参照图10，在本实施方式的MOSFET105(半导体装置)中，在接触孔91以及92之间存在未形成高浓度区域36的区域。换言之，在接触孔91以及92之间，在高浓度区域36设置有间隔区域24。间隔区域24由阱区域31中的高浓度区域36以外的区域构成。因而，在阱区域31，间隔区域24相比于形成有高浓度区域36的区域，具有更高的薄膜电阻。
也就是说，MOSFET105具有如下结构。一个阱区域31具有与欧姆接触部71欧姆连接的面S1(第1面)和与欧姆接触部72欧姆连接的面S2(第2面)。该阱区域31具有将面S1以及面S2之间隔开的面S3(第3面)。关于该阱区域31，面S3的薄膜电阻比面S1以及面S2各自的薄膜电阻高。
此外，关于上述以外的结构，与上述实施方式2的结构大致相同，所以对同一或者对应的要素标注同一符号，不重复其说明。
根据本实施方式，在具有欧姆接触部72的测试电极81与具有欧姆接触部71的源极电极80的电气路径之间设置沿着薄膜电阻高的面S3的部分。因而，能够抑制应力电流从测试电极81经由源极电极80向阱区域30泄漏。因而，能够缩短应力测试的时间。
另外，源极电极80以及测试电极81之间由一个阱区域31连接，所以即使未必附加用于使源极电极80以及测试电极81短路的布线部89，也能够避免连接有测试电极81的第2阱的电位大幅偏离源极电极80的电位。
此外，在比间隔区域24更靠近活性区域R1的区域难以流过从测试电极81施加的应力电流。存在于这样的区域的缺陷的起点难以反映到应力测试的结果中。为了尽可能避免这种情况，优选将间隔区域24配置成尽可能靠近接触孔91。具体而言，优选使间隔区域24相比于接触孔92更靠近接触孔91。
<实施方式6>
参照图11以及图12，在MOSFET106(半导体装置)中，与MOSFET101(图1)的情况不同，在俯视图中，栅极电极82位于源极电极80以及测试电极81之间。根据该结构，测试电极81具有位于比栅极电极82离活性区域R1更远的位置的部分。
MOSFET106的制造方法与MOSFET101的制造方法大致相同。作为区别点，只要变更形成栅极电极82以及测试电极81时的掩模布局和形成接触孔92以及95时的掩模布局即可。
此外，关于上述以外的结构，与上述实施方式1的结构大致相同，所以对同一或者对应的要素标注同一符号，不重复其说明。根据本实施方式，也能够得到与实施方式1同样的效果。
接下来，参照图13～图15的每一个图，说明变形例的MOSFET106a～106c(半导体装置)。在MOSFET106a中，与实施方式3同样地省略了接触孔91，能够得到与实施方式3同样的效果。在MOSFET106b中，与实施方式4同样地设置有间隔区域23，能够得到与实施方式4同样的效果。在MOSFET106c中，与实施方式5同样地设置有间隔区域24，能够得到与实施方式5同样的效果。
此外，在本说明书中，将以电气方式低电阻下的连接称为“欧姆连接”，将用于实现它的构造称为“欧姆接触部”或者“欧姆电极”。“低电阻下的连接”意味着例如具有100Ωcm2以下的接触电阻的连接，无需满足作为电流或电压特性而具有完全的线性的狭义的欧姆特性。
另外，在上述各实施方式中，第1导电类型被设为n型、且第2导电类型被设为p型，但相反，也可以是第1导电类型被设为p型、且第2导电类型被设为n型。在该情况下，关于电位的高低，与前述内容也相反。
另外，在上述各实施方式中，也可以是肖特基电极75以及源极电极80由相同的材料形成。在该情况下，能够一并地形成肖特基电极75以及源极电极80。
另外，在上述各实施方式中，作为半导体装置说明了MOSFET，但作为栅极绝缘膜的材料，也可以使用氧化物以外的材料。换言之，半导体装置也可以是MOSFET以外的MISFET(Metal Insulator Semiconductor Field Effect Transistor，金属绝缘体半导体场效应晶体管)。另外，半导体装置并不限定于MISFET，只要是内置有单极型二极管的单极型晶体管即可。单极型晶体管例如也可以是JFET(Junction Field Effect Transistor，结型场效应晶体管)。
另外，在上述各实施方式中，单极型晶体管内置有SBD，但即使未内置SBD元件，只要源极电极80具有能够在阱区域30之间向漂移层20进行单极通电的二极管特性即可。具体而言，也可以代替内置SBD而例如使用具有在截止电位被施加于栅极的状态下仅容许从源极向漏极的方向的通电的沟道特性的FET。
另外，在上述各实施方式中，将碳化硅用作作为漂移层20的材料的宽带隙半导体，但也可以使用其它宽带隙半导体。不限于碳化硅，认为在具有比硅的复合能量大的复合能量的宽带隙半导体中，当正向电流流向寄生pn二极管的情况下生成晶体缺陷。此外，宽带隙半导体例如被定义为具有硅的带隙(1.12eV)的两倍左右的带隙的半导体。
本发明能够在其发明的范围内对各实施方式自由地进行组合、或者对各实施方式适当地进行变形、省略。虽然详细地说明了本发明，但上述说明在所有的方面是例示的，本发明并不限定于此。未例示的无数的变形例被解释为是不脱离本发明的范围而能够被设想的方案。

Claims (14)

1.一种半导体装置(101～106、106a～106c)，具备：
具有第1导电类型的半导体基板(10)；
具有所述第1导电类型的漂移层(20)，设置在所述半导体基板上，由宽带隙半导体形成；
具有与所述第1导电类型不同的第2导电类型的多个第1阱区域(30)，设置在所述漂移层上；
具有所述第1导电类型的源极区域(40)，设置在所述第1阱区域的每一个之上，利用所述第1阱区域与所述漂移层分离；
栅极绝缘膜(50)，设置在所述第1阱区域上；
栅极电极(82)，设置在所述栅极绝缘膜上；
第1电极(80)，与所述源极区域相接，具有能够在所述第1阱区域之间向所述漂移层进行单极通电的二极管特性；
具有所述第2导电类型的至少一个第2阱区域(31)，设置在所述漂移层上；
第2电极(81)，与所述第2阱区域相接，与所述栅极电极以及所述第1电极分离；以及
第3电极(85)，电连接于所述半导体基板。
2.根据权利要求1所述的半导体装置，其中，
所述第2电极具有电极焊盘(81P)。
3.根据权利要求2所述的半导体装置，其中，
所述电极焊盘具有探针痕迹(81M)。
4.根据权利要求1至3中的任意一项所述的半导体装置，其中，
所述半导体装置还具备布线部(89)，该布线部(89)在所述第1电极以及所述第2电极的上方使所述第1电极以及所述第2电极电气短路。
5.根据权利要求1至4中的任意一项所述的半导体装置，其中，
所述第1电极具有第1欧姆接触部(71)，该第1欧姆接触部(71)与所述第2阱区域欧姆连接，
所述第2电极具有第2欧姆接触部(72)，该第2欧姆接触部(72)与所述第2阱区域欧姆连接。
6.根据权利要求5所述的半导体装置，其中，
所述半导体装置还具备比所述栅极绝缘膜厚的场绝缘膜(52)，该场绝缘膜(52)与所述第1阱区域分离而设置在所述第2阱区域上，
所述第1欧姆接触部以及第2欧姆接触部中的至少任意一个配置在设置于所述场绝缘膜的接触孔内。
7.根据权利要求5或者6所述的半导体装置，其中，
所述至少一个第2阱区域包括多个第2阱区域，所述多个第2阱区域中的所述第1欧姆接触部所欧姆连接的第2阱区域与所述多个第2阱区域中的所述第2欧姆接触部所欧姆连接的第2阱区域不同。
8.根据权利要求5或者6所述的半导体装置，其中，
所述至少一个第2阱区域包括具有与所述第1欧姆接触部欧姆连接的第1面和与所述第2欧姆接触部欧姆连接的第2面的一个阱区域，所述一个阱区域具有将所述第1面以及所述第2面之间隔开的第3面，在所述一个阱区域中，所述第3面的薄膜电阻比所述第1面以及所述第2面各自的薄膜电阻高。
9.根据权利要求1至8中的任意一项所述的半导体装置，其中，
在俯视图中，所述第2电极位于所述第1电极以及所述栅极电极之间。
10.根据权利要求1至8中的任意一项所述的半导体装置，其中，
在俯视图中，所述栅极电极位于所述第1电极以及所述第2电极之间。
11.根据权利要求1至10中的任意一项所述的半导体装置，其中，
所述宽带隙半导体为碳化硅。
12.根据权利要求1至11中的任意一项所述的半导体装置，其中，
所述第1电极包括肖特基电极(75)，该肖特基电极(75)在所述第1阱区域之间与所述漂移层相接。
13.一种半导体装置(101～106、106a～106c)的制造方法，具备：
形成具有第1导电类型的半导体基板(10)、具有所述第1导电类型的漂移层(20)、具有与所述第1导电类型不同的第2导电类型的多个第1阱区域(30)、具有所述第1导电类型的源极区域(40)、栅极绝缘膜(50)、栅极电极(82)、第1电极(80)、具有所述第2导电类型的至少一个第2阱区域(31)、第2电极(81)以及第3电极(85)的工序，所述漂移层(20)设置在所述半导体基板上，由宽带隙半导体形成，所述多个第1阱区域(30)设置在所述漂移层上，所述源极区域(40)设置在所述第1阱区域的每一个之上，利用所述第1阱区域与所述漂移层分离，所述栅极绝缘膜(50)设置在所述第1阱区域上，所述栅极电极(82)设置在所述栅极绝缘膜上，所述第1电极(80)与所述源极区域相接，具有能够在所述第1阱区域之间向所述漂移层进行单极通电的二极管特性，所述第2阱区域(31)设置在所述漂移层上，所述第2电极(81)与所述第2阱区域相接，与所述栅极电极以及所述第1电极分离，所述第3电极(85)电连接于所述半导体基板；以及
通过对所述第2电极以及所述第3电极之间施加比所述第1电极以及所述第3电极之间的电压低的电压，从而对基于所述第2阱区域以及所述漂移层的pn结施加正向偏压的工序。
14.根据权利要求13所述的半导体装置的制造方法，其中，
所述半导体装置的制造方法在施加所述正向偏压的工序之后还具备使所述第1电极以及所述第2电极之间短路的工序。
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