JP7528868B2

JP7528868B2 - 半導体装置の製造方法

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Publication number: JP7528868B2
Application number: JP2021094413A
Authority: JP
Inventors: 友生森野
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2021-06-04
Filing date: 2021-06-04
Publication date: 2024-08-06
Anticipated expiration: 2041-06-04
Also published as: JP2022186274A

Description

本発明は、ゲート絶縁膜を有する半導体素子が形成された半導体装置の製造方法に関するものである。

従来より、ゲート絶縁膜を有する半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置は、ドリフト層やベース層を含んで構成される半導体基板にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略）が形成されて構成されている。より詳しくは、この半導体装置は、ｎ^－型のドリフト層上にｐ型のベース層が形成され、ベース層の表層部にｎ^＋型のソース領域が形成されている。また、ドリフト層を挟んでベース層と反対側には、ｎ^＋型のドレイン領域が形成されている。そして、ベース層およびソース領域を貫通するように複数のトレンチが形成され、各トレンチは、壁面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とによって埋め込まれている。

そして、半導体基板には、ベース層およびソース領域と電気的に接続されるように上部電極が配置され、ドレイン領域と電気的に接続されるように下部電極が配置されている。

特開２０１９－１４０２４２号公報

ところで、上記のような半導体装置を製造する場合には、リーク電流測定等の特性検査を１回行った後に良否判定が行われる。そして、良否判定では、測定結果が所定の範囲内である場合に良品と判定され、測定結果が所定の範囲外である場合に不良品と判定される。

また、上記のような半導体装置では、使用時等にホールがゲート絶縁膜に入り込むことにより、ゲート絶縁膜の特性が変化したり、ゲート絶縁膜が破壊される可能性がある。しかしながら、１回の特性検査のみでは、使用時等にゲート絶縁膜にホールが入り込み難いか否かの判定を行うことが困難である。このため、上記のような製造方法では、ゲート絶縁膜の特性が変化したり破壊される可能性のある半導体装置を良品と判定してしまう可能性がある。

本発明は上記点に鑑み、ゲート絶縁膜の特性が変化したり破壊されることを抑制できる半導体装置の製造方法を提供することを目的とする。

上記目的を達成するための請求項１は、ゲート絶縁膜（１７）を有する半導体素子が形成された半導体装置の製造方法であって、半導体基板（１０）に、第１電極（２０）、第２電極（２１）、および第１電極と第２電極との間に流れる電流を制御するゲート電極（１８）がゲート絶縁膜上に配置された対象装置を用意することと、対象装置に対し、ゲート絶縁膜の状態に依存する第１特性検査を行うことと、対象装置にブレークダウンを発生させて耐圧を測定することと、耐圧を測定することの後、再びゲート絶縁膜の状態に依存する第２特性検査を行うことと、第１特性検査と第２特性検査の変化を導出することと、導出した変化結果を変化閾値範囲と比較し、変化結果が変化閾値範囲内にあると判定した場合に対象装置が良品であると判定する良否判定を行うことと、を含む半導体装置の製造方法である。

これによれば、ブレークダウンを発生させた耐圧測定の前後において、ゲート絶縁膜の状態に依存する特性検査を行っている。そして、耐圧測定を行う前後の特性検査の結果から変化を導出し、導出した変化結果が変化閾値範囲内にあるか否かを判定する良否判定を行っている。このため、予め、使用時等にゲート絶縁膜にホールが入り込みやすい対象装置を不良品と判定することができる。したがって、ゲート絶縁膜の特性が変化することやゲート絶縁膜が破壊されることを抑制した半導体装置を製造することができる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態におけるＳｉＣ半導体装置の断面図である。図１に示す半導体装置の製造工程を示すフローチャートである。ドレイン－ソース間電圧と電流との関係を示す図である。ブレークダウンが発生した際のＳｉＣ半導体装置の状態を示す模式図である。図４Ａに続くＳｉＣ半導体装置の状態を示す模式図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。本実施形態では、図１に示されるように、炭化珪素（以下では、単にＳｉＣともいう）で構成された半導体基板１０に、半導体素子としてのＭＯＳＦＥＴが形成されたＳｉＣ半導体装置を例に挙げて説明する。なお、図１ではＳｉＣ半導体装置のうちのセル領域のみを示しているが、実際のＳｉＣ半導体装置には、セル領域を囲むように、耐圧構造を有する外周領域が備えられている。

ＳｉＣ半導体装置は、半導体基板１０を用いて構成されている。具体的には、ＳｉＣ半導体装置は、ＳｉＣからなるｎ^＋型の基板１１を含む半導体基板１０を用いて構成されている。本実施形態では、基板１１として、例えば、（０００１）Ｓｉ面に対して０～８°のオフ角を有し、窒素やリン等のｎ型不純物濃度が１．０×１０^１９／ｃｍ^３とされ、厚さが５０～３００μｍ程度とされたものが用いられる。なお、基板１１は、本実施形態ではドレイン領域を構成するものであり、第１不純物領域に相当している。

基板１１の表面上には、ＳｉＣで構成される、ｎ^－型のドリフト層１２、ｐ型のベース層１３等がエピタキシャル成長等によって形成されている。以下では、半導体基板１０のうちのベース層１３側の面を半導体基板１０の一面１０ａとし、半導体基板１０のうちの基板１１側の面を半導体基板１０の他面１０ｂとして説明する。なお、本実施形態では、ソース領域１４が第２不純物領域に相当している。

ドリフト層１２は、例えば、ｎ型不純物濃度が１．０～５０．０×１０^１５／ｃｍ^３程度とされ、厚さが５～５０μｍ程度とされている。ベース層１３は、ドリフト層１２上に形成されており、例えば、ｐ型不純物濃度が２．０×１０^１７／ｃｍ^３程度とされ、厚さが０．５～２μｍ程度とされている。

ソース領域１４は、ベース層１３の表層部に形成されてドリフト層１２よりも高不純物濃度とされており、例えば、表層部におけるｎ型不純物濃度が２．５×１０^１８～２．０×１０^１９／ｃｍ^３程度とされ、厚さが０．２～１．５μｍ程度とされている。なお、ベース層１３の表層部には、ソース領域１４を挟んで後述するトレンチ１６と反対側に、ベース層１３よりも高不純物濃度とされたｐ^＋型のコンタクト領域が形成されていてもよい。

また、本実施形態では、ドリフト層１２の表層部にｐ型のディープ層１５が形成されている。本実施形態のディープ層１５は、ベース層１３よりもｐ型不純物濃度が高くされており、複数本が等間隔に配置され、互いに交点なく離れて配置されることで上面レイアウトがストライプ状とされている。例えば、各ディープ層１５は、ｐ型不純物濃度が１．０×１０^１７～１．０×１０^１９／ｃｍ^３程度とされ、幅が０．７μｍとされている。また、各ディープ層１５は、深さが０．４μｍ以上の深さとされ、後述するトレンチ１６の底面よりも深い位置まで形成されることで、トレンチ１６に配置されるゲート絶縁膜１７への電界の入り込みを抑制するようになっている。

なお、本実施形態では、ディープ層１５をドリフト層１２の表層部にのみ形成した構造を例に挙げて説明するが、ディープ層１５は、ソース領域１４やベース層１３を貫通してドリフト層１２に達するように形成されていてもよい。この場合、ディープ層１５は、例えば、半導体基板１０の一面１０ａ側からトレンチを形成し、このトレンチ内を埋め込むように配置されるようにしてもよい。また、本実施形態では、ディープ層１５が電界緩和層に相当する。

半導体基板１０には、ベース層１３およびソース領域１４を貫通してドリフト層１２に達するように、例えば、幅が０．８μｍ程度とされたトレンチ１６が形成されている。トレンチ１６は、図１の紙面左右方向を幅方向、紙面法線方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。なお、図１では１本のトレンチ１６のみを示しているが、トレンチ１６は、実際には、複数本が紙面左右方向に等間隔に配置されると共に、各トレンチ１６がディープ層１５の間に挟まれるように配置されていてストライプ状とされている。

各トレンチ１６内は、各トレンチ１６の壁面を覆うように形成されたゲート絶縁膜１７と、このゲート絶縁膜１７の上に形成されたポリシリコン等により構成されるゲート電極１８とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。なお、本実施形態では、トレンチ１６の壁面が、第２不純物領域とドリフト層との間に挟まれたベース層の表面に相当する。また、本実施形態のＳｉＣ半導体装置は、後述する上部電極２０と下部電極２１との間に流れる電流がゲート電極１８に印加される電圧によって制御される。

ベース層１３（すなわち、半導体基板１０の一面１０ａ）上にはＢＰＳＧ（Borophosphosilicate Glassの略）等で構成される層間絶縁膜１９が形成されている。そして、層間絶縁膜１９には、ソース領域１４の一部およびベース層１３を露出させるコンタクトホール１９ａが形成されている。

層間絶縁膜１９上には、コンタクトホール１９ａを通じてソース領域１４およびベース層１３と電気的に接続される上部電極２０が形成されている。本実施形態の上部電極２０は、例えば、Ｎｉ／Ａｌ等の複数の金属にて構成されている。そして、複数の金属のうちのｎ型ＳｉＣ（すなわち、ソース領域１４）を構成する部分と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうちの少なくともｐ型ＳｉＣ（すなわち、ベース層１３）と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、本実施形態では、上部電極２０が第１電極に相当している。なお、ディープ層１５は、ベース層１３を介して上部電極２０と電気的に接続されている。

半導体基板１０の他面１０ｂ側には、基板１１と電気的に接続される下部電極２１が形成されている。なお、本実施形態では、下部電極２１が第２電極に相当している。本実施形態のＳｉＣ半導体装置では、このような構造により、ｎチャネルタイプの反転型であるトレンチゲート構造のＭＯＳＦＥＴが構成されている。

以上が本実施形態におけるＳｉＣ半導体装置の構成である。なお、本実施形態では、ｎ^＋型、ｎ^－型が第１導電型に相当しており、ｐ型が第２導電型に相当している。そして、上記のようにＳｉＣ半導体装置が構成されており、半導体基板１０は、基板１１、ドリフト層１２、ディープ層１５、ベース層１３、ソース領域１４等を含んで構成されている。次に、上記ＳｉＣ半導体装置の作動について説明する。

上記のようなＳｉＣ半導体装置は、上部電極２０に下部電極２１より低い電圧が印加されると共に、ゲート電極１８に所定の閾値電圧以上の電圧が印加されると、ベース層１３のうちのトレンチ１６と接する部分にｎ型の反転層（すなわち、チャネル）が形成される。そして、ソース領域１４から反転層を介して電子がドリフト層１２に供給されることにより、上部電極２０と下部電極２１との間に電流が流れるオン状態となる。

また、上部電極２０と下部電極２１の間に電流が流れていないオフ状態では、高電圧が印加されたとしても、トレンチゲート構造よりも深い位置まで形成されたディープ層１５によってトレンチ１６の底部への電界の入り込みが抑制される。このため、トレンチ底部での電界集中が緩和され、ゲート絶縁膜１７の破壊が防止される。

次に、上記ＳｉＣ半導体装置の良否判定を含む製造方法について、図２、図３、図４Ａおよび図４Ｂを参照しつつ説明する。

図２に示されるように、ＳｉＣ半導体装置を製造する際には、まず、ステップＳ１００において、エピタキシャル成長、エッチング、イオン注入等の所定の半導体製造プロセスを行い、上記図１に示すＳｉＣ半導体装置を有する対象装置を用意する。なお、対象装置は、複数のチップ形成領域を有するウェハの各チップ形成領域に上記図１のＳｉＣ半導体装置が形成されているウェハ状態であってもよいし、チップ単位に分割されて上記図１のＳｉＣ半導体装置が形成されているチップ状態であってもよい。

次に、ステップＳ１０１～Ｓ１０３において、対象装置に対し、ゲート絶縁膜１７の状態に依存する第１特性検査を行う。本実施形態では、ステップＳ１０１において、対象装置のゲート－ソース間の第１リーク電流測定を行う。ステップＳ１０２において、対象装置のドレイン－ゲート間の第１リーク電流測定を行う。ステップＳ１０３において、対象装置における第１閾値電圧測定を行う。

特に限定されるものではないが、ステップＳ１０１～Ｓ１０３の各測定は、例えば、以下のようにして行う。すなわち、ステップＳ１０１におけるゲート－ソース間の第１リーク電流測定では、ドレイン－ソース間を接続し、ゲート－ソース間に所定電圧を印加することにより、ゲート絶縁膜１７を介してゲート－ソース間を流れるリーク電流を測定する。ステップＳ１０２におけるドレイン－ゲート間の第１リーク電流測定では、ゲート－ソース間を接続すると共にグランド電位とし、下部電極２１に所定電圧を印加することにより、ゲート絶縁膜１７を介してドレイン－ゲート間に流れるリーク電流を測定する。ステップＳ１０３における第１閾値電圧測では、ゲート電圧を印加しながら電流が流れる際のゲート電圧を閾値電圧として測定する。

続いて、ステップＳ１０４において、対象装置の耐圧測定を行う。本実施形態では、図３に示されるように、ドレイン－ソース間に所定電圧を印加することでブレークダウンを発生させ、ブレークダウンが発生する電圧を耐圧として測定する。なお、図３の例では、ドレイン－ソース間の電圧が約１６５０Ｖの際にブレークダウンが発生する。

その後、本実施形態では、ステップＳ１０５において、第１良否判定を行う。具体的には、ステップＳ１０１～Ｓ１０４の測定結果に基づき、各測定結果がそれぞれの閾値範囲内にあるか否かを判定する。そして、各測定結果が各閾値範囲内である場合には、良品と判定し、各測定結果の少なくとも一部が閾値範囲外である場合には、不良品と判定する。その後、本実施形態では、良品と判定された対象装置に対し、後述のステップＳ１０６以降の工程を行う。

ここで、ステップＳ１０４における耐圧測定を行った際の対象装置（すなわち、ＳｉＣ半導体装置）の状態について説明する。図４Ａに示されるように、対象装置にブレークダウンが発生するとドリフト層１２内にホールｈが発生する。そして、図４Ｂに示されるように、ホールｈが電界によって加速されることにより、ホールｈの一部がゲート絶縁膜１７内に入り込む場合がある。

この場合、本実施形態のような対象装置では、ホールｈのゲート絶縁膜１７への入り込み易さ（すなわち、入り込む確率）は、ｎ型のドリフト層１２と、ｐ型のベース層１３、およびディープ層１５との間に構成される空乏層に依存する。つまり、ホールｈのゲート絶縁膜１７への入り込み易さは、ドリフト層１２、ベース層１３、ディープ層１５の出来栄えに依存する。そして、ホールｈがゲート絶縁膜１７の内部に入り込むと、ゲート絶縁膜１７の状態に依存する特性が変化する。なお、ホールｈがゲート絶縁膜１７の内部に入り込んだ場合、ホールｈがゲート絶縁膜１７に入り込むほどリーク電流が増加すると共に閾値電圧が高くなる。

このため、本実施形態では、ステップＳ１０６～Ｓ１０８において、対象装置に対し、再び、ゲート絶縁膜１７の状態に依存する第２特性検査を行う。本実施形態では、ステップＳ１０６において、対象装置のゲート－ソース間の第２リーク電流測定を行う。ステップＳ１０７において、対象装置のドレイン－ゲート間の第２リーク電流測定を行う。ステップＳ１０８において、対象装置における第２閾値電圧測定を行う。

なお、ステップＳ１０６におけるゲート－ソース間の第２リーク電流測定は、ステップＳ１０１におけるゲート－ソース間の第１リーク電流測定と同様の条件で行われる。ステップＳ１０７におけるドレイン－ゲート間の第２リーク電流測定は、ステップＳ１０２におけるドレイン－ゲート間の第１リーク電流測定と同様の条件で行われる。ステップＳ１０８の第２閾値電圧測定は、ステップＳ１０３の第１閾値電圧測定と同様の条件で行われる。

次に、ステップＳ１０９において、ステップＳ１０１およびステップＳ１０６のゲート－ソース間のリーク電流測定における測定結果の変化を導出する。ステップＳ１１０において、ステップＳ１０２およびステップＳ１０７のドレイン－ゲート間のリーク電流測定における測定結果の変化を導出する。ステップＳ１１１おいて、ステップＳ１０３およびステップＳ１０８の閾値電圧測定における測定結果の変化を導出する。なお、ステップＳ１０９～Ｓ１１１にて導出される変化結果は、測定結果同士の変化率であってもよいし、測定結果同士の差分であってもよい。

その後、ステップＳ１１２において、第２良否判定を行う。具体的には、ステップＳ１０９～Ｓ１１１で導出された変化結果に基づき、各変化結果がそれぞれの変化閾値範囲内にあるか否かを判定する。そして、対象装置は、各変化結果が各変化閾値範囲内である場合に良品と判定され、各変化結果の少なくとも一部が変化閾値範囲外である場合に不良品と判定される。

なお、各変化閾値範囲は、互いに異なっていてもよいし、同じとされていてもよく、適宜変更可能である。例えば、ステップＳ１０９～Ｓ１１１にて変化結果としての変化率を導出する場合、変化閾値範囲は、ゲート－ソース間のリーク電流測定に対する変化閾値範囲が１００％とされ、ドレイン－ゲート間のリーク電流測定に対する変化閾値範囲が１０％とされていてもよい。

以上説明した本実施形態によれば、ＳｉＣ半導体装置を製造する際には、耐圧測定を行う前後において、ゲート絶縁膜１７の状態に依存する特性検査を行っている。そして、耐圧測定を行う前後の特性検査の結果から変化を導出し、導出した変化結果が変化閾値範囲内にあるか否かを判定する良否判定を行っている。このため、予め、使用時等にゲート絶縁膜１７にホールｈが入り込みやすい対象装置を不良品と判定することができる。したがって、ゲート絶縁膜１７の特性が変化することやゲート絶縁膜１７が破壊されることを抑制したＳｉＣ半導体装置を製造することができる。

また、本実施形態では、耐圧測定を行う際に発生するホールｈを利用して第２良否判定を行っている。このため、ゲート絶縁膜１７へのホールｈの入り込みのみを目的とした工程を行う必要がなく、製造工程が不必要に増加することを抑制できる。

（１）本実施形態では、ゲート絶縁膜１７の状態に依存する特性検査として、ゲート－ソース間のリーク電流測定、ドレイン－ゲート間のリーク電流測定、および閾値電圧測定の３種類の測定を行っている。このため、いずれか１つのみの測定を行う場合と比較して、良否判定の精度を向上できる。

（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

例えば、上記第１実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴが形成されたＳｉＣ半導体装置の製造方法について説明した。しかしながら、これは１例を示したに過ぎず、他の構造の半導体素子が形成されたＳｉＣ半導体装置の製造方法に上記第１実施形態の製造方法を適用することもできる。例えば、ｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴが形成されたＳｉＣ半導体装置の製造方法にも適用できる。また、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴ（Insulated Gate Bipolar Transistorの略）が形成されたＳｉＣ半導体装置の製造方法に適用することもできる。なお、ＩＧＢＴの場合、上記第１実施形態におけるｎ^＋型の基板１１（すなわち、ドレイン領域）をＰ^＋型のコレクタ層に変更する以外は、上記第１実施形態で説明した縦型ＭＯＳＦＥＴと同様である。

また、上記第１実施形態において、半導体基板１０は、ＳｉＣではなく、シリコン等で構成されていてもよい。さらに、上記第１実施形態において、ＳｉＣ半導体装置は、トレンチゲート構造が形成された構成ではなく、プレーナゲート構造が形成された構成とされていてもよい。すなわち、上記第１実施形態の製造方法は、ゲート絶縁膜１７を有する半導体素子が形成された半導体装置の製造方法に適用可能である。

そして、上記第１実施形態において、ディープ層１５等の電界緩和層は形成されていなくてもよい。このような構成としても、ステップＳ１０４における耐圧測定を行ってブレークダウンによるホールｈを発生させた場合には、ドリフト層１２とベース層１３との出来栄えによってゲート絶縁膜１７に入り込むホールｈの量が変化する。このため、電解緩和層が形成されていない半導体装置に上記第１実施形態の製造方法を適用しても、有効な良否判定を行うことができる。

さらに、上記第１実施形態において、ステップＳ１０１～Ｓ１０３の測定、およびステップＳ１０６～Ｓ１０８の測定は、対応する測定の少なくとも１つの測定のみを行うようにしてもよい。例えば、測定として、ステップＳ１０１およびステップＳ１０６のゲート－ソース間のリーク電流測定のみを行うようにしてもよい。また、ステップＳ１０１～Ｓ１０３の測定、およびステップＳ１０６～Ｓ１０８の測定は、対応する測定の少なくとも２つの測定のみを行うようにしてもよい。例えば、測定として、ステップＳ１０１およびステップＳ１０６のゲート－ソース間のリーク電流測定を行うと共に、ステップＳ１０２おおびステップＳ１０７のドレイン－ゲート間のリーク電流測定のみを行うようにしてもよい。

１０半導体基板
１７ゲート絶縁膜
１８ゲート電極
２０上部電極（第１電極）
２１下部電極（第２電極）

Claims

ゲート絶縁膜（１７）を有する半導体素子が形成された半導体装置の製造方法であって、
半導体基板（１０）に、第１電極（２０）、第２電極（２１）、および前記第１電極と前記第２電極との間に流れる電流を制御するゲート電極（１８）が前記ゲート絶縁膜上に配置された対象装置を用意することと、
前記対象装置に対し、前記ゲート絶縁膜の状態に依存する第１特性検査を行うことと、
前記対象装置にブレークダウンを発生させて耐圧を測定することと、
前記耐圧を測定することの後、再び前記ゲート絶縁膜の状態に依存する第２特性検査を行うことと、
前記第１特性検査と前記第２特性検査の変化を導出することと、
導出した変化結果を変化閾値範囲と比較し、前記変化結果が前記変化閾値範囲内にあると判定した場合に前記対象装置が良品であると判定する良否判定を行うことと、を含む半導体装置の製造方法。
前記対象装置を用意することでは、第１導電型のドリフト層（１２）と、前記ドリフト層上に形成された第２導電型のベース層（１３）と、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型または第２導電型の第１不純物領域（１１）と、前記ベース層の表層部に形成された第１導電型の第２不純物領域（１４）とを含む前記半導体基板に対し、前記第２不純物領域と前記ドリフト層との間に挟まれた前記ベース層の表面に前記ゲート絶縁膜が配置され、前記ベース層および前記第２不純物領域と電気的に接続されるように前記第１電極が配置されると共に前記第１不純物領域と電気的に接続されるように前記第２電極が配置された前記対象装置を用意し、
前記第１特性検査では、前記ゲート絶縁膜を介して前記第２不純物領域と前記ゲート電極との間に流れるリーク電流を測定すること、前記ゲート絶縁膜を介して前記第１不純物領域と前記ゲート電極との間に流れるリーク電流を測定すること、および前記第１電極と前記第２電極との間に電流が流れ出す前記ゲート電極の閾値電圧を測定すること、の少なくとも１つの測定を行い、
前記第２特性検査では、前記第１特性検査で行った測定と同じ測定を行う請求項１に記載の半導体装置の製造方法。
前記対象装置を用意することでは、前記半導体基板が炭化珪素で構成され、前記ベース層および前記第２不純物領域を貫通して前記ドリフト層に達するトレンチ（１６）の壁面に前記ゲート絶縁膜が形成され、前記ドリフト層に、前記トレンチの底面よりも前記第１不純物領域側に位置する部分を有して前記第１電極と電気的に接続される第２導電型の電界緩和層（１５）が形成された前記対象装置を用意する請求項２に記載の半導体装置の製造方法。