JP2001230411A - 隆起型ストラップ構造ｍｏｓトランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＭＯＳトランジスタのソース・ドレインに関
する寄生容量と寄生抵抗とを低減する。 【解決手段】 隆起型ストラップ構造を有するＭＯＳト
ランジスタにおいて、ソース領域（９２）及びドレイン
領域（９１）がトランジスタ基板（５１）からは実質的
に絶縁されており、ストラップ（９４、９５）を接続す
ることによってトランジスタ基板（５１）へ接続されて
いる。ゲート酸化物層（６７）及びゲート電極（９３）
が２つのストラップ間の基板（５１）上に形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳ半導体素子
の製造プロセスに関する。特に、本発明は高速高密度Ｍ
ＯＳトランジスタにおいて寄生抵抗及び容量を低減する
ことに関する。

【０００２】

【従来の技術】非常に浅い接合を有するトランジスタの
製造に関連する重大な問題は、寄生抵抗及び容量の存在
である。図１では、このような固有の寄生素子を示す図
を示す。記号Ｒ_d及びＲ_sは、ドレイン及びソース領域の
寄生抵抗をそれぞれ示し、Ｒ_d及びＲ_sのそれぞれが低濃
度ドープ領域Ｒ_L及び高濃度ドープ領域Ｒ_Hからの抵抗成
分からなる。低濃度ドープ領域の抵抗は大きくは低減さ
れない。なぜなら、その抵抗が高い降伏電圧を設定する
ように勾配として用いられるからである。

【０００３】ソース及びドレイン領域のそれぞれに関連
する寄生容量も存在する。この容量は、ドープ領域と基
板との間の接合の表面積に比例する。ドレインの寄生容
量をＣ_dで示し、ソースの寄生容量をＣ_sで示す。

【０００４】

【発明が解決しようとする課題】寄生抵抗及び容量の存
在によって起こる不利な現象は、それらが組合わさって
時定数τを形成することである。この時定数τはτ＝Ｃ
_s,d（Ｒ_d＋Ｒ_s）として定義され、トランジスタの動作
速度を大きく妨げる。従って、寄生抵抗及び寄生容量の
両方を最小として、トランジスタの動作周波数を増大さ
せることが望ましい。

【０００５】時定数τによって引き起こされる問題は、
構成部品サイズをさらに縮小しようとする産業上の傾向
によってさらに深刻となる。なぜなら、構成部品の幅及
び奥行きを縮小することによって、その中のドープ領域
の寄生抵抗が増加するからである。

【０００６】従って、ＭＯＳトランジスタにおける寄生
抵抗を最小とすることが本発明の目的である。

【０００７】本発明の他の目的はＭＯＳトランジスタに
おける寄生容量を最小とすることである。

【０００８】本発明のさらに他の目的はメタライゼーシ
ョン問題を十分克服するようなサイズを有するドープさ
れたソース及びドレイン領域を提供するＭＯＳトランジ
スタにおいて寄生抵抗及び寄生容量を最小とすることで
ある。

【０００９】

【課題を解決するための手段】本発明の隆起型ストラッ
プ構造ＭＯＳトランジスタの製造方法は、半導体基板上
に、相互に分離された第１、第２及び第３の酸化物層セ
グメントを形成する工程と、該第２の酸化物層セグメン
ト上にゲート電極を形成する工程と、前記第１の酸化物
層セグメント及び第３の酸化物層セグメント上に、ソー
ス領域及びドレイン領域の一部となる半導体材料をそれ
ぞれ形成する工程と、上記各工程が終了した後に、全面
にわたって酸化物層を形成し、前記ソース領域の一部、
前記ドレイン領域の一部、及び、前記ゲート電極のそれ
ぞれの表面が露出するように、前記酸化物層の一部をそ
れぞれ除去する工程と、前記ソース領域の一部と前記ゲ
ート電極との間の前記酸化物層の一部、及び、前記ドレ
イン領域の一部と前記ゲート電極との間の前記酸化物層
の一部を、それぞれ、前記半導体基板表面が露出するよ
うに除去する工程と、露出された前記半導体基板の表面
から半導体を選択成長させるとともに、前記ソース領域
の一部及び前記ドレイン領域の一部から半導体を選択成
長させることによって、前記ソース領域及びドレイン領
域を形成する工程と、を包含することを特徴とし、その
ことにより上記目的が達成される。

【００１０】上記目的及びそれに関連する目的は、本明
細書に開示されるトランジスタ及びその製造方法を用い
ることによって達成されることができる。本発明による
トランジスタ及びその製造方法は、導電チャネル領域へ
ストラップされた隆起型ソース及びドレイン領域を有し
ており、それによって多くの所望の特徴を有するトラン
ジスタが製造される。

【００１１】ストラップ構造のソース及びドレイン構成
によってソース及びドレイン接合深さが改善され、それ
によって、望ましくない短チャネル効果に対する良好な
保護が提供される。

【００１２】加えて、断面積の小さいストラップ形状を
用いることによって、ソース及びドレイン接合領域も小
さくなる。接合容量が接合面積に比例するので、接合面
積を最小とすることによって接合容量も低減される。

【００１３】さらに、ソース及びドレイン領域がフィー
ルド酸化物層上に主に形成されているので、ソース及び
ドレイン領域上への金属配線の形成が、ソース及びドレ
イン領域を介して基板への金属浸透を行うことなく行わ
れることができる。

【００１４】本発明はＮＭＯＳ素子及びＰＭＯＳ素子の
いずれにおいても実現可能である。隆起型ストラップ構
造ＭＯＳトランジスタの実現は、以下の詳細な説明及び
添付の図面を考察することによってさらによく理解され
る。

【００１５】

【発明の実施の形態】本発明は、従来の技術に関連する
課題を解決する隆起型ストラップ構造ＭＯＳトランジス
タを提供するものである。そのような隆起型ストラップ
構造ＭＯＳトランジスタがどのように実現されるかをよ
り良く理解することを容易にするために、以下の説明に
おいては、完成されたトランジスタ１００を先ず説明
し、続いてそのトランジスタを製造するために用いられ
たプロセスを説明する。

【００１６】図１２では、完成された隆起型ストラップ
構造ＭＯＳトランジスタ１００を示す。トランジスタ
は、半導体材料からなる基板５１上に形成される。基板
５１の半導体材料は通常はシリコン結晶であり、トラン
ジスタ１００が将来ｎチャネル（ＮＭＯＳ）素子として
用いられるか或いはｐチャネル（ＰＭＯＳ）素子として
用いられるかに応じて電子ドナー又はアクセプタ不純物
で低濃度にドープされている。電子ドナー不純物はＰＭ
ＯＳ素子における基板ドープのために用いられ、電子ア
クセプタ不純物はＮＭＯＳ素子において用いられる。酸
化物層領域６６及び６８によってドレイン９１及びソー
ス９２がそれぞれ基板５１から分離されている。ドレイ
ン９１及びソース９２の名称指定は任意であり、それら
の名称指定は逆にすることもできる。

【００１７】ストラップ９４がドレイン領域９１の一部
として形成され、ドレイン領域の主要部分を基板に物理
的に結合するように働く。同様のストラップ９５が設け
られて、ソース領域の主要部分を基板に物理的に結合す
る。ドレイン及びソースストラップ９４、９５のいずれ
も小さな断面積を有する。これによって、接合部での寄
生容量が最小とされる。ストラップはまた、接合特性を
劣化させる配線から接合への金属拡散を防止するために
十分な長さで形成される。

【００１８】半導体物理学の観点からドレイン及びソー
ス領域を通常特徴付ける公知の電気特性が、領域９４及
び９５においてそれぞれ主として実現される。このよう
にして、領域９４及び９５に対しては、その構成によっ
て「ストラップ」という用語が用いられるが、ドレイン
及びソース領域の本質的な電気特性がその領域において
実現されている。ある程度は、ドレイン領域９１及びソ
ース領域９２の残りの主要部分は配線として働く。

【００１９】低濃度ドープ領域８２及び８５はストラッ
プ９４及び９５にそれぞれ隣接して形成されることがで
き、必要に応じて降伏電圧（耐圧）を増加させる。ゲー
ト領域９３はゲート酸化物層６７によって基板５１から
分離されている。ドレイン９１及びソース９２は金属配
線９６及び９７にそれぞれ接続されており、金属配線９
６及び９７は、酸化物層サイドウォール８０及び８１
（図９）に接触して形成される酸化物層７９などの絶縁
体によって分離されている。ゲート９３も同様に金属配
線９８に接続されており、ドレイン、ソース及びゲート
それぞれの金属配線９６〜９８はコンタクトパッド９９
ａ〜９９ｃにそれぞれ接続されている。

【００２０】所定の電圧がゲート９３に印加される場合
に、ゲート電圧が閾値電圧を越えると基板５１中で反転
が発生する。この反転によってドレインストラップ９４
とソースストラップ９５との間に導電チャネル５０が形
成される。

【００２１】トランジスタ１００の他の利点は、ドレイ
ン領域９１及びソース領域９２が金属配線に対する位置
合わせ許容度が改善される程度に十分大きいという利点
を含む。ドレイン領域９１及びソース領域９２をポリシ
リコンによって形成することによって、金属配線９６及
び９７でのコンタクト抵抗がそれぞれ低減される。さら
に、ドレイン９１及びソース９２はフィールド酸化物層
領域６６及び６８上にそれぞれ生成され、酸化物層によ
って設けられる分離が接合スパイク及び短絡などの従来
のトランジスタに関連するメタライゼーション問題を引
き起こさずに金属配線の接続を可能にする。

【００２２】トランジスタ１００の全体構造及びいくつ
かの利点を説明したので、次にトランジスタの製造方法
を図２〜図１１を参照して説明する。

【００２３】図２では、隆起型活性領域を有するシリコ
ン基板５１が示される。基板は単結晶シリコンからな
り、所望の背景極性のドーパント不純物で低濃度にドー
プされていることが好ましい。活性領域は当該技術分野
において公知のプロセスによって互いに分離されてい
る。例えば、基板５１の活性領域は、トレンチ分離技術
を用いて隆起され、両側で酸化物層に接している。

【００２４】活性領域のそれぞれに対する閾値電圧調整
が行われる。その結果、活性領域はｎチャネル又はｐチ
ャネルの素子を含むことができる。これらの素子は所望
のアプリケーションに応じてエンハンスメントモード又
はデプリーションモードで動作することができる。これ
らの場合のそれぞれの閾値電圧調整は当該技術分野では
公知である。

【００２５】ゲート酸化物層の層５２が基板５１上に成
長又は堆積される。この層の厚さは所望のアプリケーシ
ョンに応じて変化するが、好ましい実施例での厚さは約
４０〜２００オングストロームである。

【００２６】次の工程では、図３に示すように、多結晶
シリコン（以下「ポリシリコン」とする）などの半導体
材料の層５３がゲート酸化物層５２上に堆積される。好
ましい実施例において、このポリシリコン層の厚さは２
００〜３００ｎｍである。次に、ポリシリコン層をドナ
ー又はアクセプタ不純物で高濃度にドープして、ゲート
電極５５（図５）の導電型及びドープ濃度を設定する。
導電型に関する選択は、Ｎチャネル素子又はＰチャネル
素子のいずれが製造されるべきであるか、及び動作がエ
ンハンスメントモードであるかデプリーションモードで
あるかにある程度は依存している。関連する考察は当該
技術分野においては公知である。好ましい実施例では、
電子ドナー不純物をゲートにドープする。

【００２７】図４では、拡張されたゲート領域（５５）
を規定するためにフォトレジストの層５４がドープされ
たポリシリコン５３上に形成される。レジスト５４の長
さは、Ｌをチャネル長とし、ｄを位置合わせ許容度とす
ると、およそＬ＋２ｄである。次の工程において、図５
に示すように、ポリシリコン５３のプラズマエッチが行
われて、拡張されたゲートレジスト５４によって覆われ
たポリシリコン５３の一部（５５）を除くポリシリコン
５３の全てが酸化物層５２に達するまで取り除かれる。

【００２８】フォトレジスト５４が除去されて他のポリ
シリコンの層５９が図５の酸化物層５２及びゲート（５
５）の上に形成される。好ましい実施例において、５０
〜１００ｎｍのポリシリコン層を堆積して層５９を形成
する。次に図６に示すようにフォトレジスト６０〜６２
がポリシリコン層５６上に形成されて、ゲート、ドレイ
ン及びソース領域をそれぞれ規定する。次にプラズマエ
ッチが開始されて、図６に点線で示されるようにポリシ
リコン層５９の一部及び酸化物層５２の一部が除去され
る。このプラズマエッチの結果が図７に示される。

【００２９】図７では、ドレイン領域７０の一部及びソ
ース領域７１の一部が生成され、ゲート７２の実質的な
部分も生成される。図６のプラズマエッチによって酸化
物層の一部も除去されて、２カ所の間隙７４〜７５によ
って分離されたドレイン、ゲート及びソース酸化物層セ
グメント６６〜６８をそれぞれ規定する。このエッチの
間に基板５１の小部分が間隙７４及び７５の箇所で除去
され得ることも考えられる。そのようなオーバーエッチ
は素子性能に影響を与えない。次の工程では、点線７８
によって示される酸化層が図７の素子全体上に形成され
る。この酸化層は成長又は堆積のいずれかによって形成
されることができるが、好ましい実施例においては熱酸
化を行って約１０〜１５ｎｍの厚さまで成長させる。

【００３０】図８では、新しい酸化物層７８を酸化物層
セグメント６６〜６８と共に形成して酸化物層７８の完
全体を形成する。この酸化物層７８内に、ドレイン、ソ
ース及びゲート７０〜７２の一部がそれぞれ配置され
る。

【００３１】図９では、次に、異方性プラズマエッチが
行われて酸化物層７８の水平表面上の部分が除去され
る。異方性プラズマエッチは当該技術分野では公知であ
り、特に、酸化物層などの材料に対して、垂直表面上に
形成された酸化物層を残したままで水平表面から酸化物
層を除去することができることは公知である。異方性エ
ッチの特別な利点は位置合わせ許容度を提供することで
ある。図９では、異方性プラズマエッチが同様に用いら
れて、ゲートサイドウォール８０及び８１を生成する。
このゲートサイドウォール８０及び８１は、後の工程で
形成されるドレイン及びソース領域からゲート７２を分
離する。異方性エッチは同様にストラップ型絶縁体８３
及び８４を形成する。ストラップ型絶縁体８３及び８４
は後述されるストラップ９４及び９５を規定する際に有
用であるが、本発明の適切な機能には必要ではなく、む
しろ異方性プラズマエッチの許容できる副産物として形
成される。ドレイン間隙７６及びソース間隙７７も同様
に異方性プラズマエッチによって形成される。ドレイン
間隙７６及びソース間隙７７の重要な局面は、それらが
将来埋め込まれてそれぞれドレインストラップ９４及び
ソースストラップ９５を形成する体積を構成すること、
及びその間の距離がチャネル長を規定することである。

【００３２】次の工程では、図１０において、ドレイン
及びソースストラップ層８６及び８７が半導体材料から
形成される。形成プロセスは、シリコン又はポリシリコ
ンの選択成長又はポリシリコンの堆積を包含することが
できる。選択エピタキシャルシリコンが用いられる場合
には、単結晶シリコンが間隙７６及び７７の箇所で基板
５１上に成長され、ポリシリコン８９がポリシリコンゲ
ート７２上並びに部分ドレイン領域７０及び部分ソース
領域７１上に堆積して、ドレイン７０及びソース７１を
それぞれ間隙７６及び７７を介して基板５１へストラッ
プする。図１０に示すように、エピタキシャルシリコン
及びポリシリコンの横方向の成長は領域７６及び７７を
覆っている。同様の特性の基板上へのシリコンの選択的
エピタキシャル成長は当該技術分野では公知である。そ
のような構造は、特にトランジスタの降伏電圧を高める
エピタキシャル成長シリコンを低濃度にドープすること
によって、より高い電圧印加に対して特に適切であり得
る。

【００３３】選択ポリシリコン成長が用いられる場合、
ポリシリコンが間隙７６及び７７の箇所で露出シリコン
基板５１上及びポリシリコンドレイン７０、ソース７１
及びゲート７２上に堆積される。選択エピタキシャル成
長の場合と同様に、領域７６及び７７が横方向のオーバ
ー成長によって覆われる。後者のプロセスは図１１に示
されている。選択シリコン又はポリシリコンのいずれを
用いるかに関する選択は、特定のアプリケーション又は
特定の産業上の傾向に応じて当業者によってなされ得
る。ポリシリコンは、Y. Furmuraら、J. Electrochem.
Soc. Vol. 133, No. 2, P. 379, 1986によって教示され
るように成長され得る。

【００３４】ドレイン、ソース及びゲート領域７０〜７
２はそれぞれ、新しく堆積されたポリシリコン８６、８
７、及び８９から分離して示されている。しかしなが
ら、この分離は図１０と共に用いられる堆積工程を説明
するために示されたものであり、実際には、これらの領
域は図１１に示されるようにドレイン９１、ソース９２
及びゲート９３として現れる。

【００３５】図１１では、サリサイデーションとして知
られる任意選択の処理工程が適用され得る。サリサイデ
ーション又は自己整合シリサイデーションは一般に、チ
タン、コバルト又はジルコニウムなどの高融点金属の既
知の量を含有させることによって半導体材料を金属被覆
させるための自己整合プロセスを称する。シリサイデー
ションの有利な局面は向上された導電率、コンタクトバ
リアとして用いられた場合の増大された構造の完全性を
含む。向上された導電率は、容量直列抵抗の低減による
ものであり、高速回路においては特に望ましい。トラン
ジスタ１００などのトランジスタのためのアプリケーシ
ョンが高速ではない場合には、シリサイデーションを必
ずしも行う必要はない。サリサイデーションは実施が容
易であるので、シリサイデーションを行うためによく用
いられる。好ましいサリサイデーションプロセスにおい
て、３０ｎｍ〜５０ｎｍの厚さの高融点金属が図１１の
素子上に堆積される。高融点金属はポリシリコンと反応
してシリサイドを形成するが、酸化物層とは反応しない
ので自己整合化される。高融点金属のうちのシリコンと
は反応しない部分は選択的にエッチされる。ドレイン及
びソースのシリサイデーションは、部分的に或いは完全
に行われることができる。

【００３６】次の工程において、同様に図１１では、ド
レイン領域９１、ソース領域９２及びゲート領域９３中
へ、及びドレインストラップ９４及びソースストラップ
９５中へイオンが注入される。ドーパント不純物が、ド
レイン９１及びソース９２などのポリシリコン中では迅
速に拡散し、基板５１などの単結晶シリコン中では比較
的遅く拡散することは公知である。その結果、ドーパン
ト不純物を均一に分布させるためのドレイン領域９１及
びソース領域９２のアニールによって、不純物のうち少
量が基板５１に入って低濃度ドープドレイン領域８２及
び低濃度ドープソース領域８５を形成する。このように
して、低濃度ドープドレイン及びソース領域８２及び８
５が、従来技術において必要であったマスキング処理よ
りも１つ少ない処理で形成されるので、このようにして
製造されるトランジスタの潜在的歩留まりが高くなる。

【００３７】ドレイン領域９１及びソース領域９２への
均一なドーピング及び低濃度ドープのドレイン及びソー
ス領域８２、８５の生成（必要に応じて）を達成するた
めの適切なアニールは、７００〜９００℃、窒素又はア
ルゴン雰囲気中での１０秒〜１分間のウェハアニールに
よって達成される。

【００３８】ドレイン９１及びソース９２のドーピング
は以下のようにして行われる。Ｎチャネル素子に対して
は、電子ドナー不純物を受け取らない領域を保護するよ
うに適切なフォトレジストが塗布される。次に、リン
（又はヒ素）のイオン注入が、約１０¹⁵〜１０¹⁶個／ｃ
ｍ²のイオンドーズ量、約３０ｋｅＶ〜８０ｋｅＶのイ
オンエネルギーで行われる。Ｐチャネル素子の場合に
は、電子アクセプタ不純物を受け取らない領域を保護す
るように適切なフォトレジストが塗布されて、約１０¹⁵
〜１０¹⁶個／ｃｍ²のドーズ量、約１０ｋｅＶ〜５０ｋ
ｅＶのイオンエネルギーでホウ素イオン注入が行われ
る。

【００３９】図１２では、当該技術分野において公知の
必要な処理工程が行われて、ドレイン９１、ソース９２
及びゲート９３それぞれまでの配線９６〜９８が形成さ
れ、酸化物層又は他の絶縁体７９を用いてこれらの配線
を絶縁する。必要であればコンタクトパッド９９ａ〜９
９ｃを配線上に形成して、最初に論じたトランジスタ１
００を得る。

【００４０】上述の好ましい実施例によるトランジスタ
１００は、ｎチャネル及びｐチャネル素子の両方におい
てＮ⁺ポリシリコンゲートを有している。本発明の代替
的実施例において、Ｎ⁺シリコンゲートは、ポリシリコ
ンとシリサイドとの組み合わせであるＮ⁺ポリサイド、
Ｐ⁺ポリシリコン、Ｐ⁺ポリサイド、高融点金属、又は高
融点金属シリサイドに置き換えることも可能である。こ
れらの材料のうち１つの使用及び実施は当業者には公知
である。

【００４１】まとめると、隆起型ストラップ構造のＭＯ
Ｓトランジスタ１００が開示されており、非常に小さな
ソース及びドレイン接合面積の利点を提供している。こ
れによって寄生容量が最小とされ、フィールド酸化物層
へソース及びドレイン接合をストラップして金属スパイ
クの問題を解消しコンタクトバリア金属の必要性を取り
除き、ソース及びドレイン接合の深さを延長することが
できる。さらに、低濃度ドープ領域を形成するために必
要なマスクカウントを減らすという利点もある。これに
よってより高い潜在的歩留まりで生産され、サリサイド
プロセスが寄生抵抗をさらに低減させる。

【００４２】本発明を特定の実施例に関して説明した
が、他の修正も可能であることは理解されるであろう。
さらに、本願は、概括的には本発明の原理に従い、本発
明が関係する技術分野に於ける公知のもしくは慣習的範
囲内であるような本開示からの発展、又は上述した主要
な特徴に適用されることが可能であり、本発明の範囲及
び前述の請求の範囲内であるような本開示からの発展を
含む本発明のあらゆる変形、使用又は適用を包含するこ
とを意図している。

【００４３】

【発明の効果】本発明によるトランジスタの製造方法
は、導電チャネル領域へストラップされた隆起型ソース
及びドレイン領域を有しており、それによってソース及
びドレイン接合深さが改善され、望ましくない短チャネ
ル効果に対する良好な保護が提供される。加えて、断面
積の小さいストラップ形状を用いることによって、接合
面積を最小とすることによって接合容量も低減される。
さらに、ソース及びドレイン領域がフィールド酸化物層
上に主に形成されているので、ソース及びドレイン領域
上への金属配線の形成が、ソース及びドレイン領域を介
して基板への金属浸透を行うことなく行われることがで
きる。

【図面の簡単な説明】

【図１】従来のトランジスタにおける寄生容量及び抵抗
を示す等価図である。

【図２】隆起型ストラップ構造ＭＯＳトランジスタの製
造におけるプロセス工程を示す図である。

【図３】隆起型ストラップ構造ＭＯＳトランジスタの製
造におけるプロセス工程を示す図である。

【図４】隆起型ストラップ構造ＭＯＳトランジスタの製
造におけるプロセス工程を示す図である。

【図５】隆起型ストラップ構造ＭＯＳトランジスタの製
造におけるプロセス工程を示す図である。

【図６】隆起型ストラップ構造ＭＯＳトランジスタの製
造におけるプロセス工程を示す図である。

【図７】隆起型ストラップ構造ＭＯＳトランジスタの製
造におけるプロセス工程を示す図である。

【図８】隆起型ストラップ構造ＭＯＳトランジスタの製
造におけるプロセス工程を示す図である。

【図９】隆起型ストラップ構造ＭＯＳトランジスタの製
造におけるプロセス工程を示す図である。

【図１０】隆起型ストラップ構造ＭＯＳトランジスタの
製造におけるプロセス工程を示す図である。

【図１１】隆起型ストラップ構造ＭＯＳトランジスタの
製造におけるプロセス工程を示す図である。

【図１２】図２〜図１１に示されるプロセス工程によっ
て製造され完成された隆起型ストラップ構造ＭＯＳトラ
ンジスタを示す図である。

【符号の説明】

５１ 基板 ６６ ドレイン酸化物層セグメント ６７ ゲート酸化物層セグメント ６８ ソース酸化物層セグメント ９１ ドレイン領域 ９２ ソース領域 ９３ ゲート領域 ９４ ドレインストラップ ９５ ソースストラップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 シェン テン スー アメリカ合衆国 ワシントン 98607，カ マス，エヌダブリュー トラウト コート 2215

Claims (1)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に、相互に分離された第
   １、第２及び第３の酸化物層セグメントを形成する工程
   と、 該第２の酸化物層セグメント上にゲート電極を形成する
   工程と、 前記第１の酸化物層セグメント及び第３の酸化物層セグ
   メント上に、ソース領域及びドレイン領域の一部となる
   半導体材料をそれぞれ形成する工程と、 上記各工程が終了した後に、全面にわたって酸化物層を
   形成し、前記ソース領域の一部、前記ドレイン領域の一
   部、及び、前記ゲート電極のそれぞれの表面が露出する
   ように、前記酸化物層の一部をそれぞれ除去する工程
   と、 前記ソース領域の一部と前記ゲート電極との間の前記酸
   化物層の一部、及び、前記ドレイン領域の一部と前記ゲ
   ート電極との間の前記酸化物層の一部を、それぞれ、前
   記半導体基板表面が露出するように除去する工程と、 露出された前記半導体基板の表面から半導体を選択成長
   させるとともに、前記ソース領域の一部及び前記ドレイ
   ン領域の一部から半導体を選択成長させることによっ
   て、前記ソース領域及びドレイン領域を形成する工程
   と、 を包含することを特徴とする隆起型ストラップ構造ＭＯ
   Ｓトランジスタの製造方法。