JPH0349235A - Ｍｏｓ型半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＭＯＳ型半導体装置の製造方法に係り、特に
、ＬＤＤ構造を有するＭＯＳ型半導体装置の製造方法の
改良に関するものである。

［従来の技術］ 従来のＭＯＳ型半導体装置としては、例えば、第４図に
示すようにｐ型の単結晶シリコン基板（ａ）と、このシ
リコン基板（ａ）の表面に、リン（Ｐ）、ひ素（Ａｓ）
等を注入して形成されたｎ＋領領域ｎａ）　　（ｎａ）
と、ＳｉＯ２等の電気絶縁ｆｉｌ（ｉｓ）を介して上記
シリコン基板（ａ）面上に形成されたソース電極（ｓｔ
）、ゲート電１Ｍ（ａｔ）、及び、ドレイン電極（ｄ【
）等でその主要部を構成するＭＯＳ型トランジスタや、
第５図に示すようにガラス基板（Ｏａ）と、このガラス
基板（ｌＪａ）面上に形成された多結晶シリコン層（ｐ
ｓ）と、この多結晶シリコン層（１）Ｓ）上にゲート絶
縁ＷＡ（１を介して形成されたゲート電極（ｇ【）と、
上記多結晶シリコン１ｉｉ（ｐｓ）における両端部の不
純物拡散領域に形成されたソース電極（ｓｔ）並びにド
レイン電極（ｄ【）等でその主要部を構成するＭＯＳ型
の薄膜トランジスタ等が一般に知られている。

そして、これ等ＭＯＳ型のトランジスタにおいては、ソ
ース電極（ｓｔ）とトレイン電極（ｄ【）間に電圧（Ｖ
、）を印加し、かつ、ゲート電極（ａｔ）にゲート電圧
（Ｖｏ）を印加することでシリコン基板（ａ）若しくは
多結晶シリコン層（ｐｓ）にチャンネルが形成されてＯ
Ｎ状態として作用する一方、ゲート電圧（■６）を下げ
るに従い上記チャンネルが形成されなくなってＯＦＦ状
態として作用するものであった。

ところで、これ等ＭＯＳ型半導体装置においては、その
微細化に伴ってゲートＴｊ１４ｉ（Ｇｔ）とソース電極
（ｓｔ）　、及び、ゲート電極（ｇｔ）とドレイン電極
（ｄｔ）間距離が狭まるに従い、上記ゲート電極（ｇ【
）と、ソース電極（ｓｔ）並びにドレイン電極（ｄｔ）
間に強い電界が局所的に集中することがあり、ゲート絶
縁膜（０）にホットキャリア（エレクトロン又はホール
）が多量に発生し、かつ、トラップされたエレクトロン
等がゲート絶縁膜（ｌ中に蓄積してその絶縁性を劣化さ
せる場合があり、半導体装置における動作特性に悪影響
を及ぼす欠点があった。

このため、第６図〜第７図に示すように上記ソース電極
（ｓｔ）とドレイン電極（ｄ【）のゲート電極（ｇｔ＞
と対向する側の不純物濃度を低く設定し、上記電界の集
中を緩和させてホットキャリアの発生を防止するＬ　Ｄ
　Ｄ　（ＬｉｏｈＮｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ　）構
造のＭＯＳ型半導体装置が開発されている。

ここで、多結晶シリコン膜をゲート電極に適用したＬＤ
Ｄ構造のＭＯＳ型半導体装置を例に挙げて従来における
その製造方法を説明すると、第８図（△）に示すように
通常の工程に従って単結晶シリコン基板（ａ）面上にフ
ィールド酸化膜（ｔｏ）とゲート絶縁膜（Ｑ）とを形成
し、かつ、このゲート絶縁膜ｉ）上に多結晶シリコン製
のゲート電極（ａｔ）を形成する。

次いで、第８図（Ｂ）に示すようにソース・ドレイン形
成領域とゲート電極（ｇ【）の配設部位を除いてレジス
トＩｎ　（ｒ）を形成し、この面上から低温度の導電型
不純物を注入してソース電極（ｓｔ）とドレイン電極（
ｄｔ）とを形成し、かつ、上記レジスト膜（ｒ）を除去
した後、第８図（Ｃ）に示すようにこれ等面上にＣＶＤ
　（ケミカル・ペイパー・デボジッション）法により５
ｉ０２製の注入防止ＩＩ（ｈ）を−様に被着させる。

そして、ＲＩＥ（リイアクティブ・イオン・エツチング
）法により上記注入防止１１１（ｈ）をエッチバックし
、上記ゲート電極（ｇｔ）側壁近傍の一部を除き除去し
てサイドスペーサ（ＳＯ）を形成した後、このサイドス
ペーサ（ｓｐ）とゲート電極（ｇ【）とをマスクとして
イオン注入を行い、第８図（Ｄ）に示すようにソース電
極（ｓｔ）とドレイン電極（ｄｔ）に不純物の高濃度領
域（旧）（ｈｉ）を形成するものであった。

しかし、この従来の製造方法においてはＲＩＥ法による
エッチバック処理の際、フィールド酸化膜（ｆＯ）もエ
ツチングされてその部位に急峻な段差部（ｊ）が形成さ
れてしまうことがあるため、この面上に図示外の層間絶
縁膜やアルミニウム等の金属配線部を配設した場合、上
記急峻な段差部（ｊ）において金属配線部等の新線が生
じ易い欠点があった。

一方、この従来法の欠点を解消する方法として特開昭６
２−１７３７６３号公報においては、上記フィールド酸
化膜（ｆＯ）のエツチングを阻止するためのエツチング
ストッパを製造工程中に組込んだ製造方法が開示されて
いる。

すなわち、第９図（Ａ）に示すように、ゲート電極（ａ
ｔ）　、ソース電極（ｓｔ）、及び、ドレイン電極（ｄ
ｔ）が形成されたシリコン基板（ａ）面上に、第９図（
Ｂ）〜（Ｃ）に示すように窒化シリコン又は多結晶シリ
コン製のエツチング阻止皮膜（ｅｓ）と、５ｉｎ２製の
注入防止ｗＡ（ｈ）とを順次−様に被着させた後、従来
同様、ＲＩＥ法によるエッチバック処理を行って第９図
（Ｄ）に示すようにゲート電極＜ａｔ＞　ｍ壁部にサイ
ドスペーサ（ｓｐ）を形成する。

次いで、上記エツチング阻止皮膜（ｅｓ）を適宜手段に
より除去し、かつ、サイドスペーサ（Ｓｔ））とゲート
電極（ｇ【）とをマスクとしてイオン注入を行い、第９
図（Ｅ）に示すようにソース電極（Ｓ【）とドレイン電
極（ｄｔ）に不純物の高濃度領域（旧）　（旧）を形成
した後、この面上に層間絶縁膜（ｉｓ）、金属配線部（
ｍ）、並びにパシベーション膜（ｎ）等を順次形成して
第１０図に示すようなＬＤＤ構造のＭＯＳ型半導体装置
を製造する方法であった。

［発明が解決しようとする課題］ ところで、この製造方法においてはサイドスペーサ（ｓ
ｐ）を形成する際、上記エツチング阻止皮膜（ｅｓ）の
作用によりフィールド酸化Ｗｉ（ｔｏ）がエツチングさ
れないために上記段差部（ｊ）の形成を防止できる利点
を有する反面、エツチング阻止皮膜（ｅｓ）を窒化シリ
コンにて構成した場合、このエツチング閉止皮膜＜ｅｓ
＞上に設けられる注入防止１１ｍ（ｈ）としての５ｔＯ
２と、エツチング阻止皮膜（ｅｓ）としての窒化シリコ
ンとのエツチング工程における選択比が低いため、上記
エツチング阻止皮Ｉ！Ａ（ｅｓ）の膜厚を厚く設定しな
ければならなくなってサイドスペーサ（ｓｐ）を形成し
た後におけるエツチング阻止皮ａ（ｅｓ）の取扱が繁雑
となる問題点があった。

一方、上記エツチング阻止皮ｇ！（８３）を多結晶シリ
コンで構成した場合、この多結晶シリコンは導電性で、
かつ、ゲート電極（ａｔ）に接触して形成されたサイド
スペーサ（ｓｐ）の一部がこの多結晶シリコンにて構成
されていることから、第１０図に示すようにゲート電極
（ａｔ）がソース・ドレイン側に実質的に伸びた状態と
なり、この伸びた部位においてゲート電極（ｇｔ）とソ
ース電極（Ｓ【）並びにドレイン電＆（ｄｔ）とが部分
的にオーバーラツプすることになるため、半導体装置に
おける浮遊言回が増加してその動作スピードが遅くなっ
たりフィードスルーの増大等をもたらす問題点があった
。

［ＶＲ題を解決するための手段１ 本発明は以上の問題点に着目してなされたもので、その
課題とするところは、浮遊容聞が増大しないＬＯ［）構
造のＭＯＳ型半導体装置を簡便に製造できる半導体装置
の製造方法を提供することにある。

すなわち本発明は、ゲート電極を略中夫に挟み夫々不純
物の低濃度領域と高濃度領域より成るソース・ドレイン
を具備するＬＤＤ構造のＭＯＳ型半導体装置の製造方法
を前提とし、 上記ソース・ドレイン形成領域にゲート電極をマスクと
して低濃度の１３電型不純物を導入する第一導入工程と
、 全面に絶縁性材料にて構成されたエツチング阻止皮膜を
一様に被着するエツチング阻止皮膜形成工程と、 このエツチング阻止皮膜全面にこの皮膜よりエツチング
を受け易い材料にて構成されたサイドスペーサ形成用の
導入防止膜を一様に被着する導入防止膜形成工程と、 異方性エツチングにより上記導入防止膜をそのゲート電
極側壁近傍に被着された一部を残して除去し、残された
導入防止膜にて構成されたサイドスペーサをゲート電極
の側壁部に形成するエツチング工程と、 このサイドスペーサとゲート電極とをマスクとして上記
ソース・ドレイン形成領域に導電型不純物を導入し、ソ
ース・ドレインにおける不純物の高濃度領域を形成する
第二導入工程、 とを具備することを特徴とするものである。

この様な技術的手段において、第一導入工程の導電型不
純物としてはこの技術的手段を適用する半導体装置の種
類により異なり、ｎＭＯＳ型の場合には、リン（Ｐ）、
ひ素（Ａｓ）、及び、アンチモン（Ｐｂ）等のＶ族原子
が、一方、０ＭＯＳ型の場合には、インジウム（Ｉｎ）
、ガリウム（Ｇａ）、及び、ボロン（Ｂ）等の■族原子
が利用できる。

また、上記不純物の導入手段についても適用する半導体
装置の構成の違いにより異なり、その半導体装置の基板
が単結晶シリコンにて構成されている場合には、薄膜タ
イプの半導体装置に較べて導入領域の厚み方向の制限を
受けないため、一般に広く利用されているイオン注入法
や熱拡散法等の導入手段が適用できる。

これに対し、ガラス基板等を使用する薄膜タイプの半導
体装置においては、その導入領域である多結晶シリコン
層が薄膜に設定れているため、上記イオン注入法を適用
した場合、導入エネルギが＾過ぎて多結晶シリコン層を
突抜はガラス基板側まで不純物が注入される恐れがある
ため好ましくない。従って、薄膜タイプの半導体装置に
おける導入手段としては、その導入エネルギが比較的小
さい熱拡散法が望ましい。尚、この熱拡散法を適用する
場合の設定温度、不純物濃度、及び、処理時間等の処理
条件については、適用する■族又はＶ族原子の熱拡散定
数（ａｉ／ｓ　）や、上記多結晶シリコンの性質等を考
慮して適宜値に設定するとよい。

また、上記不純物を導入する際にマスクとして作用させ
るゲート電極は、多結晶シリコンや、タングステン（Ｗ
）、モリブデン（Ｍｏ）、チタン（Ｔ　ｉ　）　、タン
タル（Ｔａ）等の高融点金属、あるいは、タングステン
シリサイド（ＷＳｉ２）、モリブデンシリサイド（Ｍｏ
Ｓｉ２）、チタンシリサイド（ＴｉＳｉ２）、タンタル
シリサイド（Ｔ　ａ　Ｓ　ｉ　２　）等の高融点金属シ
リサイド等の単体でこれを構成してもよいし、上記多結
晶シリコンと高融点金属もしくは高融点金属シリサイド
との積層体等でこれを構成してもよく任意である。

次に、エツチング阻止皮膜形成工程における絶縁性材料
としては、以下の異方性エツチングによるエツチング工
程においてエツチングを受け難く、かつ、薄膜状態で被
着可能な絶縁材料なら任意であり、例えば、酸化アルミ
ニウム（Ａ１２０３）、酸化タリウム（Ｔａ２０５）、
及び、酸化チタン（Ｔ　＋　０２　）等の金属酸化物が
適用でき、また、その被着手段としては、ＣＶＤ法、ス
パッタリング法、及び、真空蒸着法等が適用できる。尚
、上記金、１ＩＩＩ！化物の薄膜については金ｆｌａｔ
化物の状態でそのまま被着させてもよいし、アルミニウ
ム、タンタル、チタン等の金属をまず被着させ、その後
に酸化処理して上記金ｆ７Ａ酸化物の薄膜を形成しても
よく任意である。

尚、このエツチング阻止皮膜については、原則としてサ
イドスペーサを形成した後適宜手段により除去する必要
があるが、第二導入工程における導入手段がイオン注入
法で行われる場合には必ずしも除去する必要はない。

また、導入防止膜形成工程における導入防止膜形成用の
材料としては、次のエツチング工程において上記エツチ
ング阻止皮膜よりエツチングを受け易い材料、すなわち
、エツチング処理における選択比が大きい材料であるこ
とが必要で、かつ、浮遊容量の増加を防止する観点から
絶縁性材料であることを要し、例えば、酸化ケイ素（Ｓ
ｉｎ２）や窒化ケイ素（ＳｉＮ）等が適用でき、その被
着手段としては上述したＣＶＤ法、スパッタリング法、
及び、真空蒸着法等が適用できる。

また、エツチング工程におけるエツチング手段としては
、従来と同様、異方性エツチングであるＲＩＥ（リアク
ティブ・イオン・エツチング）法が適用される。

更に、第二導入工程における導電型不純物並びに導入手
段については、上記第一導入工程における不純物と導入
法がそのまま適用できる。尚、イオン注入法により不純
物を導入する場合、その注入エネルギを強く設定するこ
とにより上記エッチング阻止皮膜が存在している状態で
あってもこのエツチング阻止皮膜を介して導入が可能で
あるため、上述したように第二導入工程以前にエツチン
グ阻止皮膜を必ずしも除去する必要はない。

［作用］ 上述したような技術的手段によれば、エツチング工程に
おいて上記エツチング阻止皮膜がフィールド酸化膜等の
エツチングを阻止するため、基板表面に急峻な段差部が
形成されることがなく、かつ、サイドスペーサ形成用の
導入防止膜がエツチング阻止皮膜を構成する絶縁性材料
よりエツチングを受け易い材料にて構成されてエツチン
グ工程におけるその選択比が大きいため、上記エツチン
グ阻止皮膜の膜厚を薄く設定できると共に、サイドスペ
ーサ形成用の導入防止膜が絶縁性材料にて構成されてい
るため、半導体装置における浮遊容量の増大を防止する
ことが可能となる。

［実施例］ 以下、本発明を第１図に示すようなＬＤＤ構造のｎＭＯ
Ｓ型Ｏ８ンジスタの製法に適用した実施例について図面
を参照して詳細に説明する。

まず、第２図（Δ）に示すように、ｐ型の甲結晶シリコ
ン基板（１）面上に通常の素子間分離工程に従ってフィ
ールド酸化膜（２）を形成した後、この基板（１）を９
５０℃の高温炉中に入れて乾燥酸素雰囲気中で酸化し、
基板（１）表面に２００オングストロームのゲート絶縁
Ｍ！（３）を形成する。

次に、フィールド酸化膜（２）とゲート絶縁膜（３）と
が形成された基板（１）面上に、減圧ＣＶＤ法により２
０００オングストローム厚の多結晶シリコン１（４１）
を被着させた後（第２図Ｃ参照）、これをＰＯＣｊ３雰
囲気中（但し、濃度：約０．１モル％、温度：　１００
０℃）に１０分間晒して不純物（リン）の熱拡散処理を
施しく第２図Ｃ参照）、適ωのリンを多結晶シリコンＩ
ＩＩＪ（４１）内に尋人してその導電性を所定の値に調
整する。

次いで、第２図（Ｄ＞に示すようにゲート電極（４）に
対応した部位にレジスト層（ｒ）を形成した後、ＲｒＥ
処理を施して上記レジスト層（ｒ）から露出する多結晶
シリコン！Ａ（４１）を除去し、第２図（Ｅ）に示すよ
うに残留する多結晶シリコン膜（４１）で構成されたゲ
ート電極（４）を形成する。

そして、上記ゲート電極（４）を形成し、かつ、イオン
注入領域を特定するために注入防止用のレジスト膜（ｒ
）を選択的に形成した後、このレジストＩＩ！　（ｒ　
）とゲートｍＡ（４）とをマスクにした状態でイオン注
入装置を用いた従来のイオン注入法１．：　Ｊ：　リ１
２０ＫｅＶノ注入条件下、２　Ｘ　１Ｇ”’Ｉ　／　Ｉ
：Ｉｌのリン（Ｐ）をシリコン塞板（１）内へ注入し、
かつ、９５０℃の加熱活性化処理を施して第２図（Ｆ）
に示すようなｎ−領域を形成する。

次に、このｎ−領域が形成されたシリコン基板（１）面
上に通°常のＣＶＤ法にて３００オングストローム厚の
酸化アルミニウム製エツチング阻止皮ｇｌ（５）と、３
０００オングストローム厚の５ｈｏ２製導入防止ＩＦＪ
（６）を連続的に被着しく第２図Ｇ〜Ｈ参照）、かつ、
ＲＩＥ法による異方性エツチング処理により表面に露出
する導入防止膜（６）についてそのゲート電極（４）側
壁近傍の一部を残して除去し、第２図（１）に示すよう
なサイドスペーサ（６１）を形成する。この場合、上記
エツチング閉止皮膜（５）を構成する酸化アルミニウム
と、導入防止１ｔ！Ｊ　（６）を構成するＳｉＯ２との
エツチングガス（ＣＦ４／Ｈ２）に対する選択比が２０
と大きいため、エツチング条件を１／＆密に設定せずど
もエツチング阻止皮膜（５）のエツチングを確実に防止
することが可能となり、従って、その下面側のフィール
ド酸化膜（２）やゲート絶縁ｍ１（３）のエッチバック
による削り込みをも確実に防止できる。

次いで、１００℃程度に加温した濃リン酸を用いたウェ
ットエツチング処理により露出するエツチング阻止皮膜
（５）を除去しく第２図Ｃ参照）、かつ、第２図（Ｋ）
に示すようにイオン注入領域を特定するレジスト膜（ｒ
）を形成した債、上述したイオン注入法により６０　Ｋ
ｅＶの注入条件下、５×１０１５個／ａｉのひ素（Ａｓ
）をシリコン基板（１）内へ注入し、かつ、加熱活性化
してｎ１領域を形成し、更に、従来法に従って第２図（
Ｌ）〜（Ｎ）に示すように５ｈｏ２製の層間絶縁膜（７
）、アルミニウム製の配線部（８）、及び、Ｓ　ｉ　Ｏ
２製のパシベーションＩｔ！（９）を夫々形成してしＤ
Ｄ構造のｎＭＯＳ型Ｏ８ンジスタを得た。

このようにこの実施例に係る製造方法によれば、エツチ
ング工程において上記エツチング阻止皮膜（５）がフィ
ールド酸化膜（２）等のエツチングを阻止するため、基
板（１）表面に急峻な段差部が形成されることがな（、
かつ、サイドスペーサ（６１）形成用の導入防止膜（６
）が、エツチング阻止皮膜（５）を構成する酸化アルミ
ニウムよりエツチングを受け易い材料であるＳ　ｉ　０
２にて構成されエツチング工程におけるその選択比が２
０と大きいため、上記エツチング阻止皮ｍ１（５）の膜
厚を薄く設定できると共に、サイドスペーサ（６１）形
成用の導入防止膜（６）が絶縁性材料である酸化アルミ
ニウムにて構成されているため、トランジスタにおける
浮遊容量の増大を防止することが可能となる。

従って、動作スピードの高速化が図れたＬＤＤ構造のｎ
ＭＯＳ型Ｏ８ンジスタを簡便に製造できる利点を有して
いる。

尚、この実施例においてはサイドスペーサ（６１）を形
成した後、濃リン酸を用いたウェットエツチング処理に
よりエツチング阻止皮膜（５）を除去しているが、第二
導入工程におけるイオン注入エネルギを強く設定するこ
とで、第３図（Ａ）に示すようにエツチング阻止皮膜（
５）を介しイオンの注入が可能となるため、上記エツチ
ング閉止皮ｍ１（５）については必ずしも除去する必要
は無い。

但し、５ｉ０２製の層間絶Ｒ膜（７）を形成する際に、
第３図（Ｂ）に示すように１ツヂング阻止皮膜（５）の
一部を除去し、ソース電４４（Ｓ’）並びにドレイン電
極（Ｄ゛）と図示外の配線部との接触が可能になるよう
調整する必要がある。

［発明の効果］ 本発明によれば、エツチング工程においてエツチング阻
止皮膜がフィールド酸化膜等のエツチングを阻止するた
め、基板表面に急峻な段差部が形成されることがなく、
かつ、 サイドスペーサ形成用の導入防止膜がエツチング阻止皮
膜を構成する絶縁性材料よりエツチングを受け易い材料
にて構成されエツチング工程におけるその選択比が大き
いため、上記エツチング阻止皮膜の膜厚を薄く設定でき
ると共に、サイドスペーサ形成用の導入防止膜が絶縁性
材料にて構成されているため、半導体装置における浮遊
容量の増大を防止することが可能となる。

従って、動作スピードの高速化が図れるＬＤＤ構造のＭ
ＯＳ型半導体装置を簡便に製造できる効果を有している
。

【図面の簡単な説明】

第１図〜第３図は本発明の実施例を示しており、第１図
は実施例に係るｎＭＯＳ型Ｏ８ンジスタの構成を示す断
面図、第２図（Ａ）〜（Ｎ）はこのトランジスタの製造
工程を示す工程図、第３図（Ａ）〜（Ｂ）は他の実施例
に係るトランジスタの製造工程の一部を示す工程図であ
り、また、第４図は単結晶シリコン基板を用いた従来の
ＭＯＳ型トランジスタの説明図、第５図は多結晶シリコ
ン膜を用いた従来のＭＯＳ型の薄膜トランジスタの説明
図、第６図は単結晶シリコン基板を用いた従来における
ＬＤＤ構造のＭＯＳ型トランジスタの説明図、第７図は
多結晶シリコン膜を用いた従来におけるＬＤＤＩＮ造の
ＭＯＳ型の薄膜トランジスタの説明図であり、また、第
８図（Ａ）〜（Ｄ＞及び第９図（Ａ）〜（Ｅ）は、夫々
従来法におけるＬＤＤ構造のＭＯＳ型トランジスタの製
造工程を示す工程図、第１０図はこの従来法により得ら
れたＬＤＤ構造のＭＯＳ型トランジスタの断面図である
。 ［符号説明］ （１）・・・基板 （２）・・・フィールド酸化膜 （３）・・・ゲート絶縁膜 （４）・・・ゲート電極 （５）・・・エツチング阻止皮膜 （６）・・・導入防止膜 （６１）・・・サイドスベーサ 第 ２ 図 第 図 第 図 第 ２ 図 第 図 第 図 ｔ 弔 図 第 図 第 図 第 ８ 図 第 図

Claims (2)

【特許請求の範囲】
1. （１）ゲート電極を略中央に挟み夫々不純物の低濃度領
   域と高濃度領域より成るソース・ドレインを具備するＬ
   ＤＤ構造のＭＯＳ型半導体装置の製造方法において、 上記ソース・ドレイン形成領域にゲート電極をマスクと
   して低濃度の導電型不純物を導入する第一導入工程と、 全面に絶縁性材料にて構成されたエッチング阻止皮膜を
   一様に被着するエッチング阻止皮膜形成工程と、 このエッチング阻止皮膜全面にこの皮膜よりエッチング
   を受け易い材料にて構成されたサイドスペーサ形成用の
   導入防止膜を一様に被着する導入防止膜形成工程と、 異方性エッチングにより上記導入防止膜をそのゲート電
   極側壁近傍に被着された一部を残して除去し、残された
   導入防止膜にて構成されたサイドスペーサをゲート電極
   の側壁部に形成するエッチング工程と、 このサイドスペーサとゲート電極とをマスクとして上記
   ソース・ドレイン形成領域に導電型不純物を導入し、ソ
   ース・ドレインにおける不純物の高濃度領域を形成する
   第二導入工程、 とを具備することを特徴とするＭＯＳ型半導体装置の製
   造方法。
2. （２）上記エッチング阻止皮膜が絶縁性の金属酸化物に
   て構成されていることを特徴とする特許請求の範囲第１
   項記載のＭＯＳ型半導体装置の製造方法。