JP3197159B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置及びその
製造方法に係わり、特に低抵抗コンタクトの配線を有す
る半導体装置及びその製造方法に関する。
製造方法に係わり、特に低抵抗コンタクトの配線を有す
る半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】図１５乃至図１７は、第１の従来の半導
体装置の製造方法、即ちＤＲＡＭ(Dynamic Random Acce
ss read write Memory) の製造方法を示す断面図であ
る。先ず、Ｐ型シリコン基板１の表面には素子分離酸化
膜２が設けられ、この素子分離酸化膜２によりＰ型シリ
コン基板１の表面はメモリセル領域１ａと周辺回路領域
１ｂとに分離される。次に、前記Ｐ型シリコン基板１の
表面上にはゲ−ト絶縁膜３が設けられる。このゲ−ト絶
縁膜３の上におけるメモリセル領域１ａにはデ−タ転送
用のトランジスタ６のゲ−ト電極４が設けられ、前記ゲ
−ト絶縁膜３の上における周辺回路領域１ｂには図示せ
ぬ駆動用のトランジスタのゲ−ト電極が設けられる。
体装置の製造方法、即ちＤＲＡＭ(Dynamic Random Acce
ss read write Memory) の製造方法を示す断面図であ
る。先ず、Ｐ型シリコン基板１の表面には素子分離酸化
膜２が設けられ、この素子分離酸化膜２によりＰ型シリ
コン基板１の表面はメモリセル領域１ａと周辺回路領域
１ｂとに分離される。次に、前記Ｐ型シリコン基板１の
表面上にはゲ−ト絶縁膜３が設けられる。このゲ−ト絶
縁膜３の上におけるメモリセル領域１ａにはデ−タ転送
用のトランジスタ６のゲ−ト電極４が設けられ、前記ゲ
−ト絶縁膜３の上における周辺回路領域１ｂには図示せ
ぬ駆動用のトランジスタのゲ−ト電極が設けられる。
【０００３】次に、前記駆動用のトランジスタ及びデ−
タ転送用のトランジスタ６それぞれのゲ−ト電極４をマ
スクとしてイオン注入されることにより、Ｐ型シリコン
基板１には駆動用のトランジスタ及びデ−タ転送用のト
ランジスタ６それぞれのソ−ス・ドレイン領域の拡散層
１５、５が形成される。すなわち、メモリセル領域１ａ
にはゲ−ト絶縁膜３、ゲ−ト電極４及びソ−ス・ドレイ
ン領域の拡散層５からなるデ−タ転送用のトランジスタ
６が形成され、周辺回路領域１ｂには駆動用のトランジ
スタが形成される。前記メモリセル領域１ａには図示せ
ぬデ−タ蓄積用の容量が形成されており、前記デ−タ転
送用のトランジスタ６および前記デ−タ蓄積用の容量に
より一つのメモリセルが構成される。
タ転送用のトランジスタ６それぞれのゲ−ト電極４をマ
スクとしてイオン注入されることにより、Ｐ型シリコン
基板１には駆動用のトランジスタ及びデ−タ転送用のト
ランジスタ６それぞれのソ−ス・ドレイン領域の拡散層
１５、５が形成される。すなわち、メモリセル領域１ａ
にはゲ−ト絶縁膜３、ゲ−ト電極４及びソ−ス・ドレイ
ン領域の拡散層５からなるデ−タ転送用のトランジスタ
６が形成され、周辺回路領域１ｂには駆動用のトランジ
スタが形成される。前記メモリセル領域１ａには図示せ
ぬデ−タ蓄積用の容量が形成されており、前記デ−タ転
送用のトランジスタ６および前記デ−タ蓄積用の容量に
より一つのメモリセルが構成される。
【０００４】さらに、前記ゲ−ト電極４の側面および上
面には絶縁膜７が形成されており、この絶縁膜７、Ｐ型
シリコン基板１及び素子分離酸化膜２の上には層間絶縁
膜８が設けられる。次に、1987 Symposium on VLSI Tec
hnology,Digest of Technical Papers,p93に記載されて
いるＦＯＢＩＣ(Fully Overlapping Bitline Contact）
技術を用いて、前記層間絶縁膜８におけるメモリセル領
域１ａには、前記ゲ−ト電極４に対して自己整合的にビ
ット線の第１のコンタクトホ−ル８ａが設けられる。こ
の後、前記層間絶縁膜８における周辺回路領域１ｂには
第２のコンタクトホ−ル８ｂが設けられる。
面には絶縁膜７が形成されており、この絶縁膜７、Ｐ型
シリコン基板１及び素子分離酸化膜２の上には層間絶縁
膜８が設けられる。次に、1987 Symposium on VLSI Tec
hnology,Digest of Technical Papers,p93に記載されて
いるＦＯＢＩＣ(Fully Overlapping Bitline Contact）
技術を用いて、前記層間絶縁膜８におけるメモリセル領
域１ａには、前記ゲ−ト電極４に対して自己整合的にビ
ット線の第１のコンタクトホ−ル８ａが設けられる。こ
の後、前記層間絶縁膜８における周辺回路領域１ｂには
第２のコンタクトホ−ル８ｂが設けられる。
【０００５】次に、図１６に示すように、前記層間絶縁
膜８の上及び第１、第２のコンタクトホ−ル８ａ、８ｂ
の内にはＣＶＤ( Chemical Vapor Deposition)法により
厚さが１０００オングストロ−ム程度のポリシリコン膜
９が堆積される。この後、前記層間絶縁膜８をマスクと
して、Ｐ型シリコン基板１にはリン又は砒素等のＮ型不
純物１０が５×１０15ｃｍ-2程度のド−ズ量でイオン注
入される。これにより、第１、第２のコンタクトホ−ル
８ａ、８ｂの下に位置するＰ型シリコン基板１の表面に
は高濃度のＮ型拡散層１１、１２が形成される。
膜８の上及び第１、第２のコンタクトホ−ル８ａ、８ｂ
の内にはＣＶＤ( Chemical Vapor Deposition)法により
厚さが１０００オングストロ−ム程度のポリシリコン膜
９が堆積される。この後、前記層間絶縁膜８をマスクと
して、Ｐ型シリコン基板１にはリン又は砒素等のＮ型不
純物１０が５×１０15ｃｍ-2程度のド−ズ量でイオン注
入される。これにより、第１、第２のコンタクトホ−ル
８ａ、８ｂの下に位置するＰ型シリコン基板１の表面に
は高濃度のＮ型拡散層１１、１２が形成される。
【０００６】この後、図１７に示すように、前記ポリシ
リコン膜９の上にはスパッタ法により厚さが２０００オ
ングストロ−ム程度のＷＳｉ2 膜１３が形成される。次
に、このＷＳｉ2 膜１３及びポリシリコン膜９はリソグ
ラフィ法及びＲＩＥ(Reactive Ion Etching)法によりパ
タ−ニングされる。これによって、メモリセル領域１ａ
にはＷＳｉ2 膜１３とポリシリコン膜９との積層構造か
らなるポリサイド配線でビット線１４が形成され、周辺
回路領域１ｂにはポリサイド配線１６が形成される。こ
の後、拡散層の活性化とＷＳｉ2 膜１３の安定化のた
め、このＷＳｉ2膜１３は比較的高温、例えば８００〜
９５０℃程度の温度でアニ−ルが行われる。
リコン膜９の上にはスパッタ法により厚さが２０００オ
ングストロ−ム程度のＷＳｉ2 膜１３が形成される。次
に、このＷＳｉ2 膜１３及びポリシリコン膜９はリソグ
ラフィ法及びＲＩＥ(Reactive Ion Etching)法によりパ
タ−ニングされる。これによって、メモリセル領域１ａ
にはＷＳｉ2 膜１３とポリシリコン膜９との積層構造か
らなるポリサイド配線でビット線１４が形成され、周辺
回路領域１ｂにはポリサイド配線１６が形成される。こ
の後、拡散層の活性化とＷＳｉ2 膜１３の安定化のた
め、このＷＳｉ2膜１３は比較的高温、例えば８００〜
９５０℃程度の温度でアニ−ルが行われる。
【０００７】ところで、上記第１の従来の半導体装置の
製造方法では、第１、第２のコンタクトホ−ル８ａ、８
ｂそれぞれにおいて、Ｐ型シリコン基板１とポリシリコ
ン膜９とが接触している。このため、ＰＮジャンクショ
ン不良の発生を少なくすることはできるが、コンタクト
ホ−ル８ａ、８ｂ内におけるコンタクト抵抗を低くする
ことができない。このコンタクト抵抗に関して、メモリ
セル領域１ａのビット線コンタクトの場合は、転送用の
トランジスタ６のチャンネル抵抗に対して低ければ良
い。従って、ビット線コンタクトの抵抗は、それほど低
い値は要求されず、例えば１ｋΩ程度でもかまわない。
しかし、周辺回路領域１ｂの第２のコンタクトホ−ル８
ｂにおけるコンタクト抵抗は、駆動用のトランジスタの
チャネル抵抗に対して充分低くしなければならなず、例
えば数十Ω程度の低い値が要求される。したがって、上
記製造方法では、高集積化に伴い周辺回路領域１ｂにお
いて特にコンタクト抵抗を低くするという要求を満足す
ることができない。
製造方法では、第１、第２のコンタクトホ−ル８ａ、８
ｂそれぞれにおいて、Ｐ型シリコン基板１とポリシリコ
ン膜９とが接触している。このため、ＰＮジャンクショ
ン不良の発生を少なくすることはできるが、コンタクト
ホ−ル８ａ、８ｂ内におけるコンタクト抵抗を低くする
ことができない。このコンタクト抵抗に関して、メモリ
セル領域１ａのビット線コンタクトの場合は、転送用の
トランジスタ６のチャンネル抵抗に対して低ければ良
い。従って、ビット線コンタクトの抵抗は、それほど低
い値は要求されず、例えば１ｋΩ程度でもかまわない。
しかし、周辺回路領域１ｂの第２のコンタクトホ−ル８
ｂにおけるコンタクト抵抗は、駆動用のトランジスタの
チャネル抵抗に対して充分低くしなければならなず、例
えば数十Ω程度の低い値が要求される。したがって、上
記製造方法では、高集積化に伴い周辺回路領域１ｂにお
いて特にコンタクト抵抗を低くするという要求を満足す
ることができない。
【０００８】図１８及び図１９は、第２の従来の半導体
装置の製造方法を示す断面図であり、第１の従来例と同
一部分には同一符号を付し、異なる部分についてのみ説
明する。
装置の製造方法を示す断面図であり、第１の従来例と同
一部分には同一符号を付し、異なる部分についてのみ説
明する。
【０００９】図１８に示すように、層間絶縁膜８の上及
び第１、第２のコンタクトホ−ル８ａ、８ｂの内にはス
パッタ法により上層がＴｉＮ、下層がＴｉからなる積層
膜２１が形成される。次に、比較的低温、例えば６００
℃程度でアニ−ルされることにより、第１及び第２のコ
ンタクトホ−ル８ａ、８ｂそれぞれの底部において図示
せぬＴｉＳｉ2 膜が形成される。
び第１、第２のコンタクトホ−ル８ａ、８ｂの内にはス
パッタ法により上層がＴｉＮ、下層がＴｉからなる積層
膜２１が形成される。次に、比較的低温、例えば６００
℃程度でアニ−ルされることにより、第１及び第２のコ
ンタクトホ−ル８ａ、８ｂそれぞれの底部において図示
せぬＴｉＳｉ2 膜が形成される。
【００１０】この後、図１９に示すように、前記積層膜
２１の上にはＣＶＤ法によりＷ等の金属膜２２が堆積さ
れる。次に、この金属膜２２及び積層膜２１はリソグラ
フィ法及びＲＩＥ法によりパタ−ニングされる。これに
より、メモリセル領域１ａには積層膜２１と金属膜２２
とからなるビット線２３が形成される。
２１の上にはＣＶＤ法によりＷ等の金属膜２２が堆積さ
れる。次に、この金属膜２２及び積層膜２１はリソグラ
フィ法及びＲＩＥ法によりパタ−ニングされる。これに
より、メモリセル領域１ａには積層膜２１と金属膜２２
とからなるビット線２３が形成される。
【００１１】ところで、上記第２の従来の半導体装置の
製造方法では、第１、第２のコンタクトホ−ル８ａ、８
ｂそれぞれにおいて、Ｐ型シリコン基板１と積層膜２１
の下層であるＴｉとが接触している。このため、コンタ
クトホ−ル８ａ、８ｂ内におけるコンタクト抵抗を低く
することはできるが、Ｐ型シリコン基板１とＴｉとの接
触部でＴｉとＳｉとが反応してシリサイドを形成するた
め、ＰＮジャンクション不良の発生率が高くなる。つま
り、前記接触部でＴｉとＳｉとが反応する際にＮ型拡散
層１１、１２中のシリコンがシリサイド化されることに
より、Ｎ型拡散層１１、１２においてＰＮジャンクショ
ン不良が発生する。
製造方法では、第１、第２のコンタクトホ−ル８ａ、８
ｂそれぞれにおいて、Ｐ型シリコン基板１と積層膜２１
の下層であるＴｉとが接触している。このため、コンタ
クトホ−ル８ａ、８ｂ内におけるコンタクト抵抗を低く
することはできるが、Ｐ型シリコン基板１とＴｉとの接
触部でＴｉとＳｉとが反応してシリサイドを形成するた
め、ＰＮジャンクション不良の発生率が高くなる。つま
り、前記接触部でＴｉとＳｉとが反応する際にＮ型拡散
層１１、１２中のシリコンがシリサイド化されることに
より、Ｎ型拡散層１１、１２においてＰＮジャンクショ
ン不良が発生する。
【００１２】これを防止する方法としては、前記Ｎ型拡
散層１１、１２を深く形成することが考えられる。しか
し、Ｎ型拡散層１１、１２を深くすると、ＰＮジャンク
ション不良の発生は防止できるが、素子間耐圧が低下す
ることになる。即ち、素子の微細化に伴い、素子の相互
間隔も短くなるため、Ｎ型拡散層１１、１２を深くする
と、素子間耐圧が低下することになる。従って、素子が
微細化されるとＮ型拡散層１１、１２を浅く形成しなけ
ればならなくなり、上記の方法ではＰＮジャンクション
不良の発生を防止することができない。
散層１１、１２を深く形成することが考えられる。しか
し、Ｎ型拡散層１１、１２を深くすると、ＰＮジャンク
ション不良の発生は防止できるが、素子間耐圧が低下す
ることになる。即ち、素子の微細化に伴い、素子の相互
間隔も短くなるため、Ｎ型拡散層１１、１２を深くする
と、素子間耐圧が低下することになる。従って、素子が
微細化されるとＮ型拡散層１１、１２を浅く形成しなけ
ればならなくなり、上記の方法ではＰＮジャンクション
不良の発生を防止することができない。
【００１３】このＰＮジャンクション不良の発生に関し
ては、メモリセル領域１ａのビット線コンタクトの数が
周辺回路領域１ｂのコンタクトの数より大変多いため、
メモリセル領域１ａのビット線コンタクトに対して特に
問題となる。ちなみに、周辺回路領域１ｂのコンタクト
の個数が数万個程度である場合、メモリセル領域１ａの
ビット線コンタクトの個数は数百万個である。したがっ
て、上記製造方法では、特にメモリセル領域１ａにおい
てＰＮジャンクション不良の発生率を低くするという要
求を満足することができない。
ては、メモリセル領域１ａのビット線コンタクトの数が
周辺回路領域１ｂのコンタクトの数より大変多いため、
メモリセル領域１ａのビット線コンタクトに対して特に
問題となる。ちなみに、周辺回路領域１ｂのコンタクト
の個数が数万個程度である場合、メモリセル領域１ａの
ビット線コンタクトの個数は数百万個である。したがっ
て、上記製造方法では、特にメモリセル領域１ａにおい
てＰＮジャンクション不良の発生率を低くするという要
求を満足することができない。
【００１４】図２０は、第３の従来の半導体装置、即ち
ＣＭＯＳのＤＲＡＭを示す断面図であり、第１の従来例
と同一部分には同一符号を付し、異なる部分についての
み説明する。
ＣＭＯＳのＤＲＡＭを示す断面図であり、第１の従来例
と同一部分には同一符号を付し、異なる部分についての
み説明する。
【００１５】先ず、Ｐ型シリコン基板１にはＰウェル領
域２８及びＮウェル領域２９が形成される。次に、Ｐ型
シリコン基板１の表面には第１及び第２の素子分離酸化
膜２ａ、２ｂが設けられ、この第１の素子分離酸化膜２
ａによりＰ型シリコン基板１の表面はメモリセル領域１
ａと周辺回路領域１ｂとに分離される。
域２８及びＮウェル領域２９が形成される。次に、Ｐ型
シリコン基板１の表面には第１及び第２の素子分離酸化
膜２ａ、２ｂが設けられ、この第１の素子分離酸化膜２
ａによりＰ型シリコン基板１の表面はメモリセル領域１
ａと周辺回路領域１ｂとに分離される。
【００１６】この後、トランジスタを構成するゲ−ト絶
縁膜、ゲ−ト電極が順次形成される。次に、前記Ｐウェ
ル領域２８にはトランジスタのソ−ス／ドレイン拡散層
となるＮ型拡散層５、１５が形成され、前記Ｎウェル領
域２９にはＰ型拡散層１７が形成される。
縁膜、ゲ−ト電極が順次形成される。次に、前記Ｐウェ
ル領域２８にはトランジスタのソ−ス／ドレイン拡散層
となるＮ型拡散層５、１５が形成され、前記Ｎウェル領
域２９にはＰ型拡散層１７が形成される。
【００１７】この後、Ｐ型シリコン基板１及び素子分離
酸化膜２ａ、２ｂの上には第１の層間絶縁膜８が設けら
れる。次に、第１の層間絶縁膜８におけるメモリセル領
域１ａには、ゲ−ト電極４に対して自己整合的にビット
線の第１のコンタクトホ−ル８ａが設けられる。次に、
このコンタクトホ−ル８ａ内及び第１の層間絶縁膜８の
上にはＣＶＤ法により厚さが１０００オングストロ−ム
程度のポリシリコン膜９が堆積される。この後、イオン
注入により、第１のコンタクトホ−ル８ａの下に位置す
るＰ型シリコン基板１の表面には高濃度のＮ型拡散層１
１が形成される。
酸化膜２ａ、２ｂの上には第１の層間絶縁膜８が設けら
れる。次に、第１の層間絶縁膜８におけるメモリセル領
域１ａには、ゲ−ト電極４に対して自己整合的にビット
線の第１のコンタクトホ−ル８ａが設けられる。次に、
このコンタクトホ−ル８ａ内及び第１の層間絶縁膜８の
上にはＣＶＤ法により厚さが１０００オングストロ−ム
程度のポリシリコン膜９が堆積される。この後、イオン
注入により、第１のコンタクトホ−ル８ａの下に位置す
るＰ型シリコン基板１の表面には高濃度のＮ型拡散層１
１が形成される。
【００１８】次に、前記ポリシリコン膜９の上にはＷＳ
ｉ2 膜１３が形成される。この後、このＷＳｉ2 膜１３
及びポリシリコン膜９はリソグラフィ法及びＲＩＥ法に
よりパタ−ニングされる。これによって、メモリセル領
域１ａにはＷＳｉ2 膜１３とポリシリコン膜９との積層
構造からなるポリサイド配線でビット線１４が形成さ
れ、周辺回路領域１ｂにはポリサイド配線１６が形成さ
れる。次に、ＷＳｉ2 膜１３にはアニ−ルが行われる。
ｉ2 膜１３が形成される。この後、このＷＳｉ2 膜１３
及びポリシリコン膜９はリソグラフィ法及びＲＩＥ法に
よりパタ−ニングされる。これによって、メモリセル領
域１ａにはＷＳｉ2 膜１３とポリシリコン膜９との積層
構造からなるポリサイド配線でビット線１４が形成さ
れ、周辺回路領域１ｂにはポリサイド配線１６が形成さ
れる。次に、ＷＳｉ2 膜１３にはアニ−ルが行われる。
【００１９】この後、前記第１の層間絶縁膜８、ビット
線１４及びポリサイド配線１６の上には第２の層間絶縁
膜１８が堆積される。第１、第２の層間絶縁膜８、１８
には第３、第４のコンタクトホ−ル１８ａ、１８ｂおよ
び図示せぬ第５のコンタクトホ−ルが設けられる。第２
の層間絶縁膜１８には第６のコンタクトホ−ル１８ｄが
設けられる。前記第３のコンタクトホ−ル１８ａはＮ型
拡散層１５の上に位置しており、第４のコンタクトホ−
ル１８ｂはＰ型拡散層１７の上に位置している。第５の
コンタクトホ−ルは図示せぬゲ−ト電極の上に位置して
おり、第６のコンタクトホ−ル１８ｄはビット線レベル
のポリサイド配線１６の上に位置している。
線１４及びポリサイド配線１６の上には第２の層間絶縁
膜１８が堆積される。第１、第２の層間絶縁膜８、１８
には第３、第４のコンタクトホ−ル１８ａ、１８ｂおよ
び図示せぬ第５のコンタクトホ−ルが設けられる。第２
の層間絶縁膜１８には第６のコンタクトホ−ル１８ｄが
設けられる。前記第３のコンタクトホ−ル１８ａはＮ型
拡散層１５の上に位置しており、第４のコンタクトホ−
ル１８ｂはＰ型拡散層１７の上に位置している。第５の
コンタクトホ−ルは図示せぬゲ−ト電極の上に位置して
おり、第６のコンタクトホ−ル１８ｄはビット線レベル
のポリサイド配線１６の上に位置している。
【００２０】次に、第３乃至第６のコンタクトホ−ル１
８ａ、１８ｂ、１８ｄの内および第２の層間絶縁膜１８
の上には上層がＴｉＮ、下層がＴｉである図示せぬ積層
膜が堆積され、この積層膜の上にはＡｌ合金膜が堆積さ
れる。この後、前記積層膜及びＡｌ合金膜はパタ−ニン
グされ、第１のＡｌ配線１９が形成される。次に、第１
のＡｌ配線１９及び第２の層間絶縁膜１８の上には第３
の層間絶縁膜２０が堆積される。次に、この層間絶縁膜
２０には第７のコンタクトホ−ル２０ａが設けられ、こ
のコンタクトホ−ル２０ａは第１のＡｌ配線１９の上に
位置している。この後、第７のコンタクトホ−ル２０ａ
の内および第３の層間絶縁膜２０の上には第２のＡｌ配
線２４が設けられる。
８ａ、１８ｂ、１８ｄの内および第２の層間絶縁膜１８
の上には上層がＴｉＮ、下層がＴｉである図示せぬ積層
膜が堆積され、この積層膜の上にはＡｌ合金膜が堆積さ
れる。この後、前記積層膜及びＡｌ合金膜はパタ−ニン
グされ、第１のＡｌ配線１９が形成される。次に、第１
のＡｌ配線１９及び第２の層間絶縁膜１８の上には第３
の層間絶縁膜２０が堆積される。次に、この層間絶縁膜
２０には第７のコンタクトホ−ル２０ａが設けられ、こ
のコンタクトホ−ル２０ａは第１のＡｌ配線１９の上に
位置している。この後、第７のコンタクトホ−ル２０ａ
の内および第３の層間絶縁膜２０の上には第２のＡｌ配
線２４が設けられる。
【００２１】ところで、上記第３の従来の半導体装置の
製造方法では、第１のコンタクトホ−ル８ａにおいて、
Ｐ型シリコン基板１とポリシリコン膜９とが接触してい
るため、ＰＮジャンクション不良の発生を少なくするこ
とができる。また、第３及び第４のコンタクトホ−ルに
おいて、拡散層１５、１７と金属配線１９が接触してい
るため、コンタクト抵抗を低くすることができる。しか
し、第３及び第４のコンタクトホ−ル１８ａ、１８ｂの
深さが深いため、これらのコンタクトホ−ル１８ａ、１
８ｂ内で第１のＡｌ配線１９の断線が生じることがあ
る。
製造方法では、第１のコンタクトホ−ル８ａにおいて、
Ｐ型シリコン基板１とポリシリコン膜９とが接触してい
るため、ＰＮジャンクション不良の発生を少なくするこ
とができる。また、第３及び第４のコンタクトホ−ルに
おいて、拡散層１５、１７と金属配線１９が接触してい
るため、コンタクト抵抗を低くすることができる。しか
し、第３及び第４のコンタクトホ−ル１８ａ、１８ｂの
深さが深いため、これらのコンタクトホ−ル１８ａ、１
８ｂ内で第１のＡｌ配線１９の断線が生じることがあ
る。
【００２２】
【発明が解決しようとする課題】上記第１の従来の半導
体装置の製造方法では、コンタクトホ−ルにおいてＰ型
シリコン基板１とポリシリコン膜９とが接触しているた
め、周辺回路領域１ｂのコンタクト抵抗を充分に低くす
ることができないという問題がある。また、上記第２の
従来の半導体装置の製造方法では、コンタクトホ−ルに
おいてＰ型シリコン基板１と積層膜２１の下層であるＴ
ｉとが接触しているため、メモリセル領域１ａにおける
ＰＮジャンクション不良の発生率が高くなるという問題
がある。また、上記第３の従来の半導体装置の製造方法
では、周辺回路領域のコンタクトホ−ルにおいて、その
深さが深いため、Ａｌ配線の断線が生じるという問題が
ある。
体装置の製造方法では、コンタクトホ−ルにおいてＰ型
シリコン基板１とポリシリコン膜９とが接触しているた
め、周辺回路領域１ｂのコンタクト抵抗を充分に低くす
ることができないという問題がある。また、上記第２の
従来の半導体装置の製造方法では、コンタクトホ−ルに
おいてＰ型シリコン基板１と積層膜２１の下層であるＴ
ｉとが接触しているため、メモリセル領域１ａにおける
ＰＮジャンクション不良の発生率が高くなるという問題
がある。また、上記第３の従来の半導体装置の製造方法
では、周辺回路領域のコンタクトホ−ルにおいて、その
深さが深いため、Ａｌ配線の断線が生じるという問題が
ある。
【００２３】この発明は上記のような事情を考慮してな
されたものであり、その目的は、メモリセル領域におけ
るＰＮジャンクション不良の発生率を低くするととも
に、周辺回路領域におけるコンタクト抵抗を充分に低く
し、断線の生じない半導体装置及びその製造方法を提供
することにある。
されたものであり、その目的は、メモリセル領域におけ
るＰＮジャンクション不良の発生率を低くするととも
に、周辺回路領域におけるコンタクト抵抗を充分に低く
し、断線の生じない半導体装置及びその製造方法を提供
することにある。
【００２４】
【課題を解決するための手段】この発明は、上記課題を
解決するため、半導体基板のメモリセル領域内に形成さ
れた第１の拡散層と、前記半導体基板上に形成された絶
縁膜と、前記絶縁膜に形成され、前記第１の拡散層を露
出する第１のコンタクトホールと、少なくとも前記第１
のコンタクトホール内に形成された半導体膜と、前記半
導体基板の周辺回路領域内に形成された第２の拡散層
と、前記絶縁膜に形成され、前記第２の拡散層を露出す
る第２のコンタクトホールと、前記第２のコンタクトホ
−ル内と前記絶縁膜上および前記半導体膜上に設けら
れ、前記第２のコンタクトホール底部および前記半導体
膜上にチタンシリサイド膜が形成された、上層が窒化チ
タンで下層がチタンからなる積層膜とを具備することを
特徴としている。
解決するため、半導体基板のメモリセル領域内に形成さ
れた第１の拡散層と、前記半導体基板上に形成された絶
縁膜と、前記絶縁膜に形成され、前記第１の拡散層を露
出する第１のコンタクトホールと、少なくとも前記第１
のコンタクトホール内に形成された半導体膜と、前記半
導体基板の周辺回路領域内に形成された第２の拡散層
と、前記絶縁膜に形成され、前記第２の拡散層を露出す
る第２のコンタクトホールと、前記第２のコンタクトホ
−ル内と前記絶縁膜上および前記半導体膜上に設けら
れ、前記第２のコンタクトホール底部および前記半導体
膜上にチタンシリサイド膜が形成された、上層が窒化チ
タンで下層がチタンからなる積層膜とを具備することを
特徴としている。
【００２５】また、半導体基板のメモリセル領域に第１
の拡散層を形成し、周辺回路領域に第２の拡散層を形成
する工程と、前記半導体基板の上に絶縁膜を形成する工
程と、前記絶縁膜に、前記第１の拡散層を露出する第１
のコンタクトホ−ルを設ける工程と、少なくとも前記第
１のコンタクトホ−ル内に半導体膜を設ける工程と、前
記半導体膜および前記絶縁膜に、前記第２の拡散層を露
出する第２のコンタクトホ−ルを設ける工程と、前記第
２のコンタクトホ−ル内と前記絶縁膜上および前記半導
体膜上に前記第２のコンタクトホール底部および前記半
導体膜上にチタンシリサイド膜が形成された、上層が窒
化チタンで下層がチタンからなる積層膜を設ける工程と
を具備することを特徴としている。
の拡散層を形成し、周辺回路領域に第２の拡散層を形成
する工程と、前記半導体基板の上に絶縁膜を形成する工
程と、前記絶縁膜に、前記第１の拡散層を露出する第１
のコンタクトホ−ルを設ける工程と、少なくとも前記第
１のコンタクトホ−ル内に半導体膜を設ける工程と、前
記半導体膜および前記絶縁膜に、前記第２の拡散層を露
出する第２のコンタクトホ−ルを設ける工程と、前記第
２のコンタクトホ−ル内と前記絶縁膜上および前記半導
体膜上に前記第２のコンタクトホール底部および前記半
導体膜上にチタンシリサイド膜が形成された、上層が窒
化チタンで下層がチタンからなる積層膜を設ける工程と
を具備することを特徴としている。
【００２６】また、メモリセル領域と周辺回路領域とを
有する半導体基板と、前記メモリセル領域における前記
半導体基板の表面に形成された第１のＭＯＳＦＥＴの第
１導電型の拡散層と、前記周辺回路領域における前記半
導体基板の表面に形成された第２のＭＯＳＦＥＴの第１
導電型の拡散層と、前記周辺回路領域における前記半導
体基板の表面に形成された第３のＭＯＳＦＥＴの第２導
電型の拡散層と、前記半導体基板の表面上に設けられた
絶縁膜と、前記絶縁膜に設けられ、前記第１のＭＯＳＦ
ＥＴの第１導電型の拡散層を露出する第１のコンタクト
ホ−ルと、少なくとも前記第１のコンタクトホ−ル内に
設けられた半導体膜と、前記絶縁膜に設けられ、前記第
２のＭＯＳＦＥＴの第１導電型の拡散層および前記第３
のＭＯＳＦＥＴの第２導電型の拡散層をそれぞれ露出す
る第２および第３のコンタクトホ−ルと、前記第２およ
び第３のコンタクトホ−ルそれぞれの内部と前記絶縁膜
上および前記半導体膜上に設けられ、前記第２および第
３のコンタクトホール底部および前記半導体膜上にチタ
ンシリサイド膜が形成された、上層が窒化チタンで下層
がチタンからなる積層膜とを具備することを特徴として
いる。
有する半導体基板と、前記メモリセル領域における前記
半導体基板の表面に形成された第１のＭＯＳＦＥＴの第
１導電型の拡散層と、前記周辺回路領域における前記半
導体基板の表面に形成された第２のＭＯＳＦＥＴの第１
導電型の拡散層と、前記周辺回路領域における前記半導
体基板の表面に形成された第３のＭＯＳＦＥＴの第２導
電型の拡散層と、前記半導体基板の表面上に設けられた
絶縁膜と、前記絶縁膜に設けられ、前記第１のＭＯＳＦ
ＥＴの第１導電型の拡散層を露出する第１のコンタクト
ホ−ルと、少なくとも前記第１のコンタクトホ−ル内に
設けられた半導体膜と、前記絶縁膜に設けられ、前記第
２のＭＯＳＦＥＴの第１導電型の拡散層および前記第３
のＭＯＳＦＥＴの第２導電型の拡散層をそれぞれ露出す
る第２および第３のコンタクトホ−ルと、前記第２およ
び第３のコンタクトホ−ルそれぞれの内部と前記絶縁膜
上および前記半導体膜上に設けられ、前記第２および第
３のコンタクトホール底部および前記半導体膜上にチタ
ンシリサイド膜が形成された、上層が窒化チタンで下層
がチタンからなる積層膜とを具備することを特徴として
いる。
【００２７】また、メモリセル領域および周辺回路領域
それぞれにおける半導体基板の表面に第１および第２の
ＭＯＳＦＥＴの第１導電型の拡散層を形成する工程と、
前記周辺回路領域における前記半導体基板の表面に第３
のＭＯＳＦＥＴの第２導電型の拡散層を形成する工程
と、前記半導体基板の表面上に絶縁膜を設ける工程と、
前記絶縁膜に、前記第１のＭＯＳＦＥＴの第１導電型の
拡散層を露出する第１のコンタクトホ−ルを設ける工程
と、少なくとも前記第１のコンタクトホ−ル内に半導体
膜を設ける工程と、前記半導体膜および前記絶縁膜に、
前記第２のＭＯＳＦＥＴの第１導電型の拡散層および前
記第３のＭＯＳＦＥＴの第２導電型の拡散層それぞれを
露出する第２および第３のコンタクトホ−ルを設ける工
程と、前記第２および第３のコンタクトホ−ルそれぞれ
の内部、前記絶縁膜上および前記半導体膜上に前記第２
および第３のコンタクトホール底部および前記半導体膜
上にチタンシリサイド膜が形成された、上層が窒化チタ
ンで下層がチタンからなる積層膜とを具備することを特
徴としている。
それぞれにおける半導体基板の表面に第１および第２の
ＭＯＳＦＥＴの第１導電型の拡散層を形成する工程と、
前記周辺回路領域における前記半導体基板の表面に第３
のＭＯＳＦＥＴの第２導電型の拡散層を形成する工程
と、前記半導体基板の表面上に絶縁膜を設ける工程と、
前記絶縁膜に、前記第１のＭＯＳＦＥＴの第１導電型の
拡散層を露出する第１のコンタクトホ−ルを設ける工程
と、少なくとも前記第１のコンタクトホ−ル内に半導体
膜を設ける工程と、前記半導体膜および前記絶縁膜に、
前記第２のＭＯＳＦＥＴの第１導電型の拡散層および前
記第３のＭＯＳＦＥＴの第２導電型の拡散層それぞれを
露出する第２および第３のコンタクトホ−ルを設ける工
程と、前記第２および第３のコンタクトホ−ルそれぞれ
の内部、前記絶縁膜上および前記半導体膜上に前記第２
および第３のコンタクトホール底部および前記半導体膜
上にチタンシリサイド膜が形成された、上層が窒化チタ
ンで下層がチタンからなる積層膜とを具備することを特
徴としている。
【００２８】
【作用】この発明は、第１のコンタクトホ−ルにおいて
は半導体基板と半導体膜とを接触させているため、第１
のコンタクトホ−ル内におけるＰＮジャンクション不良
の発生を抑えることができる。第２のコンタクトホ−ル
においては半導体基板と少なくとも金属を含む膜とを接
触させているため、第２のコンタクトホ−ル内において
コンタクト抵抗を充分低くすることができる。
は半導体基板と半導体膜とを接触させているため、第１
のコンタクトホ−ル内におけるＰＮジャンクション不良
の発生を抑えることができる。第２のコンタクトホ−ル
においては半導体基板と少なくとも金属を含む膜とを接
触させているため、第２のコンタクトホ−ル内において
コンタクト抵抗を充分低くすることができる。
【００２９】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１乃至図５は、この発明の第１の実施例
による半導体装置の製造方法、即ちＤＲＡＭの製造方法
を示す断面図である。先ず、Ｐ型シリコン基板３１の表
面には素子分離酸化膜３２が設けられ、この素子分離酸
化膜３２によりＰ型シリコン基板３１の表面はメモリセ
ル領域３１ａと周辺回路領域３１ｂとに分離される。次
に、前記Ｐ型シリコン基板３１の表面上にはゲ−ト絶縁
膜３３が設けられる。このゲ−ト絶縁膜３３の上におけ
るメモリセル領域３１ａにはデ−タ転送用のトランジス
タ３６のゲ−ト電極３４が設けられ、前記ゲ−ト絶縁膜
３３の上における周辺回路領域３１ｂには図示せぬ駆動
用のトランジスタのゲ−ト電極が設けられる。
り説明する。図１乃至図５は、この発明の第１の実施例
による半導体装置の製造方法、即ちＤＲＡＭの製造方法
を示す断面図である。先ず、Ｐ型シリコン基板３１の表
面には素子分離酸化膜３２が設けられ、この素子分離酸
化膜３２によりＰ型シリコン基板３１の表面はメモリセ
ル領域３１ａと周辺回路領域３１ｂとに分離される。次
に、前記Ｐ型シリコン基板３１の表面上にはゲ−ト絶縁
膜３３が設けられる。このゲ−ト絶縁膜３３の上におけ
るメモリセル領域３１ａにはデ−タ転送用のトランジス
タ３６のゲ−ト電極３４が設けられ、前記ゲ−ト絶縁膜
３３の上における周辺回路領域３１ｂには図示せぬ駆動
用のトランジスタのゲ−ト電極が設けられる。
【００３０】この後、前記駆動用のトランジスタ及びデ
−タ転送用のトランジスタ３６それぞれのゲ−ト電極３
４をマスクとしてイオン注入されることにより、Ｐ型シ
リコン基板３１には駆動用のトランジスタ及びデ−タ転
送用のトランジスタ３６それぞれのソ−ス・ドレイン領
域の拡散層３７、３５が形成される。すなわち、メモリ
セル領域３１ａにはゲ−ト絶縁膜３３、ゲ−ト電極３４
及びソ−ス・ドレイン領域の拡散層３５からなるデ−タ
転送用のトランジスタ３６が形成され、周辺回路領域３
１ｂには駆動用のトランジスタが形成される。この際、
前記周辺回路領域３１ｂにおける拡散層３７は、その濃
度が前記メモリセル領域３１ａの拡散層３５の濃度より
高く形成される。前記メモリセル領域３１ａにおいては
ポリシリコン膜と拡散層３５とを接触させるためであ
り、前記周辺回路領域３１ｂにおいてはメタルと拡散層
３７とを接触させるためである。つまり、前記拡散層３
５とポリシリコン膜とを接触させる場合、拡散層３５上
の自然酸化膜の成長を極めて抑えるため、拡散層３５の
濃度は低くする必要があり、前記拡散層３７とメタルと
を接触させる場合、オ−ミック接触させるため、逆に拡
散層３７の濃度は高くする必要がある。前記メモリセル
領域３１ａには図示せぬデ−タ蓄積用の容量が形成され
ている。
−タ転送用のトランジスタ３６それぞれのゲ−ト電極３
４をマスクとしてイオン注入されることにより、Ｐ型シ
リコン基板３１には駆動用のトランジスタ及びデ−タ転
送用のトランジスタ３６それぞれのソ−ス・ドレイン領
域の拡散層３７、３５が形成される。すなわち、メモリ
セル領域３１ａにはゲ−ト絶縁膜３３、ゲ−ト電極３４
及びソ−ス・ドレイン領域の拡散層３５からなるデ−タ
転送用のトランジスタ３６が形成され、周辺回路領域３
１ｂには駆動用のトランジスタが形成される。この際、
前記周辺回路領域３１ｂにおける拡散層３７は、その濃
度が前記メモリセル領域３１ａの拡散層３５の濃度より
高く形成される。前記メモリセル領域３１ａにおいては
ポリシリコン膜と拡散層３５とを接触させるためであ
り、前記周辺回路領域３１ｂにおいてはメタルと拡散層
３７とを接触させるためである。つまり、前記拡散層３
５とポリシリコン膜とを接触させる場合、拡散層３５上
の自然酸化膜の成長を極めて抑えるため、拡散層３５の
濃度は低くする必要があり、前記拡散層３７とメタルと
を接触させる場合、オ−ミック接触させるため、逆に拡
散層３７の濃度は高くする必要がある。前記メモリセル
領域３１ａには図示せぬデ−タ蓄積用の容量が形成され
ている。
【００３１】さらに、前記ゲ−ト電極３４の上面及び側
面には絶縁膜３８が設けられ、この絶縁膜３８、Ｐ型シ
リコン基板３１及び素子分離酸化膜３２の上には層間絶
縁膜３９が設けられる。この後、ＦＯＢＩＣ技術を用い
て、前記層間絶縁膜３９にはゲ−ト電極３４に対して自
己整合的にビット線の第１のコンタクトホ−ル３９ａが
形成される。
面には絶縁膜３８が設けられ、この絶縁膜３８、Ｐ型シ
リコン基板３１及び素子分離酸化膜３２の上には層間絶
縁膜３９が設けられる。この後、ＦＯＢＩＣ技術を用い
て、前記層間絶縁膜３９にはゲ−ト電極３４に対して自
己整合的にビット線の第１のコンタクトホ−ル３９ａが
形成される。
【００３２】この後、図２に示すように、前記第１のコ
ンタクトホ−ル３９ａの内及び層間絶縁膜３９の上には
ＣＶＤ法により厚さが１０００オングストロ−ム程度の
半導体膜、例えばポリシリコン膜４０が堆積される。次
に、前記層間絶縁膜３９をマスクとして、Ｐ型シリコン
基板３１の表面にはリン又は砒素等のＮ型不純物４１が
５×１０15ｃｍ-2程度のド−ズ量でイオン注入される。
この後、Ｐ型シリコン基板３１は比較的高温、例えば８
００〜９５０℃程度の温度で活性化のためのアニ−ルが
行われる。これにより、ビット線の第１のコンタクトホ
−ル３９ａの下に位置するＰ型シリコン基板３１には高
濃度且つ深さが深いＮ型拡散層４２が形成される。
ンタクトホ−ル３９ａの内及び層間絶縁膜３９の上には
ＣＶＤ法により厚さが１０００オングストロ−ム程度の
半導体膜、例えばポリシリコン膜４０が堆積される。次
に、前記層間絶縁膜３９をマスクとして、Ｐ型シリコン
基板３１の表面にはリン又は砒素等のＮ型不純物４１が
５×１０15ｃｍ-2程度のド−ズ量でイオン注入される。
この後、Ｐ型シリコン基板３１は比較的高温、例えば８
００〜９５０℃程度の温度で活性化のためのアニ−ルが
行われる。これにより、ビット線の第１のコンタクトホ
−ル３９ａの下に位置するＰ型シリコン基板３１には高
濃度且つ深さが深いＮ型拡散層４２が形成される。
【００３３】次に、図３に示すように、前記ポリシリコ
ン膜４０の上にはレジスト４３が塗布され、このレジス
ト４３にはリソグラフィ技術によりマスクパタ−ン４３
ａが形成される。この後、このレジスト４３をマスクと
して、前記ポリシリコン膜４０には等方性のドライエッ
チングがなされる。次に、前記層間絶縁膜３９はレジス
ト４３をマスクとしてＲＩＥによりエッチングされる。
これによって、周辺回路領域３１ｂにおける層間絶縁膜
３９には前記ソ−ス・ドレイン領域の拡散層３７の上に
位置する第２のコンタクトホ−ル３９ｂが設けられる。
この際、第２のコンタクトホ−ル３９ｂは、前記ドライ
エッチングによりポリシリコン膜４０に設けられたホ−
ルより小さく形成される。これにより、第２のコンタク
トホ−ル３９ｂの近傍において、ポリシリコン膜４０と
層間絶縁膜３９とによる段差４０ａが設けられる。この
ように積極的に段差４０ａを設けているのは、第２のコ
ンタクトホ−ル３９ｂの側壁にオ−バ−ハングが形成さ
れることを防ぐためである。
ン膜４０の上にはレジスト４３が塗布され、このレジス
ト４３にはリソグラフィ技術によりマスクパタ−ン４３
ａが形成される。この後、このレジスト４３をマスクと
して、前記ポリシリコン膜４０には等方性のドライエッ
チングがなされる。次に、前記層間絶縁膜３９はレジス
ト４３をマスクとしてＲＩＥによりエッチングされる。
これによって、周辺回路領域３１ｂにおける層間絶縁膜
３９には前記ソ−ス・ドレイン領域の拡散層３７の上に
位置する第２のコンタクトホ−ル３９ｂが設けられる。
この際、第２のコンタクトホ−ル３９ｂは、前記ドライ
エッチングによりポリシリコン膜４０に設けられたホ−
ルより小さく形成される。これにより、第２のコンタク
トホ−ル３９ｂの近傍において、ポリシリコン膜４０と
層間絶縁膜３９とによる段差４０ａが設けられる。この
ように積極的に段差４０ａを設けているのは、第２のコ
ンタクトホ−ル３９ｂの側壁にオ−バ−ハングが形成さ
れることを防ぐためである。
【００３４】この後、図４に示すように、前記レジスト
４３は除去され、前記第２のコンタクトホ−ル３９ｂの
内及びポリシリコン膜４０の上又は少なくとも第２のコ
ンタクトホ−ル３９ｂ近傍のポリシリコン膜４０の側壁
にはスパッタ法により上層がＴｉＮ、下層がＴｉからな
る積層膜４４が形成される。次に、比較的低温、例えば
６００℃程度でアニ−ルされることにより、第２のコン
タクトホ−ル３９ｂの底部において図示せぬＴｉＳｉ2
膜が形成される。
４３は除去され、前記第２のコンタクトホ−ル３９ｂの
内及びポリシリコン膜４０の上又は少なくとも第２のコ
ンタクトホ−ル３９ｂ近傍のポリシリコン膜４０の側壁
にはスパッタ法により上層がＴｉＮ、下層がＴｉからな
る積層膜４４が形成される。次に、比較的低温、例えば
６００℃程度でアニ−ルされることにより、第２のコン
タクトホ−ル３９ｂの底部において図示せぬＴｉＳｉ2
膜が形成される。
【００３５】次に、図５に示すように、平坦化するた
め、第２のコンタクトホ−ル３９ｂ内は、例えば高濃度
に不純物がド−プされたアモルファスシリコン膜又はＷ
膜等の埋込み材４５によりエッチバック法を用いて埋め
込まれる。この後、前記積層膜４４とポリシリコン膜４
０とはリソグラフィ法及びＲＩＥ法により同時にパタ−
ニングされる。これにより、メモリセル領域３１ａには
積層膜４４とポリシリコン膜４０とからなるビット線４
６が形成される。
め、第２のコンタクトホ−ル３９ｂ内は、例えば高濃度
に不純物がド−プされたアモルファスシリコン膜又はＷ
膜等の埋込み材４５によりエッチバック法を用いて埋め
込まれる。この後、前記積層膜４４とポリシリコン膜４
０とはリソグラフィ法及びＲＩＥ法により同時にパタ−
ニングされる。これにより、メモリセル領域３１ａには
積層膜４４とポリシリコン膜４０とからなるビット線４
６が形成される。
【００３６】上記第１の実施例によれば、メモリセル領
域３１ａの第１のコンタクトホ−ル３９ａにおいてはＰ
型シリコン基板３１とポリシリコン膜４０とを接触さ
せ、周辺回路領域３１ｂの第２のコンタクトホ−ル３９
ｂにおいてはＰ型シリコン基板３１と積層膜４４の下層
であるＴｉとを接触させている。このため、ビット線コ
ンタクトの数の多いメモリセル領域３１ａにおいて、ビ
ット線コンタクトにおけるＰＮジャンクション不良の発
生を抑えることができる。これとともに、周辺回路領域
３１ｂのコンタクトホ−ル３９ｂ内において、コンタク
ト抵抗を充分低くすること、つまり駆動用のトランジス
タのチャネル抵抗に対して充分低くすることができる。
したがって、メモリセル領域３１ａにおけるＰＮジャン
クション不良の発生率の低減および高集積化に伴う周辺
回路領域３１ｂにおけるコンタクト抵抗の低抵抗化それ
ぞれの要求を同時に満足させることができるコンタクト
を形成することができる。
域３１ａの第１のコンタクトホ−ル３９ａにおいてはＰ
型シリコン基板３１とポリシリコン膜４０とを接触さ
せ、周辺回路領域３１ｂの第２のコンタクトホ−ル３９
ｂにおいてはＰ型シリコン基板３１と積層膜４４の下層
であるＴｉとを接触させている。このため、ビット線コ
ンタクトの数の多いメモリセル領域３１ａにおいて、ビ
ット線コンタクトにおけるＰＮジャンクション不良の発
生を抑えることができる。これとともに、周辺回路領域
３１ｂのコンタクトホ−ル３９ｂ内において、コンタク
ト抵抗を充分低くすること、つまり駆動用のトランジス
タのチャネル抵抗に対して充分低くすることができる。
したがって、メモリセル領域３１ａにおけるＰＮジャン
クション不良の発生率の低減および高集積化に伴う周辺
回路領域３１ｂにおけるコンタクト抵抗の低抵抗化それ
ぞれの要求を同時に満足させることができるコンタクト
を形成することができる。
【００３７】尚、上記第１の実施例では、第２のコンタ
クトホ−ル３９ｂの内及びポリシリコン膜４０の上に上
層がＴｉＮ、下層がＴｉからなる積層膜４４を形成して
いるが、第２のコンタクトホ−ル３９ｂの内及びポリシ
リコン膜４０の上に金属シリサイドを形成することも可
能である。すなわち、第２のコンタクトホ−ル３９ｂの
内及びポリシリコン膜４０の上には少なくとも金属を含
む膜であれば積層膜４４以外のものを形成することも可
能である。
クトホ−ル３９ｂの内及びポリシリコン膜４０の上に上
層がＴｉＮ、下層がＴｉからなる積層膜４４を形成して
いるが、第２のコンタクトホ−ル３９ｂの内及びポリシ
リコン膜４０の上に金属シリサイドを形成することも可
能である。すなわち、第２のコンタクトホ−ル３９ｂの
内及びポリシリコン膜４０の上には少なくとも金属を含
む膜であれば積層膜４４以外のものを形成することも可
能である。
【００３８】図６は、この発明の第２の実施例による半
導体装置を示す断面図であり、図５と同一部分には同一
符号を付し、第１の実施例と異なる部分についてのみ説
明する。
導体装置を示す断面図であり、図５と同一部分には同一
符号を付し、第１の実施例と異なる部分についてのみ説
明する。
【００３９】ビット線の第１のコンタクトホ−ル３９ａ
の内及び層間絶縁膜３９の上には厚さをビット線のコン
タクトの径の半分より厚くしたポリシリコン膜４０が堆
積される。これにより、前記第１のコンタクトホ−ル３
９ａ内はポリシリコン膜４０により埋め込まれる。
の内及び層間絶縁膜３９の上には厚さをビット線のコン
タクトの径の半分より厚くしたポリシリコン膜４０が堆
積される。これにより、前記第１のコンタクトホ−ル３
９ａ内はポリシリコン膜４０により埋め込まれる。
【００４０】上記第２の実施例においても第１の実施例
と同様の効果を得ることができる。さらに、アニ−ルに
より第２のコンタクトホ−ル３９ｂの底部においてＴｉ
Ｓｉ2 膜を形成する際、ポリシリコン膜４０と積層膜４
４の界面においても同様のシリサイド反応が生じるわけ
であるが、第１のコンタクトホ−ル３９ａはポリシリコ
ン膜４０で完全に埋め込まれているため、シリサイド反
応は第１のコンタクトホ−ル３９ａの上部でのみ起こ
り、この結果、第１のコンタクトホ−ル３９ａの下部に
存在するＰＮジャンクションへの、前記シリサイド反応
によって生じる応力の影響を最小限に抑えることができ
る。従って、更に、ＰＮジャンクション不良の発生率を
低減することができる。
と同様の効果を得ることができる。さらに、アニ−ルに
より第２のコンタクトホ−ル３９ｂの底部においてＴｉ
Ｓｉ2 膜を形成する際、ポリシリコン膜４０と積層膜４
４の界面においても同様のシリサイド反応が生じるわけ
であるが、第１のコンタクトホ−ル３９ａはポリシリコ
ン膜４０で完全に埋め込まれているため、シリサイド反
応は第１のコンタクトホ−ル３９ａの上部でのみ起こ
り、この結果、第１のコンタクトホ−ル３９ａの下部に
存在するＰＮジャンクションへの、前記シリサイド反応
によって生じる応力の影響を最小限に抑えることができ
る。従って、更に、ＰＮジャンクション不良の発生率を
低減することができる。
【００４１】図７は、この発明の第３の実施例による半
導体装置を示す断面図であり、図５と同一部分には同一
符号を付し、第１の実施例と異なる部分についてのみ説
明する。
導体装置を示す断面図であり、図５と同一部分には同一
符号を付し、第１の実施例と異なる部分についてのみ説
明する。
【００４２】第２のコンタクトホ−ル３９ｂの底部にお
いてＴｉＳｉ2 膜が形成された後、積層膜４４の上には
Ｗ等の金属膜４７が設けられる。この際、第２のコンタ
クトホ−ル３９ｂは埋め込まれない。
いてＴｉＳｉ2 膜が形成された後、積層膜４４の上には
Ｗ等の金属膜４７が設けられる。この際、第２のコンタ
クトホ−ル３９ｂは埋め込まれない。
【００４３】この後、前記金属膜４７、積層膜４４及び
ポリシリコン膜４０はリソグラフィ法及びＲＩＥ法によ
り同時にパタ−ニングされる。これにより、メモリセル
領域３１ａには金属膜４７、積層膜４４及びポリシリコ
ン膜４０からなるビット線４６が形成される。
ポリシリコン膜４０はリソグラフィ法及びＲＩＥ法によ
り同時にパタ−ニングされる。これにより、メモリセル
領域３１ａには金属膜４７、積層膜４４及びポリシリコ
ン膜４０からなるビット線４６が形成される。
【００４４】上記第３の実施例においても第１の実施例
と同様の効果を得ることができる。また、Ｗ等の金属膜
４７はＣＶＤ法で形成されるため、ステップカバレッジ
が良好である。従って、コンタクトホ−ル内で断線を生
じる心配が無いため、コンタクトホ−ルを埋め込む必要
が無い。このため、埋め込み工程が省略でき、工程数が
削減されるので製造歩留まりが向上する。
と同様の効果を得ることができる。また、Ｗ等の金属膜
４７はＣＶＤ法で形成されるため、ステップカバレッジ
が良好である。従って、コンタクトホ−ル内で断線を生
じる心配が無いため、コンタクトホ−ルを埋め込む必要
が無い。このため、埋め込み工程が省略でき、工程数が
削減されるので製造歩留まりが向上する。
【００４５】図８は、この発明の第４の実施例による半
導体装置、即ちＣＭＯＳのＤＲＡＭを示す断面図であ
り、図５と同一部分には同一符号を付し、第１の実施例
と異なる部分についてのみ説明する。
導体装置、即ちＣＭＯＳのＤＲＡＭを示す断面図であ
り、図５と同一部分には同一符号を付し、第１の実施例
と異なる部分についてのみ説明する。
【００４６】Ｐ型シリコン基板３１の表面にはＰウェル
領域５２及びＮウェル領域５３が形成される。この後、
Ｐ型シリコン基板３１の表面には第１及び第２の素子分
離酸化膜５４、５５が設けられる。これら素子分離酸化
膜５４、５５によりＰ型シリコン基板３１の表面はメモ
リセル領域５１ａとＮ型チャネル周辺回路領域５１ｂと
Ｐ型チャネル周辺回路領域５１ｃとに分離される。次
に、ゲ−ト絶縁膜３３の上におけるメモリセル領域５１
ａにはデ−タ転送用トランジスタのゲ−ト電極が設けら
れ、Ｎ型チャネル周辺回路領域５１ｂ、Ｐ型チャネル周
辺回路領域５１ｃには図示せぬ駆動用のトランジスタの
ゲ−ト電極が設けられる。
領域５２及びＮウェル領域５３が形成される。この後、
Ｐ型シリコン基板３１の表面には第１及び第２の素子分
離酸化膜５４、５５が設けられる。これら素子分離酸化
膜５４、５５によりＰ型シリコン基板３１の表面はメモ
リセル領域５１ａとＮ型チャネル周辺回路領域５１ｂと
Ｐ型チャネル周辺回路領域５１ｃとに分離される。次
に、ゲ−ト絶縁膜３３の上におけるメモリセル領域５１
ａにはデ−タ転送用トランジスタのゲ−ト電極が設けら
れ、Ｎ型チャネル周辺回路領域５１ｂ、Ｐ型チャネル周
辺回路領域５１ｃには図示せぬ駆動用のトランジスタの
ゲ−ト電極が設けられる。
【００４７】この後、メモリセル領域５１ａにおけるＰ
型シリコン基板３１にはデ−タ転送用のトランジスタ３
６のソ−ス・ドレイン領域のＮ- 型拡散層５６が形成さ
れる。Ｎ型チャネル周辺回路領域５１ｂにおけるＰ型シ
リコン基板３１にはソ−ス・ドレイン領域のＮ+ 型拡散
層５７が形成される。Ｐチャネル周辺回路領域５１ｃに
おけるＰ型シリコン基板３１にはソ−ス・ドレイン領域
のＰ+ 型拡散層５８が形成される。
型シリコン基板３１にはデ−タ転送用のトランジスタ３
６のソ−ス・ドレイン領域のＮ- 型拡散層５６が形成さ
れる。Ｎ型チャネル周辺回路領域５１ｂにおけるＰ型シ
リコン基板３１にはソ−ス・ドレイン領域のＮ+ 型拡散
層５７が形成される。Ｐチャネル周辺回路領域５１ｃに
おけるＰ型シリコン基板３１にはソ−ス・ドレイン領域
のＰ+ 型拡散層５８が形成される。
【００４８】次に、第１のコンタクトホ−ル３９ａ形成
後、図示せぬレジストをマスクとしてポリシリコン膜４
０及び層間絶縁膜３９がエッチングされる。これによ
り、Ｎ型チャネル周辺回路領域５１ｂ及びＰ型チャネル
周辺回路領域５１ｃそれぞれにおける層間絶縁膜３９に
は前記Ｎ+ 型拡散層５７及びＰ+ 型拡散層５８それぞれ
の上に位置する第２及び第３のコンタクトホ−ル３９
ｂ、３９ｃが設けられる。
後、図示せぬレジストをマスクとしてポリシリコン膜４
０及び層間絶縁膜３９がエッチングされる。これによ
り、Ｎ型チャネル周辺回路領域５１ｂ及びＰ型チャネル
周辺回路領域５１ｃそれぞれにおける層間絶縁膜３９に
は前記Ｎ+ 型拡散層５７及びＰ+ 型拡散層５８それぞれ
の上に位置する第２及び第３のコンタクトホ−ル３９
ｂ、３９ｃが設けられる。
【００４９】この後、前記第２、第３のコンタクトホ−
ル３９ｂ、３９ｃの内及びポリシリコン膜４０の上には
上層がＴｉＮ、下層がＴｉからなる積層膜４４が形成さ
れる。次に、第２及び第３のコンタクトホ−ル３９ｂ、
３９ｃそれぞれの底部において図示せぬＴｉＳｉ2 膜が
形成される。
ル３９ｂ、３９ｃの内及びポリシリコン膜４０の上には
上層がＴｉＮ、下層がＴｉからなる積層膜４４が形成さ
れる。次に、第２及び第３のコンタクトホ−ル３９ｂ、
３９ｃそれぞれの底部において図示せぬＴｉＳｉ2 膜が
形成される。
【００５０】次に、第２、第３のコンタクトホ−ル３９
ｂ、３９ｃ内は、埋込み材４５により埋め込まれる。上
記第４の実施例によれば、第１の実施例と同様の効果を
得ることができる。
ｂ、３９ｃ内は、埋込み材４５により埋め込まれる。上
記第４の実施例によれば、第１の実施例と同様の効果を
得ることができる。
【００５１】また、ソ−ス・ドレイン領域のＮ+ 型拡散
層５７とソ−ス・ドレイン領域のＰ+ 型拡散層５８とを
下層がＴｉからなる積層膜４４を介して接続している。
このため、前記Ｎ+ 型拡散層５７のＮ+ 型不純物とＰ+
型拡散層５８のＰ+ 型不純物とが相互拡散されることが
ない。
層５７とソ−ス・ドレイン領域のＰ+ 型拡散層５８とを
下層がＴｉからなる積層膜４４を介して接続している。
このため、前記Ｎ+ 型拡散層５７のＮ+ 型不純物とＰ+
型拡散層５８のＰ+ 型不純物とが相互拡散されることが
ない。
【００５２】すなわち、前述した第１の従来の半導体装
置をＣＭＯＳのＤＲＡＭに応用した場合、つまり、ポリ
シリコン膜とＷＳｉ膜のポリサイド配線でＮ+ 拡散層５
７とＰ+ 拡散層５８を繋げた場合、ポリサイド配線を介
して相互拡散が生じ、コンタクト抵抗が上昇するという
問題が生ずる。しかし、上記実施例では、このような問
題が生ずることがない。ここでいう相互拡散とは、後の
アニ−ル工程で、Ｎ+拡散層５７中のＮ型不純物がポリ
サイド中を通りＰ+ 拡散層５８まで拡散し、また、逆
に、Ｐ+ 拡散層５８中のＰ型不純物がポリサイド中を通
りＮ+ 拡散層５７まで拡散する現象のことである。ま
た、Ｎ+ 拡散層とＰ+ 拡散層の直接接続は微細化にとっ
て有効な手段であり、周辺回路領域においても、集積度
が高く素子が微細化されている部分、例えば図１４に示
すようなＣＭＯＳセンスアンプに、この発明は特に有効
である。図１４に示す参照符号６２はワ−ド線を示して
おり、参照符号６３、６４はビット線を示しており、参
照符号６５はメモリセルを示しており、参照符号６６、
６７はＩ／Ｏ線を示している。
置をＣＭＯＳのＤＲＡＭに応用した場合、つまり、ポリ
シリコン膜とＷＳｉ膜のポリサイド配線でＮ+ 拡散層５
７とＰ+ 拡散層５８を繋げた場合、ポリサイド配線を介
して相互拡散が生じ、コンタクト抵抗が上昇するという
問題が生ずる。しかし、上記実施例では、このような問
題が生ずることがない。ここでいう相互拡散とは、後の
アニ−ル工程で、Ｎ+拡散層５７中のＮ型不純物がポリ
サイド中を通りＰ+ 拡散層５８まで拡散し、また、逆
に、Ｐ+ 拡散層５８中のＰ型不純物がポリサイド中を通
りＮ+ 拡散層５７まで拡散する現象のことである。ま
た、Ｎ+ 拡散層とＰ+ 拡散層の直接接続は微細化にとっ
て有効な手段であり、周辺回路領域においても、集積度
が高く素子が微細化されている部分、例えば図１４に示
すようなＣＭＯＳセンスアンプに、この発明は特に有効
である。図１４に示す参照符号６２はワ−ド線を示して
おり、参照符号６３、６４はビット線を示しており、参
照符号６５はメモリセルを示しており、参照符号６６、
６７はＩ／Ｏ線を示している。
【００５３】尚、上記第４の実施例では、ポリシリコン
膜４０及び層間絶縁膜３９に第２、第３のコンタクトホ
−ル３９ｂ、３９ｃを設け、これらコンタクトホ−ル３
９ｂ、３９ｃの内及びポリシリコン膜４０の上に積層膜
４４を設けた後、前記第２、第３のコンタクトホ−ル３
９ｂ、３９ｃを埋込み材４５により埋め込んでいるが、
ポリシリコン膜４０の上に例えばＷＳｉ2 膜を設け、こ
のＷＳｉ2 膜、ポリシリコン膜４０及び層間絶縁膜３９
に第２、第３のコンタクトホ−ル３９ｂ、３９ｃを設
け、これらコンタクトホ−ル３９ｂ、３９ｃの内及び前
記ＷＳｉ2 膜の上に積層膜４４を設けた後、前記第２、
第３のコンタクトホ−ル３９ｂ、３９ｃを埋込み材４５
により埋込み、露出している積層膜４４を除去すること
も可能である。
膜４０及び層間絶縁膜３９に第２、第３のコンタクトホ
−ル３９ｂ、３９ｃを設け、これらコンタクトホ−ル３
９ｂ、３９ｃの内及びポリシリコン膜４０の上に積層膜
４４を設けた後、前記第２、第３のコンタクトホ−ル３
９ｂ、３９ｃを埋込み材４５により埋め込んでいるが、
ポリシリコン膜４０の上に例えばＷＳｉ2 膜を設け、こ
のＷＳｉ2 膜、ポリシリコン膜４０及び層間絶縁膜３９
に第２、第３のコンタクトホ−ル３９ｂ、３９ｃを設
け、これらコンタクトホ−ル３９ｂ、３９ｃの内及び前
記ＷＳｉ2 膜の上に積層膜４４を設けた後、前記第２、
第３のコンタクトホ−ル３９ｂ、３９ｃを埋込み材４５
により埋込み、露出している積層膜４４を除去すること
も可能である。
【００５４】図１、図２及び図９乃至図１２は、この発
明の第５の実施例による半導体装置の製造方法を示す断
面図であり、第１の実施例と同一部分には同一符号を付
し、異なる部分について説明する。
明の第５の実施例による半導体装置の製造方法を示す断
面図であり、第１の実施例と同一部分には同一符号を付
し、異なる部分について説明する。
【００５５】図９に示すように、ポリシリコン膜４０の
上にはスパッタ法により厚さが２０００オングストロ−
ム程度のＷＳｉ2 膜６１が形成される。この後、このＷ
Ｓｉ2 膜６１は例えば８００〜９５０℃程度の比較的高
温でアニ−ルが行われる。これにより、前記ＷＳｉ2 膜
６１は安定化され、拡散層３５、３７、４２は活性化さ
れる。
上にはスパッタ法により厚さが２０００オングストロ−
ム程度のＷＳｉ2 膜６１が形成される。この後、このＷ
Ｓｉ2 膜６１は例えば８００〜９５０℃程度の比較的高
温でアニ−ルが行われる。これにより、前記ＷＳｉ2 膜
６１は安定化され、拡散層３５、３７、４２は活性化さ
れる。
【００５６】次に、図１０に示すように、前記ＷＳｉ2
膜６１の上には図示せぬレジストが塗布され、このレジ
ストにはリソグラフィ技術によりコンタクトホ−ルのマ
スクパタ−ンが形成される。この後、前記レジストをマ
スクとしてＷＳｉ2 膜６１、ポリシリコン膜４０及び層
間絶縁膜３９が順次エッチングされることにより、周辺
回路領域３１ｂにおける層間絶縁膜３９にはソ−ス・ド
レイン領域の拡散層３７の上に位置する第２のコンタク
トホ−ル３９ｂが設けられる。
膜６１の上には図示せぬレジストが塗布され、このレジ
ストにはリソグラフィ技術によりコンタクトホ−ルのマ
スクパタ−ンが形成される。この後、前記レジストをマ
スクとしてＷＳｉ2 膜６１、ポリシリコン膜４０及び層
間絶縁膜３９が順次エッチングされることにより、周辺
回路領域３１ｂにおける層間絶縁膜３９にはソ−ス・ド
レイン領域の拡散層３７の上に位置する第２のコンタク
トホ−ル３９ｂが設けられる。
【００５７】この後、図１１に示すように、前記レジス
トは除去され、前記第２のコンタクトホ−ル３９ｂの内
及びＷＳｉ2 膜６１の上にはスパッタ法により上層がＴ
ｉＮ、下層がＴｉからなる積層膜４４が形成される。次
に、アニ−ルにより、第２のコンタクトホ−ル３９ｂの
底部においてＴｉＳｉ2 膜が形成される。この後、第２
のコンタクトホ−ル３９ｂ内は、埋込み材４５によりエ
ッチバック法を用いて埋め込まれる。
トは除去され、前記第２のコンタクトホ−ル３９ｂの内
及びＷＳｉ2 膜６１の上にはスパッタ法により上層がＴ
ｉＮ、下層がＴｉからなる積層膜４４が形成される。次
に、アニ−ルにより、第２のコンタクトホ−ル３９ｂの
底部においてＴｉＳｉ2 膜が形成される。この後、第２
のコンタクトホ−ル３９ｂ内は、埋込み材４５によりエ
ッチバック法を用いて埋め込まれる。
【００５８】次に、図１２に示すように、露出している
積層膜４４は除去され、前記ＷＳｉ2 膜６１とポリシリ
コン膜４０とはリソグラフィ法及びＲＩＥ法により同時
にパタ−ニングされる。これにより、メモリセル領域３
１ａにはＷＳｉ2 膜６１とポリシリコン膜４０とからな
るビット線４６が形成される。
積層膜４４は除去され、前記ＷＳｉ2 膜６１とポリシリ
コン膜４０とはリソグラフィ法及びＲＩＥ法により同時
にパタ−ニングされる。これにより、メモリセル領域３
１ａにはＷＳｉ2 膜６１とポリシリコン膜４０とからな
るビット線４６が形成される。
【００５９】上記第５の実施例においても第１の実施例
と同様の効果を得ることができる。尚、上記第５の実施
例では、露出している積層膜４４を除去した後、ＷＳｉ
2膜６１とポリシリコン膜４０とをパタ−ニングしてい
るが、露出している積層膜４４を除去せず、積層膜４
４、ＷＳｉ2 膜６１、ポリシリコン膜４０を同時にパタ
−ニングすることも可能である。
と同様の効果を得ることができる。尚、上記第５の実施
例では、露出している積層膜４４を除去した後、ＷＳｉ
2膜６１とポリシリコン膜４０とをパタ−ニングしてい
るが、露出している積層膜４４を除去せず、積層膜４
４、ＷＳｉ2 膜６１、ポリシリコン膜４０を同時にパタ
−ニングすることも可能である。
【００６０】図１３は、この発明の第６の実施例による
半導体装置を示す断面図であり、図７と同一部分には同
一符号を付し、第３の実施例と異なる部分についてのみ
説明する。
半導体装置を示す断面図であり、図７と同一部分には同
一符号を付し、第３の実施例と異なる部分についてのみ
説明する。
【００６１】先ず、Ｐ型シリコン基板３１にはＰウェル
領域４９及びＮウェル領域５０が形成される。次に、Ｐ
型シリコン基板３１の表面には第１及び第２の素子分離
酸化膜３２ａ、３２ｂが設けられ、この第１の素子分離
酸化膜３２ａによりＰ型シリコン基板３１の表面はメモ
リセル領域３１ａと周辺回路領域３１ｂとに分離され
る。
領域４９及びＮウェル領域５０が形成される。次に、Ｐ
型シリコン基板３１の表面には第１及び第２の素子分離
酸化膜３２ａ、３２ｂが設けられ、この第１の素子分離
酸化膜３２ａによりＰ型シリコン基板３１の表面はメモ
リセル領域３１ａと周辺回路領域３１ｂとに分離され
る。
【００６２】この後、前記Ｐウェル領域４９にはＮ型拡
散層３５、３７が形成され、前記Ｎウェル領域５０には
Ｐ型拡散層５８が形成される。次に、絶縁膜３８、Ｐ型
シリコン基板３１及び素子分離酸化膜３２ａ、３２ｂの
上には第１の層間絶縁膜３９が設けられる。この後、こ
の層間絶縁膜３９には第１のコンタクトホ−ル３９ａが
設けられる。次に、このコンタクトホ−ル３９ａの内及
び第１の層間絶縁膜３９の上にはポリシリコン膜４０が
堆積される。
散層３５、３７が形成され、前記Ｎウェル領域５０には
Ｐ型拡散層５８が形成される。次に、絶縁膜３８、Ｐ型
シリコン基板３１及び素子分離酸化膜３２ａ、３２ｂの
上には第１の層間絶縁膜３９が設けられる。この後、こ
の層間絶縁膜３９には第１のコンタクトホ−ル３９ａが
設けられる。次に、このコンタクトホ−ル３９ａの内及
び第１の層間絶縁膜３９の上にはポリシリコン膜４０が
堆積される。
【００６３】この後、ポリシリコン膜４０の上には図示
せぬレジスト膜が設けられ、このレジスト膜をマスクと
して、前記ポリシリコン膜４０はエッチングされる。次
に、前記レジスト膜をマスクとして、第１の層間絶縁膜
３９はＲＩＥによりエッチングされる。これによって、
周辺回路領域３１ｂにおける第１の層間絶縁膜３９には
第２、第３のコンタクトホ−ル３９ｂ、３９ｃおよび図
示せぬ第４のコンタクトホ−ルが設けられる。第２のコ
ンタクトホ−ル３９ｂはＮ型拡散層３７の上に位置して
おり、第３のコンタクトホ−ル３９ｃはＰ型拡散層５８
の上に位置している。第４のコンタクトホ−ルは図示せ
ぬゲ−ト電極上に位置している。
せぬレジスト膜が設けられ、このレジスト膜をマスクと
して、前記ポリシリコン膜４０はエッチングされる。次
に、前記レジスト膜をマスクとして、第１の層間絶縁膜
３９はＲＩＥによりエッチングされる。これによって、
周辺回路領域３１ｂにおける第１の層間絶縁膜３９には
第２、第３のコンタクトホ−ル３９ｂ、３９ｃおよび図
示せぬ第４のコンタクトホ−ルが設けられる。第２のコ
ンタクトホ−ル３９ｂはＮ型拡散層３７の上に位置して
おり、第３のコンタクトホ−ル３９ｃはＰ型拡散層５８
の上に位置している。第４のコンタクトホ−ルは図示せ
ぬゲ−ト電極上に位置している。
【００６４】次に、前記レジスト膜は除去される。この
後、第２、第３のコンタクトホ−ル３９ｂ、３９ｃの内
およびポリシリコン膜４０の上にはスパッタ法により上
層がＴｉＮ、下層がＴｉからなる積層膜４４が形成され
る。次に、第２及び第３のコンタクトホ−ル３９ｂ、３
９ｃそれぞれの底部においてＴｉＳｉ2 膜が形成された
後、積層膜４４の上にはＷ等の金属膜４７が設けられ
る。この後、金属膜４７、積層膜４４及びポリシリコン
膜４０はパタ−ニングされる。これにより、メモリセル
領域３１ａには金属膜４７、積層膜４４及びポリシリコ
ン膜４０からなるビット線４６が形成され、周辺回路領
域３１ｂには金属膜４７、積層膜４４及びポリシリコン
膜４０からなるビット線レベルの配線層４８が形成され
る。
後、第２、第３のコンタクトホ−ル３９ｂ、３９ｃの内
およびポリシリコン膜４０の上にはスパッタ法により上
層がＴｉＮ、下層がＴｉからなる積層膜４４が形成され
る。次に、第２及び第３のコンタクトホ−ル３９ｂ、３
９ｃそれぞれの底部においてＴｉＳｉ2 膜が形成された
後、積層膜４４の上にはＷ等の金属膜４７が設けられ
る。この後、金属膜４７、積層膜４４及びポリシリコン
膜４０はパタ−ニングされる。これにより、メモリセル
領域３１ａには金属膜４７、積層膜４４及びポリシリコ
ン膜４０からなるビット線４６が形成され、周辺回路領
域３１ｂには金属膜４７、積層膜４４及びポリシリコン
膜４０からなるビット線レベルの配線層４８が形成され
る。
【００６５】この後、前記金属膜４７及び第１の層間絶
縁膜３９の上には第２の層間絶縁膜７１が堆積される。
次に、この層間絶縁膜７１には第５及び第６のコンタク
トホ−ル７１ａ、７１ｂが設けられ、これらコンタクト
ホ−ル７１ａ、７１ｂはビット線レベルの配線層４８の
上に位置している。この後、第５、第６のコンタクトホ
−ル７１ａ、７１ｂ内および第２の層間絶縁膜７１の上
には上層がＴｉＮ、下層がＴｉからなる図示せぬ積層膜
が形成され、この積層膜の上にはＡｌ合金膜が形成され
る。次に、このＡｌ合金膜及び前記積層膜はパタ−ニン
グされ、第１のＡｌ配線７２が形成される。この後、第
１のＡｌ配線７２及び第２の層間絶縁膜７１の上には第
３の層間絶縁膜７３が堆積される。次に、この層間絶縁
膜７３には第７のコンタクトホ−ル７３ａが設けられ、
このコンタクトホ−ル７３ａは第１のＡｌ配線７２の上
に位置している。この後、第７のコンタクトホ−ル７３
ａの内および第３の層間絶縁膜７３の上には第２のＡｌ
配線７４が形成される。
縁膜３９の上には第２の層間絶縁膜７１が堆積される。
次に、この層間絶縁膜７１には第５及び第６のコンタク
トホ−ル７１ａ、７１ｂが設けられ、これらコンタクト
ホ−ル７１ａ、７１ｂはビット線レベルの配線層４８の
上に位置している。この後、第５、第６のコンタクトホ
−ル７１ａ、７１ｂ内および第２の層間絶縁膜７１の上
には上層がＴｉＮ、下層がＴｉからなる図示せぬ積層膜
が形成され、この積層膜の上にはＡｌ合金膜が形成され
る。次に、このＡｌ合金膜及び前記積層膜はパタ−ニン
グされ、第１のＡｌ配線７２が形成される。この後、第
１のＡｌ配線７２及び第２の層間絶縁膜７１の上には第
３の層間絶縁膜７３が堆積される。次に、この層間絶縁
膜７３には第７のコンタクトホ−ル７３ａが設けられ、
このコンタクトホ−ル７３ａは第１のＡｌ配線７２の上
に位置している。この後、第７のコンタクトホ−ル７３
ａの内および第３の層間絶縁膜７３の上には第２のＡｌ
配線７４が形成される。
【００６６】上記第６の実施例においても第３の実施例
と同様の効果を得ることができる。また、第１のＡｌ配
線７２をＮ型拡散層３７及びＰ型拡散層５８に電気的に
接続するには、第１及び第２の層間絶縁膜３９、７１に
コンタクトホ−ルを形成することによりＮ型拡散層３７
及びＰ型拡散層５８それぞれに第１のＡｌ配線７２を直
接接続することも考えられる。このように直接接続する
と、前記コンタクトホ−ルの深さが深くなるため、この
コンタクトホ−ル内で第１のＡｌ配線７２の断線が生じ
ることがある。しかし、この実施例では、このような深
いコンタクトホ−ルを形成することなく前記拡散層３
７、５８に前記配線７２を接続しているため、従来技術
のような深いコンタクトホ−ル内における配線に断線が
生じるという問題が発生することがない。
と同様の効果を得ることができる。また、第１のＡｌ配
線７２をＮ型拡散層３７及びＰ型拡散層５８に電気的に
接続するには、第１及び第２の層間絶縁膜３９、７１に
コンタクトホ−ルを形成することによりＮ型拡散層３７
及びＰ型拡散層５８それぞれに第１のＡｌ配線７２を直
接接続することも考えられる。このように直接接続する
と、前記コンタクトホ−ルの深さが深くなるため、この
コンタクトホ−ル内で第１のＡｌ配線７２の断線が生じ
ることがある。しかし、この実施例では、このような深
いコンタクトホ−ルを形成することなく前記拡散層３
７、５８に前記配線７２を接続しているため、従来技術
のような深いコンタクトホ−ル内における配線に断線が
生じるという問題が発生することがない。
【００６７】すなわち、この実施例では、第１の層間絶
縁膜３９に第２、第３のコンタクトホ−ル３９ｂ、３９
ｃを設け、これらコンタクトホ−ル３９ｂ、３９ｃ内に
おいてＮ型拡散層３７及びＰ型拡散層５８それぞれにビ
ット線レベルの配線層４８を接続し、この配線層４８を
第１の層間絶縁膜３９の上に引き出している。したがっ
て、第２の層間絶縁膜７１に第６のコンタクトホ−ル７
１ｂを設け、このコンタクトホ−ル７１ｂ内において前
記配線層４８に第１のＡｌ配線７２を接続する。これに
より、深さが深いコンタクトホ−ルを形成しなくても前
記拡散層３７、５８に前記配線７２を接続することがで
きるため、従来技術のような深いコンタクトホ−ル内に
おける配線に断線が生じるという問題が発生することが
ない。
縁膜３９に第２、第３のコンタクトホ−ル３９ｂ、３９
ｃを設け、これらコンタクトホ−ル３９ｂ、３９ｃ内に
おいてＮ型拡散層３７及びＰ型拡散層５８それぞれにビ
ット線レベルの配線層４８を接続し、この配線層４８を
第１の層間絶縁膜３９の上に引き出している。したがっ
て、第２の層間絶縁膜７１に第６のコンタクトホ−ル７
１ｂを設け、このコンタクトホ−ル７１ｂ内において前
記配線層４８に第１のＡｌ配線７２を接続する。これに
より、深さが深いコンタクトホ−ルを形成しなくても前
記拡散層３７、５８に前記配線７２を接続することがで
きるため、従来技術のような深いコンタクトホ−ル内に
おける配線に断線が生じるという問題が発生することが
ない。
【００６８】また、深いコンタクトホ−ル内において配
線が断線することを防止する別の手段としては、コンタ
クトホ−ル内を導電層によって埋め込み、この導電層の
上に第１のＡｌ配線７２を形成する方法が考えられる。
この場合の埋め込み方法としては、工程数の少ないＷの
選択成長技術を適用することが考えられる。しかし、こ
の方法は、複数のコンタクトホ−ルがある場合、これら
コンタクトホ−ルそれぞれの深さが均一でなければ適用
できない。即ち、Ｗの選択成長技術では、深さが異なる
コンタクトホ−ル内を平坦且つ均一に埋め込むことがで
きない。したがって、従来技術のように、第１及び第２
の層間絶縁膜３９、７１に深いコンタクトホ−ルが形成
され、第２の層間絶縁膜７１に浅いコンタクトホ−ル７
１ａが形成されるような場合は、上記の方法を適用でき
ない。このため、このような深さが異なるコンタクトホ
−ル内を埋め込む場合にはエッチバック法を用いるしか
ないが、このエッチバック法はＷの選択成長技術に比べ
て工程数が多いという問題がある。このエッチバック法
とは、コンタクトホ−ル内及び第２の層間絶縁膜７１上
に埋込み材を堆積した後、この埋込み材をエッチバック
することにより平坦且つ均一にコンタクトホ−ル内を埋
め込むものである。
線が断線することを防止する別の手段としては、コンタ
クトホ−ル内を導電層によって埋め込み、この導電層の
上に第１のＡｌ配線７２を形成する方法が考えられる。
この場合の埋め込み方法としては、工程数の少ないＷの
選択成長技術を適用することが考えられる。しかし、こ
の方法は、複数のコンタクトホ−ルがある場合、これら
コンタクトホ−ルそれぞれの深さが均一でなければ適用
できない。即ち、Ｗの選択成長技術では、深さが異なる
コンタクトホ−ル内を平坦且つ均一に埋め込むことがで
きない。したがって、従来技術のように、第１及び第２
の層間絶縁膜３９、７１に深いコンタクトホ−ルが形成
され、第２の層間絶縁膜７１に浅いコンタクトホ−ル７
１ａが形成されるような場合は、上記の方法を適用でき
ない。このため、このような深さが異なるコンタクトホ
−ル内を埋め込む場合にはエッチバック法を用いるしか
ないが、このエッチバック法はＷの選択成長技術に比べ
て工程数が多いという問題がある。このエッチバック法
とは、コンタクトホ−ル内及び第２の層間絶縁膜７１上
に埋込み材を堆積した後、この埋込み材をエッチバック
することにより平坦且つ均一にコンタクトホ−ル内を埋
め込むものである。
【００６９】しかし、上記実施例では、エッチバック法
により深いコンタクトホ−ルを埋め込むことなく、コン
タクトホ−ル内における断線の発生を防止することがで
きる。さらに、コンタクトホ−ル７１ａ、７１ｂ内を埋
め込む場合においても、工程数の少ないＷの選択成長技
術を用いることが可能となる。これは、第２の層間絶縁
膜７１において深さが同一のコンタクトホ−ル７１ａ、
７１ｂを形成しているためである。
により深いコンタクトホ−ルを埋め込むことなく、コン
タクトホ−ル内における断線の発生を防止することがで
きる。さらに、コンタクトホ−ル７１ａ、７１ｂ内を埋
め込む場合においても、工程数の少ないＷの選択成長技
術を用いることが可能となる。これは、第２の層間絶縁
膜７１において深さが同一のコンタクトホ−ル７１ａ、
７１ｂを形成しているためである。
【００７０】
【発明の効果】以上説明したようにこの発明によれば、
第１のコンタクトホ−ルにおいては半導体基板と半導体
膜とを接触させ、第２のコンタクトホ−ルにおいては半
導体基板と少なくとも金属を含む膜とを接触させてい
る。したがって、メモリセル領域におけるＰＮジャンク
ション不良の発生率を低くできるとともに、周辺回路領
域におけるコンタクト抵抗を充分に低くすることができ
る。
第１のコンタクトホ−ルにおいては半導体基板と半導体
膜とを接触させ、第２のコンタクトホ−ルにおいては半
導体基板と少なくとも金属を含む膜とを接触させてい
る。したがって、メモリセル領域におけるＰＮジャンク
ション不良の発生率を低くできるとともに、周辺回路領
域におけるコンタクト抵抗を充分に低くすることができ
る。
【図１】この発明の第１又は第５の実施例による半導体
装置の製造方法を示す断面図。
装置の製造方法を示す断面図。
【図２】この発明の第１又は第５の実施例による半導体
装置の製造方法を示すものであり、図１の次の工程を示
す断面図。
装置の製造方法を示すものであり、図１の次の工程を示
す断面図。
【図３】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、図２の次の工程を示す断面
図。
造方法を示すものであり、図２の次の工程を示す断面
図。
【図４】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、図３の次の工程を示す断面
図。
造方法を示すものであり、図３の次の工程を示す断面
図。
【図５】この発明の第１の実施例による半導体装置の製
造方法を示すものであり、図４の次の工程を示す断面
図。
造方法を示すものであり、図４の次の工程を示す断面
図。
【図６】この発明の第２の実施例による半導体装置を示
す断面図。
す断面図。
【図７】この発明の第３の実施例による半導体装置を示
す断面図。
す断面図。
【図８】この発明の第４の実施例による半導体装置を示
す断面図。
す断面図。
【図９】この発明の第５の実施例による半導体装置の製
造方法を示すものであり、図２の次の工程を示す断面
図。
造方法を示すものであり、図２の次の工程を示す断面
図。
【図１０】この発明の第５の実施例による半導体装置の
製造方法を示すものであり、図９の次の工程を示す断面
図。
製造方法を示すものであり、図９の次の工程を示す断面
図。
【図１１】この発明の第５の実施例による半導体装置の
製造方法を示すものであり、図１０の次の工程を示す断
面図。
製造方法を示すものであり、図１０の次の工程を示す断
面図。
【図１２】この発明の第５の実施例による半導体装置の
製造方法を示すものであり、図１１の次の工程を示す断
面図。
製造方法を示すものであり、図１１の次の工程を示す断
面図。
【図１３】この発明の第６の実施例による半導体装置を
示す断面図。
示す断面図。
【図１４】メモリセル領域のＣＭＯＳセンスアンプを示
す回路図。
す回路図。
【図１５】第１の従来の半導体装置の製造方法を示す断
面図。
面図。
【図１６】第１の従来の半導体装置の製造方法を示すも
のであり、図１５の次の工程を示す断面図。
のであり、図１５の次の工程を示す断面図。
【図１７】第１の従来の半導体装置の製造方法を示すも
のであり、図１６の次の工程を示す断面図。
のであり、図１６の次の工程を示す断面図。
【図１８】第２の従来の半導体装置の製造方法を示す断
面図。
面図。
【図１９】第２の従来の半導体装置の製造方法を示すも
のであり、図１８の次の工程を示す断面図。
のであり、図１８の次の工程を示す断面図。
【図２０】第３の従来の半導体装置を示す断面図。
31…Ｐ型シリコン基板、31a …メモリセル領域、31b …
周辺回路領域、32…素子分離酸化膜、33…ゲ−ト絶縁
膜、34…ゲ−ト電極、35…デ−タ転送用のトランジスタ
のソ−ス・ドレイン領域の拡散層（Ｎ型拡散層）、36…
デ−タ転送用のトランジスタ、37…駆動用のトランジス
タのソ−ス・ドレイン領域の拡散層（Ｎ型拡散層）、38
…絶縁膜、39…層間絶縁膜、39a …第１のコンタクトホ
−ル、39b…第２のコンタクトホ−ル、39c …第３のコ
ンタクトホ−ル、40…ポリシリコン膜、40a …段差、41
…Ｎ型不純物、42…Ｎ型拡散層、43…レジスト、43a …
マスクパタ−ン、44…積層膜、45…埋込み材、46…ビッ
ト線、47…金属膜、51a …メモリセル領域、51b …Ｎ型
チャネル周辺回路領域、51c …Ｐ型チャネル周辺回路領
域、52…Ｐウェル領域、53…Ｎウェル領域、54…第１の
素子分離酸化膜、55…第２の素子分離酸化膜、56…Ｎ-
型拡散層、57…ソ−ス・ドレイン領域のＮ+ 型拡散層、
58…ソ−ス・ドレイン領域のＰ+ 型拡散層（Ｐ型拡散
層）、61…ＷＳｉ2 膜、62…ワ−ド線、63、64…ビット
線、65…メモリセル、66、67…Ｉ／Ｏ線。
周辺回路領域、32…素子分離酸化膜、33…ゲ−ト絶縁
膜、34…ゲ−ト電極、35…デ−タ転送用のトランジスタ
のソ−ス・ドレイン領域の拡散層（Ｎ型拡散層）、36…
デ−タ転送用のトランジスタ、37…駆動用のトランジス
タのソ−ス・ドレイン領域の拡散層（Ｎ型拡散層）、38
…絶縁膜、39…層間絶縁膜、39a …第１のコンタクトホ
−ル、39b…第２のコンタクトホ−ル、39c …第３のコ
ンタクトホ−ル、40…ポリシリコン膜、40a …段差、41
…Ｎ型不純物、42…Ｎ型拡散層、43…レジスト、43a …
マスクパタ−ン、44…積層膜、45…埋込み材、46…ビッ
ト線、47…金属膜、51a …メモリセル領域、51b …Ｎ型
チャネル周辺回路領域、51c …Ｐ型チャネル周辺回路領
域、52…Ｐウェル領域、53…Ｎウェル領域、54…第１の
素子分離酸化膜、55…第２の素子分離酸化膜、56…Ｎ-
型拡散層、57…ソ−ス・ドレイン領域のＮ+ 型拡散層、
58…ソ−ス・ドレイン領域のＰ+ 型拡散層（Ｐ型拡散
層）、61…ＷＳｉ2 膜、62…ワ−ド線、63、64…ビット
線、65…メモリセル、66、67…Ｉ／Ｏ線。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−335569（ＪＰ，Ａ) 特開 平３−280467（ＪＰ，Ａ) 特開 昭60−262662（ＪＰ，Ａ) 特開 平４−134859（ＪＰ，Ａ) 特開 平２−186625（ＪＰ，Ａ) 特開 昭61−131558（ＪＰ，Ａ) 特開 平２−110933（ＪＰ，Ａ) 特開 昭63−260065（ＪＰ，Ａ) 特開 平５−13434（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/28 301 H01L 21/768 H01L 21/8242
Claims (14)
- 【請求項１】 半導体基板のメモリセル領域内に形成さ
れた第１の拡散層と、 前記半導体基板上に形成された絶縁膜と、 前記絶縁膜に形成され、前記第１の拡散層を露出する第
１のコンタクトホールと、 少なくとも前記第１のコンタクトホール内に形成された
半導体膜と、 前記半導体基板の周辺回路領域内に形成された第２の拡
散層と、 前記絶縁膜に形成され、前記第２の拡散層を露出する第
２のコンタクトホールと、 前記第２のコンタクトホ−ル内と前記絶縁膜上および前
記半導体膜上に設けられ、前記第２のコンタクトホール
底部および前記半導体膜上にチタンシリサイド膜が形成
された、上層が窒化チタンで下層がチタンからなる積層
膜とを具備することを特徴とする半導体装置。 - 【請求項２】 前記第２の拡散層の不純物濃度は、前記
第１の拡散層のそれより高いことを特徴とする請求項１
記載の半導体装置。 - 【請求項３】 前記第１のコンタクトホ−ルは、前記半
導体膜によって埋め込まれていることを特徴とする請求
項１記載の半導体装置。 - 【請求項４】 前記第２のコンタクトホ−ルの近傍にお
いて、前記絶縁膜と前記半導体膜とによる段差が設けら
れていることを特徴とする請求項１記載の半導体装置。 - 【請求項５】 前記第２のコンタクトホ−ルは、埋め込
まれていることを特徴とする請求項１記載の半導体装
置。 - 【請求項６】 半導体基板のメモリセル領域に第１の拡
散層を形成し、周辺回路領域に第２の拡散層を形成する
工程と、 前記半導体基板の上に絶縁膜を形成する工程と、 前記絶縁膜に、前記第１の拡散層を露出する第１のコン
タクトホ−ルを設ける工程と、 少なくとも前記第１のコンタクトホ−ル内に半導体膜を
設ける工程と、 前記半導体膜および前記絶縁膜に、前記第２の拡散層を
露出する第２のコンタクトホ−ルを設ける工程と、 前記第２のコンタクトホ−ル内と前記絶縁膜上および前
記半導体膜上に前記第２のコンタクトホール底部および
前記半導体膜上にチタンシリサイド膜が形成された、上
層が窒化チタンで下層がチタンからなる積層膜を設ける
工程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項７】 前記第１のコンタクトホ−ル内に半導体
膜を設ける工程においては、前記半導体膜を設けた後に
高温で熱処理する工程をさらに含むことを特徴とする請
求項６記載の半導体装置の製造方法。 - 【請求項８】 前記第２のコンタクトホ−ル内および前
記絶縁膜と前記半導体膜の上に前記積層膜を設ける工程
においては、前記積層膜を設けた後に低温で熱処理する
工程をさらに含むことを特徴とする請求項６記載の半導
体装置の製造方法。 - 【請求項９】 メモリセル領域と周辺回路領域とを有す
る半導体基板と、 前記メモリセル領域における前記半導体基板の表面に形
成された第１のＭＯＳＦＥＴの第１導電型の拡散層と、 前記周辺回路領域における前記半導体基板の表面に形成
された第２のＭＯＳＦＥＴの第１導電型の拡散層と、 前記周辺回路領域における前記半導体基板の表面に形成
された第３のＭＯＳＦＥＴの第２導電型の拡散層と、 前記半導体基板の表面上に設けられた絶縁膜と、 前記絶縁膜に設けられ、前記第１のＭＯＳＦＥＴの第１
導電型の拡散層を露出する第１のコンタクトホ−ルと、 少なくとも前記第１のコンタクトホ−ル内に設けられた
半導体膜と、 前記絶縁膜に設けられ、前記第２のＭＯＳＦＥＴの第１
導電型の拡散層および前記第３のＭＯＳＦＥＴの第２導
電型の拡散層をそれぞれ露出する第２および第３のコン
タクトホ−ルと、 前記第２および第３のコンタクトホ−ルそれぞれの内部
と前記絶縁膜上および前記半導体膜上に設けられ、前記
第２および第３のコンタクトホール底部および 前記半導
体膜上にチタンシリサイド膜が形成された、上層が窒化
チタンで下層がチタンからなる積層膜とを具備すること
を特徴とする半導体装置。 - 【請求項１０】 前記第１のコンタクトホ−ルは、前記
第１のＭＯＳＦＥＴのゲ−ト電極に対して自己整合的に
形成されていることを特徴とする請求項９記載の半導体
装置。 - 【請求項１１】 前記第２のＭＯＳＦＥＴの第１導電型
の拡散層は、前記積層膜を介して前記第３のＭＯＳＦＥ
Ｔの第２導電型の拡散層と接続されていることを特徴と
する請求項９記載の半導体装置。 - 【請求項１２】 前記第２のＭＯＳＦＥＴの第１導電型
の拡散層は、前記積層膜と前記半導体膜とを介して前記
第３のＭＯＳＦＥＴの第２導電型の拡散層と接続されて
いることを特徴とする請求項９記載の半導体装置。 - 【請求項１３】 メモリセル領域および周辺回路領域そ
れぞれにおける半導体基板の表面に第１および第２のＭ
ＯＳＦＥＴの第１導電型の拡散層を形成する工程と、 前記周辺回路領域における前記半導体基板の表面に第３
のＭＯＳＦＥＴの第２導電型の拡散層を形成する工程
と、 前記半導体基板の表面上に絶縁膜を設ける工程と、 前記絶縁膜に、前記第１のＭＯＳＦＥＴの第１導電型の
拡散層を露出する第１のコンタクトホ−ルを設ける工程
と、 少なくとも前記第１のコンタクトホ−ル内に半導体膜を
設ける工程と、 前記半導体膜および前記絶縁膜に、前記第２のＭＯＳＦ
ＥＴの第１導電型の拡散層および前記第３のＭＯＳＦＥ
Ｔの第２導電型の拡散層それぞれを露出する第２および
第３のコンタクトホ−ルを設ける工程と、 前記第２および第３のコンタクトホ−ルそれぞれの内
部、前記絶縁膜上および前記半導体膜上に前記第２およ
び第３のコンタクトホール底部および前記半導体膜上に
チタンシリサイド膜が形成された、上層が窒化チタンで
下層がチタンからなる積層膜を設ける工程とを具備する
ことを特徴とする半導体装置の製造方法。 - 【請求項１４】 前記第１のＭＯＳＦＥＴの第１導電型
の拡散層の深さは、前記第２のＭＯＳＦＥＴの第１導電
型の拡散層の深さより深いことを特徴とする請求項９記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19252694A JP3197159B2 (ja) | 1993-10-12 | 1994-08-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25421793 | 1993-10-12 | ||
| JP5-254217 | 1993-10-12 | ||
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