TW448543B - High performance DRAM and method of manufacture - Google Patents

Description

經濟部智慧財產局員工消費合作社印製 485 43 A7 ___B7___ 五、發明說明（） 發明領域： 本發明係關於動態隨機存取記憶體，更特別的是關於一 種DRAM,其中在支持電路中之互補電晶體具有雙工作功 能閘極。 發明背景： 最近高科技DRAM包含一矽晶片，其中間區域置放記憶 體單元陣列，其被排列成行及列，而其邊緣區域則置放了 支持電路，用於讀進及讀出儲存於記憶體單元中之二位元 數字。在最近技術中，每一個記憶體單元中包含N通道金 屬氧化物半導體之場效應電晶體（N-MOSFET)，而支持電路 包含N-MOSFET及P-MOSFET,這些通常被稱爲互補金屬氧 化物半導體場效應電晶體（C-MOSFET)。在大部份先進DRAM 中，陣列電晶體及支持電晶體使用多晶矽（例如WS i X )閘， 其係形成對於所有電晶體皆相同之堆疊°這個方式是有 成本果效的，因爲能允許所有閘極同時被澱積及製作圖案， 而確保了製作之簡易及減少花費。堆疊典翌的是η型摻 雜多晶矽，Ρ〇 1 y c i d e ,及氮化矽間隔之序列層。然而這個 在DRAM性能上形成了限制，特別是對於在支持電路之P-MOSFET。在這個將在需要支持電路之加強性能時變得更 爲嚴重，以便能夠克服需要之增進效能。而且，DRAM技術 典型地想要減少陣列中單元大小，以允許更高密度及增加 生產量。減少陣列單元大小之最有效的方法係使用對記 億體單元之電晶體之源極/汲極區之無邊界接觸，（電晶體 之輸出典型地連接至dram之一位元線）。這個需要較厚 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------f---* t^i—·! — 訂-----I 1 I (請先閱讀背面之注意事項再填寫本頁) 4 4854 〇 A7 B7 i、發明說明（-) 的S i N間隔位於閘極堆疊之電氣導電部份之上。此種間 隔，在支持電路中亦被需要，加重了在蝕刻時線寬之控制， 這在裝置性能上有另一重要因素。 高性能邏輯電路，在另一方靣，典型地以η型及p型摻 雜多晶矽來製造，以分別作爲N-MOSFET及P-MOSFET之閘 極堆疊，其通常被描述爲雙工作-性能（work - funct i on)堆 疊。這些係以稱爲 Salicide(Sejf-a Signed sHicide, 自動對齊矽化物）之程序來製造，這些程序同時摻雜閘多 晶矽及矽基片以形成源極及汲極擴散區域。這種不需要 S 1 N間隔之方式造成較衧的線寬度控制。這個方式之缺點 是需要多餘的光罩。這會增加程序複雜度及可允許之熱 預算之減少，這是因爲P型雜質之高熱擴散常數（典型的 如硼）。這個因素限制了一般重流矽磷硼酸玻璃BPSG所 使用之退火過程，這是因爲在電路中之閘之空間之高縱橫 比例。 發明槪要： 本發明之一方面係指向用於製造高性能之DRAM之方法， 此方法以新的方式使用傳統技術，以提供支持電路之C -M0SFET雙工作性能閘極，進而能增進支持電路之性能。 更特別的是，新的程序有利地在支持電路中使用矽化閘方 式，此種方式一般使用在現今祇使用於高速低功率邏輯電 路之CMOS技術。

更特別的是，這褢所使用的程序流程係不與適用於各自單 元之陣列電晶體之接地原則相抵觸，但是提供用於CMOS -4- 本紙張又度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -k-------—訂·！11111· 經濟部智慧財產局員工消費合作社印製 dl 經濟部智慧財產局員工消費合作社印製 485 4 3 A7 _____B7_____五、發明說明（A ) 支持電路中之雙工作-性能閘，並且包括與成品之高電氣 性能相符合之熱預算。 更特別的是，本發明之方法有效地使在陣列電晶體之製 作步驟中之間隔塡充及製作圖案步驟與支持電路電晶體 之製造步驟分離，這是藉由蝕刻停止層之原始包含，例如 氧化矽，在用於形成支持電路電晶體之多層堆疊。此 外，ρ ο 1 y c 1 d e層係陣列電晶體之閘極堆疊之一部份，因此 支持電路電晶體可以使用一段自行對齊矽化物悚速形 成。最後，程序步驟被安排，使得熱預算在陣列電晶體之 製作中爲大，其中P型摻雜對於熱預算係很重要的，但尙 未被引入矽晶片，此外，程序允許在支持電路閘極中之間 隔具有減少之縱橫尺寸比，使得他們可+以被充滿於低溫 度。 因此，本發明可以廣範地視爲用於準備在半導體基體中 之DRAM ,半導體基髖可以是矽晶片，其中記億體單元係排 列於晶片之中間區，而支持電路係形成於周邊區域。最新 DRAM之特性係如下：記憶體單元係N-MOSFET，而支持電路 包括N-MOSFET及P-MOSFET。一重要特徵係每一個陣列 N 10SFET包括一 N摻雜之多晶閘接觸，而支持電路之 M0SFET中之每一個包括適當摻雜之多晶矽閘極。一相關 之特徵係支持電路電晶體之源極，汲極及閘極接觸皆由自 動對齊技術形成，其造成無邊界之自動對齊矽化物接觸， 從裝置方面來.看，本發明係指向一 DRAM，其包含了一矽 晶片，其中間區域係形成記憶體單元陣列，每一個記憶體 (請先閱績背面之注意事項再填寫本頁) kilil — 訂------- 線- i It t— _ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 48ο 4 3 Α7 _______Β7________ 五、發明說明（4 ) 單元包含一 N-M卩SFET,而在周邊區域傺形成了支持電路，包 含N-M0SFET,及P-M0SFET,其特勘為在記億體單元中之卜 M0SFET使用N-摻雜多晶閘極，而在支持電路中之N-M0SET 使用N-摻雜多晶矽閘極，及在支持電路中之P-M0SFET使 用P -摻雜多晶矽閘極。 從方法方面來看，本發明係指向形成DKAM之方法，在此 DRAM中包含矽晶片，其中晶片之中間區域包含記憶體單 元陣列，其使用N-M0SFET,而晶片之周邊區域包含支持電 路，其使用C-M0SFET。本方法包含下列之步驟：在晶片區 之表面形成氧化矽之光罩層，並選擇性地移除中間部份之 層，其間記億體單元陣列係被包含，但是留下周邊部份之 區域，其中支持電路係被包含；在中間區形成記憶體單元 之N-M0SFE,並在此種N-M0SFET中包含閘極導體，包含一 下方之多晶矽層，其中施主原子來摻雜及一爲金屬矽化物 之覆蓋層·，以一光罩層覆蓋晶片區域，及選擇性地自晶片 之中間區域移除光罩層；自晶片區域之周邊部份移除該氧 化矽層；以一光罩層覆蓋該周邊部份，並移除將形成N-M0SFET之光罩層部份；在周邊部份中形成支持電路之N -M0SFET ,並在此種N - M0SFET中包含閘極導體，閘導體包含 一下方多晶矽層，其以施主原子摻雜之，及一覆蓋層，其爲 金屬矽化物；以光罩層覆蓋周邊部份，並在欲形成P-M0SFET之處將之移除；在周邊部份形成支持電路之P-M0SFET ,並在此種P-M0SFET中包含閛極導體，其包含一下 -6 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----,17-— — !^^-!—---訂-----I!線— (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 ^ 48b 4 i A7 — B7 五、發明說明（r ) 方矽層，其以受主原子摻雜，及一金屬矽化物之覆蓋層。 本發明將由以下更詳盡的描述及伴隨之圖式而各形淸 楚。 圖式之簡單描述： 第1至1 7圖顯示，在製造矽晶片之一部份過程中之各 個階段之切面部份。在其中形成N - MOSFET電晶體，適用 於記憶體單兀陣列電晶體及一N-MOSFET及P-MOSFET之 互補對，以用於支持電路。應注意的是圖式並不依尺寸比 例。 詳細描述： 如已知，在矽基體電路之製造中，傳統上係將所有的製 程訂在大的矽晶圓，然後再將晶圓分割成爲各個矽晶片， 其包括了所需之積體電路。如要促進本發明程序的描述， 則描述著重於單一晶片，於其間形成一單一 DRAM。延伸 至晶圓尺寸的描述並不會成爲難題= 第1圖顯示矽晶圓之一部份，其爲一工作件，包含多層 堆疊100,其包含一陣列部份100A，其將形成N-MOSFET, 並於DRAM之記憶體單元陣列中被使用，及一部份100B， 其將形成互補N-MOSFET及P-M0SFET，並於DRAM之支持 電路中被使用。典型地支持電路係集中於區域中，其包圍 記憶體單元集中之區域。堆疊100包含單晶矽基板10, 其中包含各種擴散井，溝渠及需要在矽基板形成之其他區 域以形成並隔離各種DRAM所需之電路裝置。這些尙未顯 示於圖式中，因爲這些可以在適用於特別型式之DRAM之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---— ------ —1τ··--11 — ··'^ (請先閱讀背面之注意事項再填寫本頁) 44Sb 4 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（心） 方式中形成。 堆疊的通常以下列方式來準備》閘極氧化物層12係在 多晶P型矽基片10之上表面生長，隨後依序爲非摻雜多 晶矽層1 4及氧化矽層2 0。如這裏所使用之”未摻雜”係 沒有用來控制導電及導電型式之摻雜物。 氧化矽20,在合適的光罩下，係蝕刻至留下大約對應於 支持部份1 00B之部份。然後光罩係被剝下而堆疊1 00之 上面係以適用之多晶之層2 2來覆蓋，例如矽化鎢（wsi ), 例如噴濺或化學蒸汽澱積法（CVD )»在莱些狀況下，假如 多晶矽之薄襯墊層（未示）係首先澱積於氧化矽上，則可以 增進澱積之多晶物之黏性。 化學機械拋光（CMP)係接著用來相對於氧化矽層20,以 氡化矽2 0用來作蝕刻停止層，而選擇性地蝕刻多晶層。 硬磨光襯墊有利地使用來避免在區100A中多餘的碟形凹 入。如第3圖所示，結果係堆璺之上表面21，由多晶22 形成一部分及氧化矽2 0彤成一部份，係平面化，而多晶層 22係大約限制於陣列部份1 00A ,以及氧化矽層20係大約 限制於支持部份1 0 OB。有利的是，多晶層2 2微微侵蝕進 入堆疊之支持部份100B,如圖所示。 如第4圖所示，堆疊之平面化表面2 1係依序以氮化矽 之帽蓋層26及適當光阻之光罩層28來覆蓋，例如在深紫 外線範圍（DUV )之光蝕刻技術之圖型製作》光罩層2 8係 製作圖案以留下如第5圖所示之堆疊。 這個光罩層28之圖型製作將主要的決定矽基板1〇之 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） ------1---Ί---，k------- I 訂·----II I · I ---- (請先閱讀背面之注意事項再填寫本頁) 448543 Α7 Β7 五、發明說明（7) (請先閱讀背面之注意事項再填寫本頁) 區，其將以η型摻雜陣列部份1 〇 〇 A，及以P型或η型摻雜 支持部份1 〇0Β以形成欲形成於矽基板之支持電路以及記 億體單元中之電晶體之源極及汲極。 以下具有各種蝕刻步驟，其結果係顯示於第6圖》首先， 氮化矽2 6被蝕刻；在陣列部份1 Ο Ο Α之多晶層2 2停止及 在支持部份1 Ο0B之氧化層20停止。光阻光罩28係被剝 落及一時間性的多晶蝕刻係執行以蝕刻曝露多晶層22。這 個蝕刻係選擇不蝕刻氧化矽，所以在堆疊之支持部份1 00B 中之氧化矽層20係不被干擾而仍然不製作圖案，而在陣 列部份100A之多晶22係被製作圖案。在第6圖中之開 口 100C係介於氧化矽層20及多晶區段22之第一之間， 且由多晶層22侵蝕進入堆疊之支持部份來決定》 如第6圖所示，接下來以η型摻雜物離子3 0來照射堆 疊結構，以植入此種離子進入在陣列部份1 〇 〇 Α之多晶矽 層14之曝露部份。接下來是熱退火，造成自層14之摻雜 曝露多晶矽橫向擴散η型摻雜進入層I 4之相鄰多晶矽區， 其因爲多晶區域22之覆蓋部份22及氮化物區域26而不 被直接照射。 經濟部智慧財產局員工消費合作社印製 接下來，層1 4之曝露多晶矽區係向下蝕刻至氧化矽層12， 在較早提及之陣列部份及窄區域100C,在陣列部份100Α 及支持部份100之間。 堆疊再一次以η型離子照射以植入此種離子引進入矽 基板10之曝露區域以形成地域化之η型區域32,其將作 爲在記憶單元陣列部份中之Ν - MOSFET之源區及汲極區。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公t ) 4 485 4 3 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（/ ) 側壁介電間隔3 4 ,典型地氮化矽，係形成於在晶片之上表 面各種堆疊之側壁上，如第7圖所示。這些可以一已知方 式形成以形成側壁間隔。這些可以作爲氮化矽層2 6之部 份，作爲在堆疊之陣列部份中選擇性無邊界接觸蝕刻，以 作爲自形對齊矽程序之一部份。 接下考1第8圖所示，適當帽蓋介電，如硼磷矽玻璃 (/積於整個堆疊之上。通常，爲避免在陣列區 1 行對稱接觸蝕刻穿透經過閘氧化物層〗2，有利 的首先放下一薄襯墊層，典型地爲氮化矽或氧氮化矽 (未示）。熱重流係用來塡充間隔，使得堆疊表面幾近於平 面化。現在堆疊結構之記憶體單元陣列部份之程序幾乎 完成了。 接下來光阻光罩層38澱積於堆疊結構之上表面，如第 8圖所示。 光阻光罩層3 8係以標準光蝕刻技術來結構，而BPSG層 3 6接著自堆叠之支持部份1 00B被蝕刻，典型地藉由反應 離子蝕刻（RIE)。造成堆疊結構，如第9圖所示，其中BPSG 層36及光阻層38係受限於堆疊結構之陣列部份1 00A。 反應離子蝕刻被選爲蝕刻氮化矽及多晶矽，以致於亦有蝕 刻氧化矽層20之曝露部份。結果，S i N帽蓋氮化物層26 之圖案及側壁間隔3 4係傳送到氧化矽層2 0 ,如第9圖所 示。 光阻3 8現在自記憶體陣列部份】00A移除。然後，在支 持部份1 0OB , S i N帽蓋層26係由蝕刻所剝落，而蝕刻之完 -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----,----Ί--I ^ ------ I I 訂.— — — — — — I.線 (請先閱讀背面之注意事項再填寫本頁) 443543 A7 B7 五、發明說明（？） 成係向下至閘極氧化物1 2以達到如第]〇圖之結果^又， 如所示，非摻雜多晶矽層14亦被製作圖案以留下未慘雜 多晶砂之平台40A及40B於砂基板14之表面。已在較早 之製程中，氧化物形成於多晶矽層1 4之上面，以作爲硬光 罩以保護平台部份40A及40B。在平台形成後，氧化物層 2 0被剝落，最好是利用一濕蝕刻=例如η F。因爲光阻層 38之較早移除，留在部份100C及陣列部份ιοοΑ之BPSG 層將會在此種蝕刻期間被變薄（如層3 6Α所示），如第1 〇 圖之結構所示。應注意的是，閘極氧化物層1 2並未被独 刻，因爲其係由薄氮化矽層（未示但於上有敘述過），氮化 矽層澱積於膜36之前。 氮化矽間隔42使用標準傳統技術於平台40Α及40Β之 上表面及邊側形成。可能在形成間隔4 2之前需要提供側 壁氧化物。這可以藉由曝露第10圖中之堆疊結構於溫度 昇高之氧化氛圍所完成。這造成薄氧化層形成於平台40A 及4 0B之側面及上面。 側壁間隔42之形成將造成在閘極氧化物層1 2之上方 之氮化物層之移除。 結構係以一光阻層44所覆蓋，然後被製作圖案，如第1 2 圖所示，以曝露包含支持部份100B之多晶平台40A之區， 而將在其上形成支持電路之互補對之N-M0SFET » 然後，如第1 2圖所示，堆疊以施主離子4 6所照射，以在 多晶矽平台40A上及矽基板10之曝露區域47A及4 7B， 在平台40A之任一側來植入施主雜子。在退火後，這些區 "11- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公t ) (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 a·· a·· 一-0, n .^1 I n n 1— til 1 n . 448543 Δ7 B7 五、發明說明（w) 47A , 47B分別變成支持電路之N-MOSFET之源極及汲極。 而且，多晶矽平台4 0 A係以η型摻雜之以更加作爲N -M0SFET閘極導體。 接下來，光阻光卓4 4被剝除，且被另一個光阻光罩4 8 所代替，其係被製作圖案以留下包含平台40Β之支持部份 區所曝露，其中P-M0SFET被形成，如第1 3圖所示。接著， 如第]3圖所示，堆疊係以受主離子5 0所照射，以摻雜Ρ 型予矽基板1 4之曝露部份49Α及49Β，在多晶矽平台40Β 之兩側及平台本身，以較好的適應其作爲支持電路之P-M0SFET之閘極導體。在退火後，部份49A及49B變成支 持電路之源極及汲極，而摻雜平台40B變成閘極導體。 現在光罩4 8被剝落而HF蝕刻係執行以移除在平台4 0 A 及40B之間之閘極氧化物，以及任何在平台40A及40B之 上的殘留氧化物。接著適合金屬之膜52,典型地是鈦或 鈷，係典型地藉由噴濺澱積於整個堆疊上，如第14圖所 示。膜52將用來作爲形成自行對齊矽化物接觸於多晶平 台40A及40B之表面。在熱退火後，自行對齊矽化物歐姆 接觸將在膜52直接接觸矽之處形成，例如在平台40A及 40B之上表面曝露部份，並在砂基板10之被植入表面區 47A,47B,49A及49B。因此，這些接觸，會作爲源極及汲極 電極，並會以源極及汲極區自行對齊。 在此種澱積及退火後，濕蝕刻物係用來剝離膜S2中多 餘之金屬，其不與曝露矽反應，留下隔離之自行對齊矽化 物接觸56A及56B，其與多晶矽閘極導體40A及40B熔合， -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -1 L·^--------訂-----1--線一 經濟部智慧財產局員工消費合作社印製 4485 43 A7 B7 五、發明說明（ 而自行對齊矽化物之接觸5 7 , 5 8及5 9與植入區 47A,47B,49A及49B熔合，如第15圖所示。植入區47B 及49A，如果在CM0S電路中有需要時，可以形成一單一自 行對齊矽化物接觸58。然而，如所知，不同的裝置可以藉 由如溝渠隔離或LOCOS氧化來彼此電氣隔離。爲了簡化 的目的，這些特別的特徵並未示。被注意的是本發明可以 施加至隔離之裝置及具有單一自行對齊矽化物接觸58之 裝置，如第1 5圖所示。 現在，在適當襯墊（未施加至堆疊之表面之後，一 介電層之新帽蓋層60，係澱積於堆疊之上，如第16 圖所示。 /Ψ 應注意的是，在立態下，因爲支持部份1 00B之閘 極區平台40A及40B'乏高度可以很低，所以在N-M0SFET 及P-M0SFET之間之支持部份100B中之間隔縱橫比例與 習知結構比較下不需特別嚴謹。因此這些間隔塡充可以 由較低之程序溫度來完成（與習知結構比較）。BPSG 60藉由 加熱至600°C—間之稍微固化可以使對BPSG層60 之CMP速率及層36之多餘物更能與增進之平面化 比較。 最後，層B^|d60藉由CMP被平面化，以留下最後之平面 化層60A，/£# 17圖所示》 提供各種接觸給陣列，支持電晶體及導電互接處，如位 元線或字元線，可以以一傳統方式來完成。相似的，用來 提供記憶體單元之儲存節點之電容器可在矽晶片之表面 -13- K紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) I I I I---訂 經濟部智慧財產局員二漭費合作社印製 43 A7 B7 五、發明說明（A ) 之適當位置被提供，例如溝渠式適當的多層堆疊。藉由程 序中之適當改變，亦可使用溝渠電容器。 (請先閱讀背面之注意事項再填寫本頁) 明顯的是，在所描述的程序中之各種變化可以在不偏離 本發明之精神及範圍內被設計。特別的是，可以在所描述 的特定金屬內變化，例如形成多晶及自我對齊矽化物，或 使用之介電。相似的是，其他可能之變化包括在所執行之 步驟順序中重新排列，或是替代蒸氣擴散作爲離子植入法 之替代物於摻雜步驟。特別是，假使能增進DRAM電晶體 之性質，在早期程序中，在單晶矽基片10之氧化矽層之部 份可以被移除，並且可以由新的介電層移除及取代，以在 稍後程序中作爲閘極介電，例如，在用於形成源極及汲極 區之離子植入前，基片10之不同區域可以形成不同厚度 之氧化矽層1 2。 本發明可以用來與適當變化使用，以使用P-MOSFET，取 代記億體單元之N-MOSFET，亦可以用來形成在DRAM以外 之積體電路，其中一種型式之電晶體之大區域係由電晶體 所包含。 符號之說明 經濟部智慧財產局員工消費合作社印製 10……單晶矽基片 12.......閘極氧化物層 14.......未摻雜多晶矽層 20.......氧化矽層 2 1.......平面化層 2 2........多晶砂層 2 6...... * ·梅蓋層/氣化砂 -14- 本紙張又度適用中國國家標準（CNS)A4規格<210 X 297公釐） 以 8543 A7 _B7_ 五、發明說明（〇) 28.......光罩層 30.......η型摻雜離子 3 2...... η型區 ,3 4......侧壁介電間隔 36.......帽蓋介電層 3 8.......光阻光罩層 40Α , 40Β......平台 42.......氮化矽間隔 -44.......光阻層 48.......光罩 4 9 A , 4 9 Β ......曝露部份 52.......膜 5 6,5 7,5 8,59......自行對齊矽化物接觸 1 00......多層堆疊 1 00 A ....陣列部份 ]0 0B....支持部份 1 — ιί— /rL·^. . 11-----------1 — (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

1. 448543 AB B8 C8 D8 六、申請專利轉 贼祕綠紙 包含一矽^ 元 包含一矽晶片，其中中間區域係形成記億體單 ' β每一個皆包含Ν-MOSFET及在周邊區域形成支 經濟部智慧財產局員工消費合作社印製 持電路，包含Ν-MOSFET及P-M0SFET，其特徵在於在記 憶體單元之N - M0SFET中使用N摻雜多晶閘極，在支持 電路中之Ν-MOSFET使用N摻雜多^矽閘極，而在支持 電路中之P-M0SFET使用U 如申請專利範圍第1項中在飞:持電路中之 電晶體使用自行對齊矽化物極及汲極接觸 3 .如申請專利範圍第2 0 4.一種用於形法，DRAM包含矽晶片，其中晶 片之中間區包含ΐίϊ體單元使用Ν-MOSFET之記憶體單 元陣列，而晶片之周邊區域包含使用C-M0SFET之支持 電路，其使用C-M0SFET，包含下列步驟： 形成於晶片區之表面氧化矽之光罩層，並自包含記憶 體單元陣列之中間部份選擇性地移除該層，但是留下包 含支持電路的周邊部份； 在中間區域形成記憶體單元之 N - M0SFET，並在此種 N - M0SFET中包括閘極導體，包含一下方多晶矽層，其以 施主原子摻雜，及一覆蓋層，其爲金屬矽化物； 以光罩層覆蓋晶片區並選擇性地自晶片之中間區移 除此光罩層； 自晶片區之周邊部份移除該氧化矽層； 以光罩層覆蓋該周邊部份並移除欲形成Ν-MOSFET之 ΜΜΙΟφώ ' + B a 項办;其中源極及汲極接觸 -16 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） C請先閱讀背面之注音心事項再填寫本頁) -I 1111111 11111111 I I. i —--- — — I 1 1 — - ---— —____ -___ 4485 43 A8 B8 C8 D8 六、申請專利範圍 處； 在周邊部份形成支持電路之N-MOSFET並在此種N-MOSFET中包含閘極導體，其包含下方多晶矽層，其係以 施主原子摻雜及一覆蓋層，其爲金屬矽化物； 以一光罩層覆蓋周邊區並移除欲形成P - MOSFET之處； 以及 在周邊部份中形成支持電路之P-MOSFET,並在此種 P-MOSFET中包含閘極導體，其包含以受主原子摻雜之 下方矽層，及一金屬矽化物之覆蓋層。 5 .如申請專利範圍第4項之方法，其中在晶片區之周邊部 份係以未摻雜多晶矽層所刻劃，以在矽基片上形成複數 個平台，欲成爲N-MOSFET之閘極導體之平台係植入施 主離子，而欲成爲P-MOSFET之閘極導體之平台係植入 受主離子，閛極介電係包含於平台及矽基片之間。 6 .如申請專利範圍第5項之方法，其中離子植入係用來在 平台之二側上形成電晶體之源極及汲極。 7.如申請專利範圍第6項之方法，在植入離子之後，平台 及源極及汲極區域係以一矽化物層所覆蓋，接著在晶片 加熱後，即在源極及汲極區域選擇性地形成自行對齊矽 化物接觸。 8 . —種製造動態隨機存取記憶體之方法，包含下列步驟： 在矽基片層之上表面形成第一氧化物層，其中欲在矽 基片上形成適用於記憶體單元電晶體之N-MOSFET及適 用於支持電路互補N-MOSFET及P-MOSFET; -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 線！----.--------------------- 44854 8 0088 A^CD 六、申請專利範圍 矽矽 晶化 多氧 雜之 摻層 未三 之第 層疊 二堆 第上-疊層 堆二 上第 層矽 物晶 化多 氧雜 I 摻 第未 在在 晶 電 列 Uni, 障 成 形 欲 除 移 以 案 圖 劃 刻 上 層 三 第 矽 化份 氧部 在之 豊 準 位 之 層 三 第 矽 化 氧 ;於 晶構 多結 層疊 四堆 第之 積成 澱形 上化 疊面 堆平 在在 層 五 第 之 矽 化 氮 成劃 形刻 上上 疊層 堆五 之第 化及 面.四 平第 在在 形 中 層 五 第 及 四 第 在 以 案 圖 用 區 之 層 被 將； 物中 雜片 摻基 中矽 其於 區 極 汲 及 二極 第'" 矽成 晶形 多於 露用 曝以 於 ’ 片 基 隔矽 間入 成植 在 區 露 曝 之 層 二 第 矽 晶 多 .， 雜方 摻下 未之 入隔 進間 子之 離層 型五 η 第 入及 植四 第 被 不 除直 移’ 以區 刻露 蝕曝； 之隔 氧 至 層 1 第 矽 第化 (請先閱讀背面之注意事項再填寫本頁) 層間 二之 第層 矽一 晶第 多對 之成 蓋形 覆以 層藉 五， 第 及 四 及極 四源 第型 被 η 不成 在形 地中 性層 擇片 選基 以矽 叠之 堆隔 至間 入深 植較 物之 雜蓋 .， 摻覆區 型中極 η 層汲 以五及 第區 經濟部智慧財產局員工消費合作社印製 間 電 介 成 形 上 壁 側 之 隔 間 之 成 形 中 層 五 第 及 四 第 ·’ 在層 鬲 傜及 •，路層 隔轚五 間補第 痛互矽 充中化 流其氟 重，被 熱份不 用部並 使持區 並支露 ，之曝 叠叠 堆堆 蓋露 覆曝 層以 瑰瑰 玻玻 ~劃 以刻成 形 之 層 三 第 矽 化 氣 及 β. 咅 持 支 於 層 二 第 矽 晶 多 雜 摻 未 及 蓋層 覆三 所第 層矽 隔化 間氧 壁劃 侧刻 其 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 448543 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 份，其中未被存留之氮化物第五層所罩蓋； 移除在支持部份中之剩餘之氮化物第五層，及其下方 之氧化矽第三層，及未掺雜多晶矽層第二層之曝露部 份； 在曝露之未摻雜多晶矽第二層上形成介電側壁間隔： 以一光罩層覆蓋堆疊，其係刻劃以打開在欲在支持部 份中形成N-MOSFET之區之上方的窗口： 植入η型摻雜物離子進入未被先前在陣列中之未摻 雜多晶矽第二層覆蓋之矽基片，並進入先前在支持部份 中未被摻雜之多晶矽第二層中以形成支持部份中Ν-MOSFET之源極/汲極區； 以光罩層覆蓋堆疊，光罩層係被刻劃以打開欲在支持 部份中形成P-MOSFET之區之上方的窗口； 植入Ρ型離子進入曝露之矽基片，及先前未摻雜之多 晶矽第二層以形成支持部份中Ρ - MOSFET之源極區及汲 極區； 自堆疊結構移除光罩層； 在堆疊結構上澱積一層金屬層，適用於產生自行對齊 多晶矽接觸至曝露之源極/汲極區，並至曝露在堆疊結 構中之第二層之摻雜多晶矽之D型及η型摻雜； 加熱堆疊結構以選擇性地產生自行對齊矽化物，其中 金屬層接觸矽； 之後摻雜堆疊以移除金屬層，其中不需反應來形成自 行對齊矽化物接觸； -19- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁+) ·. -線--- 4485 4 v A8 Β8 C8 D8 六、申請專利範圍 在堆疊結構上澱積一帽蓋層；以及 平面化帽蓋層。 9,一種用於形成堆疊之方法，堆疊包含單一晶矽P型基片， 其中N - MOSFET係形成於中央區，作爲動態隨機存取記 憶體之陣列電晶體之MOSFET以及C-MOSFET係在周邊 區域形成> MOSFET作爲支持電路，包含下列步驟： 在單晶矽基片之上表面形成介電第一層； 在介電第一層上堆疊一未摻雜之多晶矽第二層； 在未摻雜多晶矽第二層上堆疊氧化矽第三層； 刻劃氧化矽第三層以曝露多晶矽第二層部份，其中形 成陣列電晶體； 在多晶矽第二層之曝露部份及氧化矽第三層之剩餘 部份堆疊矽化物第四層； 平面化堆疊至氧化矽第三層之剩餘部份之位準； 在平面化之堆叠上堆疊氮化矽第五層； 刻劃氮化矽第五層及下方之矽化物第四層以曝露堆 疊結構之陣列區中之多晶矽第二層之部份，及堆疊結構 之支持電路區中之氮化矽第五層之部份，以形成堆疊層 中間隔； 以施主離子照射堆疊以植入施主離子至堆疊結構之 陣列區之中之未摻雜多晶矽第二層之曝露部份，用於擴 散至堆疊中之多晶矽陣列區； 蝕刻多晶矽第二層之曝露部份至第一層之閘介電； 以施主離子照射堆疊以植入施主離子經過閘極介電 -20- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------- --------訂·--------"5^ (請先Μ讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 4 485 4 3 g88 C8 D8 六、申請專利範圍 第一層之曝露部份並進入下方單晶矽基片層以形成η 型區於矽Ρ型基片，適用於N-MOSFET之源極及汲極區； 在堆疊中之間隔之側壁中形成介電間隔； 在堆疊上形成一光罩層並自周邊區移除，其中形成支 持電路之C-M0SFET ; 在周邊區中蝕刻曝露氧化矽第三層.該未摻雜多晶矽 之第二層及曝露鬧極介電第一層，以留下在周邊區中之 曝露未摻雜多晶矽第二層平台區及下方閘介電第一層； 在未摻雜矽之該平台區之側壁上形成介電間隔層； 照射堆疊以植入施主離子至單晶矽基片之曝露部份 及未摻雜多晶矽基片，其爲在堆疊結構之支持電路區中 欲形成N - M0SFET之處； 覆蓋欲形成N-M0SFET之堆疊部份，及解開欲形成P-M0SFET之堆疊處之部份之覆蓋；以及 以受主離子照射堆疊以植入受主離子至曝露單晶砂 基片及欲在堆疊中形成P-M0SFET之處之曝露之未摻雜 之多晶矽。 (請先閱讀背面之注意事項再填寫本頁) /--------訂---------線_ 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公芨）