CN117855037A - 一种半导体结构及其制备方法 - Google Patents
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Abstract
本发明提出一种半导体结构及其制备方法，半导体结构的制备方法包括提供一半导体基底；在半导体基底的部分表面上形成金属层，金属层具有一凸起；在金属层和半导体基底的表面上共形沉积介质层，以在介质层上同步凸起形成一台阶结构；在台阶结构位置处形成研磨阻挡块；对介质层进行第一平坦化处理，以减薄研磨阻挡块两侧的介质层；湿法清洗去除研磨阻挡块；对介质层进行第二平坦化处理。在金属层有台阶结构的情况下，本发明可保证介质层的高度满足制程工艺，并提高介质层的产品良率。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构及其制备方法。
背景技术
在半导体的制程工艺中，薄膜的沉积是关键的步骤之一。例如，沉积源可用来生成氧化物薄膜，这种薄膜可以作为介质层、隔离层、保护层等。在现有的半导体沉积工艺中，在金属层上形成介质层之后，需要通过化学机械研磨（CMP，Chemical MechanicalPolishing）工艺进行平坦化处理。例如在现有技术中，当金属层存在台阶结构的情况时，在金属层上形成介质层后，再通过CMP工艺对介质层上表面进行平坦化处理时，则会存在金属层裸露的问题。因此，存在待改进之处。
发明内容
本发明的目的在于提供一种半导体结构及其制备方法，可用于在对晶圆上介质层的台阶高度进行研磨处理过程中，解决存在金属层裸露的问题。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提出一种半导体结构的制备方法，包括：
提供一半导体基底；
在所述半导体基底的部分表面上形成金属层，所述金属层具有一凸起；
在所述金属层和所述半导体基底的表面上共形沉积介质层，以在所述介质层上同步所述凸起形成一台阶结构；
在所述台阶结构位置处形成研磨阻挡块；
对所述介质层进行第一平坦化处理，以减薄所述研磨阻挡块两侧的所述介质层；
湿法清洗去除所述研磨阻挡块；
对所述介质层进行第二平坦化处理。
在本发明的一个实施例中，在所述台阶结构处形成研磨阻挡块的步骤，包括：
在所述介质层的表面上形成研磨阻挡层；
将所述介质层第一平面上的部分所述研磨阻挡层干法刻蚀掉，将所述介质层第二平面上的部分所述研磨阻挡层干法刻蚀掉，以在所述台阶结构位置处形成研磨阻挡块。
在本发明的一个实施例中，所述研磨阻挡层为多晶硅层，通过溴化氢的刻蚀气体，将所述介质层第一平面上的部分所述多晶硅层干法刻蚀掉，将所述介质层第二平面上的部分所述多晶硅层干法刻蚀掉，以在所述台阶结构位置处形成多晶硅块。
在本发明的一个实施例中，所述将所述介质层第一平面上的部分所述多晶硅层干法刻蚀掉，将所述介质层第二平面上的部分所述多晶硅层干法刻蚀掉，以在所述台阶结构位置处形成多晶硅块的步骤之后，包括：
对所述介质层进行第一平坦化处理，以减薄所述多晶硅块两侧的所述介质层；
通过氢氟酸和硝酸的混合剂进行湿法清洗，去除所述多晶硅块。
在本发明的一个实施例中，所述研磨阻挡层为氮化钛层，通过三氯化硼的刻蚀气体，将所述介质层第一平面上的部分所述氮化钛层干法刻蚀掉，将所述介质层第二平面上的部分所述氮化钛层干法刻蚀掉，以在所述台阶结构位置处形成氮化钛块。
在本发明的一个实施例中，所述研磨阻挡块的顶部高度与所述介质层第一平面的顶部高度相同，所述研磨阻挡块的底部高度与所述介质层第二平面的顶部高度相同。
在本发明的一个实施例中，对所述介质层进行第一平坦化处理，以减薄所述研磨阻挡块两侧的所述介质层的步骤，包括：
对所述介质层第一平面进行第一平坦化处理，减薄所述研磨阻挡块第一侧的所述介质层，形成所述介质层的凸起部；
对所述介质层第二平面进行第一平坦化处理，减薄所述研磨阻挡块第二侧的所述介质层，形成所述介质层的凹陷部。
在本发明的一个实施例中，所述对所述介质层第二平面进行第一平坦化处理，减薄所述研磨阻挡块第二侧的所述介质层，形成介质层的凹陷部的步骤之后，包括：
湿法清洗掉所述台阶结构位置处的研磨阻挡块；
研磨所述凸起部、所述台阶结构和所述凹陷部，对所述介质层进行第二平坦化处理。
在本发明的一个实施例中，对所述介质层进行第二平坦化处理，以使得所述介质层的顶部高度与所述金属层的顶部高度之间的差值小于1500A，1nm=10A。
本发明还提出一种半导体结构，应用如上述任一所述半导体结构的制备方法，其特征在于，包括：
一半导体基底；
金属层，设置在所述半导体基底的部分表面上，所述金属层具有一凸起；以及
介质层，设置在所述金属层和所述半导体基底的表面上。
如上所述，本发明提供了一种半导体结构及其制备方法，意想不到的效果是：在金属层有台阶结构的情况下，通过在介质层上设有一台阶结构，并在台阶结构位置处设有研磨阻挡块。在对介质层进行第一平坦化研磨处理的过程中，利用研磨阻挡块对底部的介质层起到了保护的作用，避免了台阶结构位置处的介质层的损耗。由于台阶结构位置处的介质层得到了保留，在后续对介质层进行第二平坦化研磨处理过程中，既可保证薄膜层台阶高度满足制程工艺的需求，还可提高晶圆上介质层的产品良率。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中一半导体基底上形成金属层的结构示意图。
图2为现有技术中在半导体基底和金属层上形成介质层的结构示意图。
图3为现有技术中对介质层进行化学机械研磨，导致金属层裸露的结构示意图。
图4为本发明一种半导体结构的制备方法的步骤示意图。
图5为本发明一半导体基底上形成金属层的结构示意图。
图6为本发明在半导体基底、金属层上形成介质层的结构示意图。
图7为本发明在介质层上形成研磨阻挡层的结构示意图。
图8为本发明对研磨阻挡层干法刻蚀处理形成研磨阻挡块的结构示意图。
图9为本发明对介质层进行第一平坦化研磨处理后的结构示意图。
图10为本发明对研磨阻挡块湿法清洗处理后的结构示意图。
图11为本发明对介质层进行第二平坦化研磨处理后的结构示意图。
图12为本发明图4中步骤S30的步骤示意图。
图13为本发明图4中步骤S50和步骤S60的步骤示意图。
图14为本发明图4中步骤S50、步骤S60和步骤S70的步骤示意图。
图中：10、半导体基底；20、金属层；30、介质层；310、第一平面；320、第二平面；330、台阶结构；340、凸起部；350、凹陷部；40、研磨阻挡层；400、研磨阻挡块。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。还应当理解，本发明实施例中使用的术语是为了描述特定的具体实施方案，而不是为了限制本发明的保护范围。下列实施例中未注明具体条件的试验方法，通常按照常规条件，或者按照各制造商所建议的条件。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容所能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
请参阅图1至图3，在现有技术中，图1表示在半导体基底10的表面上形成金属层20，并且金属层20上具有凸起。图2表示在金属层20和半导体基底10的表面上共形沉积介质层30，并且介质层30上同步金属层20的凸起形成一台阶。图3表示通过化学机械研磨（CMP，Chemical Mechanical Polishing）工艺对介质层30的上表面进行平坦化处理，由于介质层30上的台阶存在高度差，因此在化学机械研磨后，会存在金属层20裸露的问题。请参阅图4至图14，本发明提出一种半导体结构及其制备方法，可应用于半导体制程的薄膜沉积工艺中。例如，薄膜沉积工艺中的沉积源可用来生成氧化物薄膜，以作为介质层、隔离层或保护层等。在金属层20有凸起的情况下，本发明在对晶圆上介质层30的台阶结构330进行研磨处理过程中，可保证介质层30的台阶高度满足制程工艺的需求，避免出现现有技术如图3中对介质层30进行化学机械研磨，导致金属层裸露的现象。下面通过具体的实施例进行详细的描述。
请参阅图4，在本发明的一个实施例中，本发明提出一种半导体结构的制备方法，包括如下的步骤。
步骤S10、提供一半导体基底。
步骤S20、在半导体基底的部分表面上形成金属层，金属层具有一凸起。
步骤S30、在金属层和半导体基底的表面上共形沉积介质层，以在介质层上同步凸起形成一台阶结构。
步骤S40、在台阶结构位置处形成研磨阻挡块。
步骤S50、对介质层进行第一平坦化处理，以减薄研磨阻挡块两侧的介质层。
步骤S60、湿法清洗去除研磨阻挡块。
步骤S70、对介质层进行第二平坦化处理。
下面通过具体的实施例对上述的步骤进行详细的阐述。
步骤S10、提供一半导体基底。
请参阅图5，在本发明的一个实施例中，半导体基底10为后续工艺提供操作平台，其可以是用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生成工艺处理后的晶圆，还可以是已形成有结构的电路层。例如，半导体基底10包括绝缘体上硅（silicon on insulator，SOI）基底、体硅（bulk silicon）基底、锗基底、锗硅基底、磷化铟（InP）基底、砷化镓（GaAs）基底或者绝缘体上锗基底等。
步骤S20、在半导体基底的部分表面上形成金属层，金属层具有一凸起。
请参阅图5，在本发明的一个实施例中，在半导体基底10的部分表面上可形成金属层20，金属层20的边缘位置处具有一凸起。金属层20可为铝（AL）层。
步骤S30、在金属层和半导体基底的表面上共形沉积介质层，以在介质层上同步凸起形成一台阶结构。
请参阅图6，在本发明的一个实施例中，在半导体基底10的部分表面上形成金属层20之后，可在金属层20和半导体基底10的表面上共形沉积介质层30。介质层30上可同步金属层20的凸起，形成一台阶结构330。例如，介质层30可包括第一平面310和第二平面320，第一平面310的顶部高度可高于第二平面320的顶部高度，第一平面310和第二平面320之间可形成一台阶结构330。在第一平面310的顶部高度高于第二平面320的顶部高度时，金属层20可位于第一平面310的底部。介质层30可为四乙氧基硅烷（TEOS，Tetraethylorthosilicate）层，四乙氧基硅烷作为一种常见的化学气相沉积过程中的硅源，可用来生成SiO2薄膜，该薄膜可作为介质层、隔离层、保护层等。例如，在低压力化学气相沉积法（LPCVD，Low Pressure Chemical Vapor Deposition）过程中，四乙氧基硅烷和氧气在一定的温度和压力下在半导体基底10表面发生反应，四乙氧基硅烷分子中的硅原子与氧气发生反应，生成了二氧化硅，并释放出乙醇。二氧化硅作为沉积物累积在半导体基底10的表面，形成一层二氧化硅薄膜。
步骤S40、在台阶结构位置处形成研磨阻挡块。
请参阅图7和图8，在本发明的一个实施例中，在金属层20和半导体基底10的表面上共形沉积介质层30之后，可在台阶结构330位置处形成一研磨阻挡块400。研磨阻挡层400的设置，可用于保护底部介质层30的台阶结构330。
步骤S50、对介质层进行第一平坦化处理，以减薄研磨阻挡块两侧的介质层。
请参阅图9，在本发明的一个实施例中，在台阶结构330位置处形成一研磨阻挡块400之后，可通过具有选择比的研磨液对介质层30进行第一平坦化处理，例如进行化学机械研磨（CMP，Chemical Mechanical Planarization）处理，以减薄研磨阻挡块400两侧的介质层30，研磨液可以选取ILD3225。由于研磨阻挡层400的设置，研磨阻挡层400不会被平坦化处理，研磨阻挡层400保护底部的台阶结构330，也使得台阶结构330部分得到保留。
步骤S60、湿法清洗去除研磨阻挡块。
请参阅图10，在本发明的一个实施例中，在对介质层30进行第一平坦化处理，以减薄研磨阻挡块400两侧的介质层30之后，可通过湿法清洗去除台阶结构330位置处的研磨阻挡块400。
步骤S70、对介质层进行第二平坦化处理。
请参阅图11，在本发明的一个实施例中，在通过湿法清洗去除研磨阻挡块400之后，可对介质层30进行第二平坦化处理。
请参阅图7、图8和图12，在本发明的一个实施例中，步骤S30可包括步骤S310和步骤S320。步骤S310可表示为在介质层30的表面上形成研磨阻挡层40。如图7所示，研磨阻挡层40可形成在沉积源层30的表面上。研磨阻挡层40可沿沉积源层30的表面轮廓生长而成，即研磨阻挡层40可沿着第一平面310、第二平面320和台阶结构330的表面轮廓生长而成。在研磨阻挡层40均匀生长的情况下，在设定时间后形成的研磨阻挡层40，具有与沉积源层30的表面轮廓等比例延伸的相同的表面轮廓。步骤S320可表示为将介质层30第一平面310上的部分研磨阻挡层40干法刻蚀掉，将介质层30第二平面上320上的部分研磨阻挡层40干法刻蚀掉，以在台阶结构330位置处形成研磨阻挡块400，如图8所示。对介质层30第一平面310上的研磨阻挡层40进行刻蚀，以暴露出第一平面310。对介质层30第二平面320上的研磨阻挡层40进行刻蚀，以暴露出第二平面320。台阶结构330位置处的研磨阻挡块400得以保留，台阶结构330位置处的研磨阻挡块400的顶部高度与第一平面310的顶部高度相同，台阶结构330位置处的研磨阻挡块400的底部高度与第二平面320的顶部高度相同。对于台阶结构330位置处的研磨阻挡块400，对底部台阶结构330起到保护的作用。因此为了避免台阶结构330被损耗，在对沉积源层30的表面进行平坦化处理之前，应当保留台阶结构330位置处的研磨阻挡块400。
请参阅图7、图8和图12，在本发明的一个实施例中，在步骤S310和步骤S320中，当研磨阻挡层40为多晶硅层（Poly）时，可通过溴化氢（HBr）的刻蚀气体，将介质层30第一平面310上的部分多晶硅层干法刻蚀掉，将介质层30第二平面320上的部分多晶硅层干法刻蚀掉，以在台阶结构330位置处形成多晶硅块。如图13所示，当研磨阻挡层40为多晶硅层（Poly）时，在步骤S320之后可包括步骤S510和步骤S610。步骤S510可表示为对介质层30进行第一平坦化处理，以减薄多晶硅块两侧的介质层320。步骤S610可表示为通过氢氟酸（HF）和硝酸（HNO3）的混合剂进行湿法清洗，去除多晶硅块。
请参阅图7、图8和图12，在本发明的一个实施例中，在步骤S310和步骤S320中，当研磨阻挡层40为氮化钛层（TiN）时，可通过三氯化硼（BCl3）的刻蚀气体，将介质层30第一平面310上的部分氮化钛层干法刻蚀掉，将介质层30第二平面320上的部分氮化钛层干法刻蚀掉，以在台阶结构330位置处形成氮化钛块。
请参阅图9、图10和图14，在本发明的一个实施例中，步骤S50可包括步骤S511和步骤S512，步骤S511可表示为对介质层30第一平面310进行第一平坦化处理，减薄研磨阻挡块400第一侧的介质层30，形成介质层30的凸起部340。步骤S512可表示为对介质层30第二平面320进行第一平坦化处理，减薄研磨阻挡块400第二侧的介质层30，形成介质层30的凹陷部350，如图9所示。在步骤S512之后可包括步骤S611和步骤S711。步骤S611可表示为湿法清洗掉台阶结构330位置处的研磨阻挡块400。步骤S711可表示为研磨凸起部340、台阶结构330和凹陷部350，对介质层30进行第二次平坦化处理。如图10所示，在对介质层30进行第二次平坦化处理之后，可使得介质层30的顶部高度与金属层20的顶部高度之间的差值小于1500A，1nm=10A。
请参阅图4至图10所示，本发明提出一种半导体结构，可应用上述半导体结构的制备方法，该半导体结构可包括半导体衬底10、金属层20和介质层30。如图10所示，其中，半导体基底10为后续工艺提供操作平台，其可以是用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生成工艺处理后的晶圆，还可以是已形成有结构的电路层。例如，半导体基底10包括绝缘体上硅（silicon on insulator，SOI）基底、体硅（bulksilicon）基底、锗基底、锗硅基底、磷化铟（InP）基底、砷化镓（GaAs）基底或者绝缘体上锗基底等。金属层20可设置在半导体基底10的部分表面上，金属层20具有一凸起。例如，金属层20可为铝（AL）层。介质层30可设置在金属层20和半导体基底10的表面上。介质层30的顶部高度与金属层20的顶部高度之间的差值可小于1500A，1nm=10A。介质层30可为四乙氧基硅烷（TEOS，Tetraethyl orthosilicate）层，四乙氧基硅烷作为一种常见的化学气相沉积过程中的硅源，可用来生成SiO2薄膜，该薄膜可作为介质层、隔离层、保护层等。例如，在低压力化学气相沉积法（LPCVD，Low Pressure Chemical Vapor Deposition）过程中，四乙氧基硅烷和氧气在一定的温度和压力下在半导体基底10表面发生反应，四乙氧基硅烷分子中的硅原子与氧气发生反应，生成了二氧化硅，并释放出乙醇。二氧化硅作为沉积物累积在半导体基底10的表面，形成一层二氧化硅薄膜。
综上所述，本发明提出一种半导体结构及其制备方法，意想不到的效果是在金属层有台阶结构的情况下，通过在介质层上设有一台阶结构，并在台阶结构位置处设有研磨阻挡块。在对介质层进行第一平坦化研磨处理的过程中，利用研磨阻挡块对底部的介质层起到了保护的作用，避免了台阶结构位置处的介质层的损耗。由于台阶结构位置处的介质层得到了保留，在后续对介质层进行第二平坦化研磨处理过程中，既可保证薄膜层台阶高度满足制程工艺的需求，还可提高晶圆上介质层的产品良率。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
本发明所示实施例的上述描述(包括在说明书摘要中所述的内容)并非意在详尽列举或将本发明限制到本文所公开的精确形式。尽管在本文仅为说明的目的而描述了本发明的具体实施例和本发明的实例，但是正如本领域技术人员将认识和理解的，各种等效修改是可以在本发明的精神和范围内的。如所指出的，可以按照本发明所述实施例的上述描述来对本发明进行这些修改，并且这些修改将在本发明的精神和范围内。
Claims (10)
1.一种半导体结构的制备方法，其特征在于，包括：
提供一半导体基底；
在所述半导体基底的部分表面上形成金属层，所述金属层具有一凸起；
在所述金属层和所述半导体基底的表面上共形沉积介质层，以在所述介质层上同步所述凸起形成一台阶结构；
在所述台阶结构位置处形成研磨阻挡块；
对所述介质层进行第一平坦化处理，以减薄所述研磨阻挡块两侧的所述介质层；
湿法清洗去除所述研磨阻挡块；
对所述介质层进行第二平坦化处理。
2.根据权利要求1所述的一种半导体结构的制备方法，其特征在于，在所述台阶结构处形成研磨阻挡块的步骤，包括：
在所述介质层的表面上形成研磨阻挡层；
将所述介质层第一平面上的部分所述研磨阻挡层干法刻蚀掉，将所述介质层第二平面上的部分所述研磨阻挡层干法刻蚀掉，以在所述台阶结构位置处形成研磨阻挡块。
3.根据权利要求2所述的一种半导体结构的制备方法，其特征在于，所述研磨阻挡层为多晶硅层，通过溴化氢的刻蚀气体，将所述介质层第一平面上的部分所述多晶硅层干法刻蚀掉，将所述介质层第二平面上的部分所述多晶硅层干法刻蚀掉，以在所述台阶结构位置处形成多晶硅块。
4.根据权利要求3所述的一种半导体结构的制备方法，其特征在于，所述将所述介质层第一平面上的部分所述多晶硅层干法刻蚀掉，将所述介质层第二平面上的部分所述多晶硅层干法刻蚀掉，以在所述台阶结构位置处形成多晶硅块的步骤之后，包括：
对所述介质层进行第一平坦化处理，以减薄所述多晶硅块两侧的所述介质层；
通过氢氟酸和硝酸的混合剂进行湿法清洗，去除所述多晶硅块。
5.根据权利要求2所述的一种半导体结构的制备方法，其特征在于，所述研磨阻挡层为氮化钛层，通过三氯化硼的刻蚀气体，将所述介质层第一平面上的部分所述氮化钛层干法刻蚀掉，将所述介质层第二平面上的部分所述氮化钛层干法刻蚀掉，以在所述台阶结构位置处形成氮化钛块。
6.根据权利要求2所述的一种半导体结构的制备方法，其特征在于，所述研磨阻挡块的顶部高度与所述介质层第一平面的顶部高度相同，所述研磨阻挡块的底部高度与所述介质层第二平面的顶部高度相同。
7.根据权利要求2所述的一种半导体结构的制备方法，其特征在于，对所述介质层进行第一平坦化处理，以减薄所述研磨阻挡块两侧的所述介质层的步骤，包括：
对所述介质层第一平面进行第一平坦化处理，减薄所述研磨阻挡块第一侧的所述介质层，形成所述介质层的凸起部；
对所述介质层第二平面进行第一平坦化处理，减薄所述研磨阻挡块第二侧的所述介质层，形成所述介质层的凹陷部。
8.根据权利要求7所述的一种半导体结构的制备方法，其特征在于，所述对所述介质层第二平面进行第一平坦化处理，减薄所述研磨阻挡块第二侧的所述介质层，形成介质层的凹陷部的步骤之后，包括：
湿法清洗掉所述台阶结构位置处的研磨阻挡块；
研磨所述凸起部、所述台阶结构和所述凹陷部，对所述介质层进行第二平坦化处理。
9.根据权利要求1所述的一种半导体结构的制备方法，其特征在于，对所述介质层进行第二平坦化处理，以使得所述介质层的顶部高度与所述金属层的顶部高度之间的差值小于1500A，1nm=10A。
10.一种半导体结构，应用如权利要求1至权利要求9任一所述半导体结构的制备方法，其特征在于，包括：
一半导体基底；
金属层，设置在所述半导体基底的部分表面上，所述金属层具有一凸起；以及
介质层，设置在所述金属层和所述半导体基底的表面上。
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