CN116169023A - 台阶金属结构及硅光子器件结构的制备方法 - Google Patents

台阶金属结构及硅光子器件结构的制备方法 Download PDF

Info

Publication number
CN116169023A
CN116169023A CN202111404497.XA CN202111404497A CN116169023A CN 116169023 A CN116169023 A CN 116169023A CN 202111404497 A CN202111404497 A CN 202111404497A CN 116169023 A CN116169023 A CN 116169023A
Authority
CN
China
Prior art keywords
metal
top surface
side wall
layer
etching process
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111404497.XA
Other languages
English (en)
Inventor
陈东石
涂芝娟
蔡艳
汪巍
余明斌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Industrial Utechnology Research Institute
Original Assignee
Shanghai Industrial Utechnology Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Industrial Utechnology Research Institute filed Critical Shanghai Industrial Utechnology Research Institute
Priority to CN202111404497.XA priority Critical patent/CN116169023A/zh
Publication of CN116169023A publication Critical patent/CN116169023A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051Deposition of metallic or metal-silicide layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Optical Integrated Circuits (AREA)

Abstract

本发明提供一种台阶金属结构及硅光子器件的制备方法,包括:1)在基底上形成台阶结构;2)于台阶结构上沉积隔离介质层;3)沉积金属层,顶面金属的厚度大于侧壁金属的厚度;4)于金属层上形成图形阻挡层;5)干法刻蚀显露的顶面金属的第二部分,使顶面金属的第二部分与侧壁金属的第二部分的厚度概呈相等;6)采用各项同性刻蚀工艺去除显露的顶面金属的第二部分和侧壁金属的第二部分。本发明采用金属干法刻蚀和各向同性刻蚀工艺技术组合,通过进一步调整金属干法刻蚀和各向同性刻蚀的刻蚀厚度比例,可以使台阶结构顶面的断面位置的金属层横向腐蚀更小,金属层的横向腐蚀尺寸更可控。

Description

台阶金属结构及硅光子器件结构的制备方法
技术领域
本发明属于半导体器件设计及制造领域,特别是涉及一种台阶金属结构及硅光子器件结构的制备方法。
背景技术
集成电路的发展趋势是浅结、浅台阶、高集成度,通常硅台阶高度不会大于1微米。当硅台阶高度大于1微米时,采用平坦化工艺填平硅表面台阶做后,后续工艺仍旧可以填平后的平坦表面进行。
然而,通常的硅光电子技术的厚硅工艺波导尺寸超过了3微米,在金属层次工艺时,形成的台阶高度甚至超过10微米,在这种衬底上做金属布线加工,传统的金属干法刻蚀工艺是从上向下刻蚀,理论上台阶侧壁处的金属要用几个小时才能刻蚀干净,会严重增加工艺时间和工艺成本。
应该注意,上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明,并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种台阶金属结构及硅光子器件结构的制备方法,用于解决现有技术中硅光电子技术厚硅工艺存在高台阶表面金属层干法刻蚀耗时时间长的问题。
为实现上述目的及其他相关目的,本发明提供一种台阶金属结构的制备方法,所述制备方法包括:1)提供一个基底,在所述基底上形成凸起状的台阶结构,所述台阶结构包括顶面和位于所述顶面和所述基底之间的侧壁;2)于所述台阶结构的顶面和侧壁沉积隔离介质层;3)于所述隔离介质层上沉积金属层,所述金属层包括位于所述台阶结构顶面的顶面金属和位于所述台阶结构侧壁的侧壁金属,所述顶面金属的厚度大于所述侧壁金属的厚度;4)于所述金属层上形成图形阻挡层,所述图形阻挡层覆盖所述顶面金属的第一部分,显露所述顶面金属的第二部分,并覆盖所述侧壁金属的第一部分,显露所述侧壁金属的第二部分;5)干法刻蚀显露的所述顶面金属的第二部分,所述干法刻蚀的刻蚀方向为垂直所述顶面金属,以去除所述顶面金属的第二部分的部分厚度,使所述顶面金属的第二部分的厚度与所述侧壁金属的第二部分概呈相等;6)采用各项同性刻蚀工艺去除显露的所述顶面金属的第二部分和所述侧壁金属的第二部分;7)去除所述图形阻挡层。
可选地,所述台阶结构的高度大于或等于3微米。
可选地,所述台阶结构的顶面平行于所述基底表面,所述台阶结构的侧壁垂直于所述基底表面。
可选地,步骤6)所述各项同性刻蚀工艺对所述金属层的刻蚀速率大于步骤5)所述干法刻蚀对所述金属层的刻蚀速率。
可选地,步骤6)所述各项同性刻蚀工艺对所述金属层的刻蚀速率为步骤5)所述干法刻蚀对所述金属层的刻蚀速率的2倍以上。
可选地,所述各项同性刻蚀工艺对所述顶面金属的第二部分的刻蚀速率和对所述侧壁金属的第二部分的刻蚀速率相等。
可选地,所述各项同性刻蚀工艺包括湿法腐蚀工艺和各向同性干法刻蚀工艺中的一种。
可选地,步骤5)干法刻蚀显露的所述顶面金属的第二部分后,所述顶面金属的第二部分的厚度与所述侧壁金属的第二部分的厚度差为小于或等于0.1微米。
可选地,步骤5)的干法刻蚀与步骤6)的各项同性刻蚀工艺之间设置有工艺衔接时间限制,所述衔接时间为不超过4小时。
可选地,所述金属层包括Al和Cu中的一种或两种组成的合金。
本发明还提供一种硅光子器件结构的制备方法,所述制备方法包括如上任意一项所述的台阶金属结构的制备方法,其中,所述台阶结构为硅光子器件结构的波导结构。
如上所述,本发明的台阶金属结构及硅光子器件结构的制备方法,具有以下有益效果:
本发明的台阶金属结构的制备方法,可在较短的时间内有效刻蚀干净高台阶侧壁的金属层,解决高台阶表面金属刻蚀的难题。本发明可以广泛应用于硅光子技术,同时也可广泛应用于类似高台阶产品的加工中,例如集成电路特种工艺产品的生产和MEMS产品等,具有广泛的应用前景。
本发明采用金属干法刻蚀和各向同性刻蚀工艺(如湿法腐蚀)技术组合,通过进一步调整金属干法刻蚀和各向同性刻蚀的刻蚀厚度比例,可以使台阶结构顶面的断面位置的金属层横向腐蚀更小,金属层的横向腐蚀尺寸更可控。
附图说明
所包括的附图用来提供对本申请实施例的进一步的理解,其构成了说明书的一部分,用于说明本申请的实施方式,并与文字描述一起来阐释本申请的原理。显而易见地,下面描述中的附图仅仅是本申请的一些实施例。
图1~图7显示为本发明实施例的台阶金属结构的制备方法各步骤所呈现的结构示意图。
元件标号说明
101 基底
102 台阶结构
1021 台阶结构的侧壁
1022 台阶结构的顶面
103 隔离介质层
104 金属层
1041 侧壁金属
1042 顶面金属
1043 侧壁金属的第一部分
1044 顶面金属的第一部分
1045 侧壁金属的第二部分
1046 顶面金属的第二部分
105 图形阻挡层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
应该强调,术语“包括/包含”在本文使用时指特征、整件、步骤或组件的存在,但并不排除一个或更多个其它特征、整件、步骤或组件的存在或附加。
针对一种实施方式描述和/或示出的特征可以以相同或类似的方式在一个或更多个其它实施方式中使用,与其它实施方式中的特征相组合,或替代其它实施方式中的特征。
如在详述本发明实施例时,为便于说明,表示器件结构的剖面图会不依一般比例作局部放大,而且所述示意图只是示例,其在此不应限制本发明保护的范围。此外,在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述,此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到,这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外,当一层被称为在两层“之间”时,它可以是所述两层之间仅有的层,或者也可以存在一个或多个介于其间的层。
在本申请的上下文中,所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例,也可以包括另外的特征形成在第一和第二特征之间的实施例,这样第一和第二特征可能不是直接接触。
需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可为一种随意的改变,且其组件布局型态也可能更为复杂。
如图1~图7所示,本实施例提供一种台阶金属结构的制备方法,所述制备方法包括以下步骤:
如图1所示,首先进行步骤1),提供一个基底101,在所述基底101上形成凸起状的台阶结构102,所述台阶结构102包括顶面1022和位于所述顶面和所述基底101之间的侧壁1021。
在一个实施例中,所述基底101可以为硅、锗、锗硅、绝缘体上硅、绝缘体上锗、绝缘体上锗硅、碳化硅、三五族半导体化合物、蓝宝石等。在本实施例中,所述基底101的材料选用为硅。
所述台阶结构102呈凸台形成于所述基底101上,所述台阶结构102可以通过刻蚀工艺形成于所述基底101上,所述台阶结构102的高度大于或等于3微米,例如,所述台阶结构102的高度可以为3微米、5微米、6微米等,所述台阶结构102的宽度可以依据实际需求进行调整,例如,可以依据光波导所需的参数进行设定。在一个实施例中,所述台阶结构102的顶面1022平行于所述基底101表面,所述台阶结构的侧壁1021垂直于所述基底101表面。
如图2所示,然后进行步骤2),于所述基底101表面、台阶结构102的顶面和侧壁沉积隔离介质层103。
在一个实施例中,所述隔离介质层103可以为二氧化硅、氮化硅、氮氧化硅等绝缘材料,其可以通过如等离子体增强化学气相沉积工艺(PECVD)等制备。
如图3所示,接着进行步骤3),于所述隔离介质层103上沉积金属层104,所述金属层104包括位于所述台阶结构102顶面的顶面金属1042和位于所述台阶结构102侧壁的侧壁金属1041,所述顶面金属1042的厚度大于所述侧壁金属1041的厚度。
在一个实施例中,通过金属溅射工艺于所述隔离介质层103上沉积金属层104,由于金属沉积的特点,金属在水平面上的沉积速度大于在垂直面上的沉积速度,最终所述顶面金属1042的厚度大于所述侧壁金属1041的厚度。
在一个实施例中,所述金属层104包括Al和Cu中的一种或两种组成的合金。
如图4所示,接着进行步骤4),于所述金属层104上形成图形阻挡层105,所述图形阻挡层105覆盖所述顶面金属1042的第一部分1044,显露所述顶面金属1042的第二部分1046,并覆盖所述侧壁金属1041的第一部分1043,显露所述侧壁金属1041的第二部分1045。
在一个实施例中,所述图形阻挡层105可以为图形光刻胶层,其可以通过旋涂工艺、曝光工艺和显影工艺形成。
如图5所示,接着进行步骤5),干法刻蚀显露的所述顶面金属1042的第二部分1046,所述干法刻蚀的刻蚀方向为垂直所述顶面金属1042,以去除所述顶面金属1042的第二部分1046的部分厚度,使所述顶面金属1042的第二部分1046的厚度与显露所述侧壁金属1041的第二部分1045概呈相等。所述概呈相等,是指将所述顶面金属1042的第二部分1046的厚度与显露所述侧壁金属1041的第二部分1045设定为相等,但由于现有工艺条件的限制,可能会存在一定的合理误差,在该合理误差内,可以认定为所述顶面金属1042的第二部分1046的厚度与显露所述侧壁金属1041的第二部分1045概呈相等。在一个实施例中,干法刻蚀显露的所述顶面金属1042的第二部分1046后,所述顶面金属1042的第二部分1046的厚度与显露所述侧壁金属1041的第二部分1045的厚度差为小于或等于0.1微米。
如图6所示,接着进行步骤6),采用各项同性刻蚀工艺去除显露的所述顶面金属1042的第二部分1046和所述侧壁金属1041的第二部分1045。
由于经过步骤3)沉积的所述顶面金属1042的厚度大于所述侧壁金属1041的厚度,第一,如果采用单一的垂直的干法刻蚀工艺,对于侧壁金属1041,其高度非常大,因此,要将侧壁金属1041完全去除,需要非常长的工艺时间,这会大大提高工艺时间成本以及工艺刻蚀成本。第二,如果采用单一的各项同性刻蚀工艺,由于所述顶面金属1042的厚度大于所述侧壁金属1041的厚度,在侧壁金属1041被完全去除后,顶面金属1042会有较大的厚度残留,需要进一步各项同性刻蚀去除,因此,会对顶面金属1042的断面处,造成较大的横向刻蚀,导致顶面金属1042的形貌有较大的缺失,大大降低器件的性能。本发明采用金属干法刻蚀和各向同性刻蚀工艺(如湿法腐蚀)技术组合,通过进一步调整金属干法刻蚀和各向同性刻蚀的刻蚀厚度比例,可以使台阶结构102顶面的断面位置的金属层104横向腐蚀更小,金属层104的横向腐蚀尺寸更可控。
在本实施例中,所述各项同性刻蚀工艺对所述顶面金属1042的第二部分1046的刻蚀速率和对所述侧壁金属1041的第二部分1045的刻蚀速率相等,以使得厚度概呈相等的所述顶面金属1042的第二部分1046和所述侧壁金属1041的第二部分1045可以基本同时被去除,从而大大减小台阶结构102顶面的断面位置的金属层104横向腐蚀。
在一个实施例中,所述各项同性刻蚀工艺包括湿法腐蚀工艺和各向同性干法刻蚀工艺中的一种。
在一个实施例中,步骤6)所述各项同性刻蚀工艺对所述金属层104的刻蚀速率大于步骤5)所述干法刻蚀对所述金属层104的刻蚀速率。例如,步骤6)所述各项同性刻蚀工艺对所述金属层104的刻蚀速率为步骤5)所述干法刻蚀对所述金属层104的刻蚀速率的2倍以上,以提高所述金属层104的去除效率。
在一个实施例中,步骤5)的干法刻蚀与步骤6)的各项同性刻蚀工艺之间设置有工艺衔接时间限制,所述衔接时间为不超过4小时。
如图7所示,最后进行步骤7),去除所述图形阻挡层105。
本实施例还提供一种硅光子器件结构的制备方法,所述制备方法包括如上实施例所述的台阶金属结构的制备方法,其中,所述台阶结构102为硅光子器件结构的波导结构。
如上所述,本发明的台阶金属结构及硅光子器件结构的制备方法,具有以下有益效果:
本发明的台阶金属结构的制备方法,可在较短的时间内有效刻蚀干净高台阶侧壁的金属层104,解决高台阶表面金属刻蚀的难题。本发明可以广泛应用于硅光子技术,同时也可广泛应用于类似高台阶产品的加工中,例如集成电路特种工艺产品的生产和MEMS产品等,具有广泛的应用前景。
本发明采用金属干法刻蚀和各向同性刻蚀工艺(如湿法腐蚀)技术组合,通过进一步调整金属干法刻蚀和各向同性刻蚀的刻蚀厚度比例,可以使台阶结构102顶面的断面位置的金属层104横向腐蚀更小,金属层104的横向腐蚀尺寸更可控。
所以,本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。

Claims (11)

1.一种台阶金属结构的制备方法,其特征在于,所述制备方法包括:
1)提供一个基底,在所述基底上形成凸起状的台阶结构,所述台阶结构包括顶面和位于所述顶面和所述基底之间的侧壁;
2)于所述台阶结构的顶面和侧壁沉积隔离介质层;
3)于所述隔离介质层上沉积金属层,所述金属层包括位于所述台阶结构顶面的顶面金属和位于所述台阶结构侧壁的侧壁金属,所述顶面金属的厚度大于所述侧壁金属的厚度;
4)于所述金属层上形成图形阻挡层,所述图形阻挡层覆盖所述顶面金属的第一部分,显露所述顶面金属的第二部分,并覆盖所述侧壁金属的第一部分,显露所述侧壁金属的第二部分;
5)干法刻蚀显露的所述顶面金属的第二部分,所述干法刻蚀的刻蚀方向为垂直所述顶面金属,以去除所述顶面金属的第二部分的部分厚度,使所述顶面金属的第二部分的厚度与所述侧壁金属的第二部分概呈相等;
6)采用各项同性刻蚀工艺去除显露的所述顶面金属的第二部分和所述侧壁金属的第二部分;
7)去除所述图形阻挡层。
2.根据权利要求1所述的台阶金属结构的制备方法,其特征在于:所述台阶结构的高度大于或等于3微米。
3.根据权利要求1所述的台阶金属结构的制备方法,其特征在于:所述台阶结构的顶面平行于所述基底表面,所述台阶结构的侧壁垂直于所述基底表面。
4.根据权利要求1所述的台阶金属结构的制备方法,其特征在于:步骤6)所述各项同性刻蚀工艺对所述金属层的刻蚀速率大于步骤5)所述干法刻蚀对所述金属层的刻蚀速率。
5.根据权利要求4所述的台阶金属结构的制备方法,其特征在于:步骤6)所述各项同性刻蚀工艺对所述金属层的刻蚀速率为步骤5)所述干法刻蚀对所述金属层的刻蚀速率的2倍以上。
6.根据权利要求1所述的台阶金属结构的制备方法,其特征在于:所述各项同性刻蚀工艺对所述顶面金属的第二部分的刻蚀速率和对所述侧壁金属的第二部分的刻蚀速率相等。
7.根据权利要求1所述的台阶金属结构的制备方法,其特征在于:所述各项同性刻蚀工艺包括湿法腐蚀工艺和各向同性干法刻蚀工艺中的一种。
8.根据权利要求1所述的台阶金属结构的制备方法,其特征在于:步骤5)干法刻蚀显露的所述顶面金属的第二部分后,所述顶面金属的第二部分的厚度与所述侧壁金属的第二部分的厚度差为小于或等于0.1微米。
9.根据权利要求1所述的台阶金属结构的制备方法,其特征在于:步骤5)的干法刻蚀与步骤6)的各项同性刻蚀工艺之间设置有工艺衔接时间限制,所述衔接时间为不超过4小时。
10.根据权利要求1所述的台阶金属结构的制备方法,其特征在于:所述金属层包括Al和Cu中的一种或两种组成的合金。
11.一种硅光子器件结构的制备方法,其特征在于:所述制备方法包括如权利要求1~10任意一项所述的台阶金属结构的制备方法,其中,所述台阶结构为硅光子器件结构的波导结构。
CN202111404497.XA 2021-11-24 2021-11-24 台阶金属结构及硅光子器件结构的制备方法 Pending CN116169023A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111404497.XA CN116169023A (zh) 2021-11-24 2021-11-24 台阶金属结构及硅光子器件结构的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111404497.XA CN116169023A (zh) 2021-11-24 2021-11-24 台阶金属结构及硅光子器件结构的制备方法

Publications (1)

Publication Number Publication Date
CN116169023A true CN116169023A (zh) 2023-05-26

Family

ID=86418701

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111404497.XA Pending CN116169023A (zh) 2021-11-24 2021-11-24 台阶金属结构及硅光子器件结构的制备方法

Country Status (1)

Country Link
CN (1) CN116169023A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117855037A (zh) * 2024-03-07 2024-04-09 合肥晶合集成电路股份有限公司 一种半导体结构及其制备方法
CN117855037B (zh) * 2024-03-07 2024-06-04 合肥晶合集成电路股份有限公司 一种半导体结构及其制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117855037A (zh) * 2024-03-07 2024-04-09 合肥晶合集成电路股份有限公司 一种半导体结构及其制备方法
CN117855037B (zh) * 2024-03-07 2024-06-04 合肥晶合集成电路股份有限公司 一种半导体结构及其制备方法

Similar Documents

Publication Publication Date Title
CN109166822A (zh) 半导体器件制作方法及半导体器件
CN110459464B (zh) 一种厚膜氮化硅的区域挖槽制备方法
CN101958275B (zh) 接触孔形成方法
CN102903670A (zh) 低成本tsv立体集成工艺方法
CN105470146A (zh) 采用cmp工艺制作大通孔晶圆转接板的方法
US11011601B2 (en) Narrow gap device with parallel releasing structure
CN116169023A (zh) 台阶金属结构及硅光子器件结构的制备方法
CN218731005U (zh) 硅光器件
WO2024000358A1 (zh) 金属微结构及半导体器件的制备方法
CN212570982U (zh) 半导体结构
CN102881650B (zh) 一种双大马士革结构的制作方法
CN108054137B (zh) 金属互连结构及其制作方法
CN102646573B (zh) 半导体器件及其制作方法
US10357768B2 (en) MEMS device and fabrication method thereof
CN105140174A (zh) 一种tsv通孔侧壁的平坦化方法
KR100238452B1 (ko) 초미세 구조 일괄 성장방법
CN103296039B (zh) 一种背照式影像传感器深沟槽刻蚀方法
US20210371274A1 (en) Deep cavity etching method
TW202023031A (zh) 半導體裝置
CN1324652C (zh) 制造半导体器件的方法
CN115346912B (zh) 浅沟槽隔离结构的制备方法
CN101728255B (zh) 在晶圆上制造栅极的方法
CN102856190A (zh) 条形结构的刻蚀方法
CN218498069U (zh) 集成电路
CN113035729B (zh) 混合键合方法及键合用衬底

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination