KR19990003034A - 반도체소자의 평탄화방법 - Google Patents
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Abstract
본 발명은 반도체소자의 평탄화방법에 관한 것으로, 셀부와 주변회로부에 발생하는 단차를 제거하는 경우에, 평탄화막 상부의 단차가 높은 부분에 식각방지층을 형성하고, 상기 구조의 전표면에 절연막을 형성한 후 상기 식각방지층이 드러날 때 까지 상기 절연막을 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함) 공정으로 연마함으로써 상기 셀부와 주변회로부를 평탄화시켜 후속 공정을 용이하게 하는 기술이다.
Description
본 발명은 반도체소자의 평탄화방법에 관한 것으로써, 특히 셀부와 주변회로부에 형성된 단차를 제거하는 공정시 단차가 높은 부분에 식각장벽층을 형성한 다음, 평탄화막을 증착하고 식각공정을 실시하고 상기 셀부와 주변회로부의 단차를 제거함으로써 후속공정을 용이하게 하는 기술에 관한 것이다.
집적도가 낮은 반도체소자는 단차가 작아 각 도전층들의 패터닝이나 평탄화에 별다른 문제점이 없었으나, 소자가 고집적화되어 각층들간의 단차 및 적층되는 막의 수가 증가되면 소자의 제조 공정에서 노칭(notching)이나 단선등의 불량들이 발생하게 되며, 이를 방지하기 위하여 적층막들의 상부를 평탄화하는 평탄화 공정이 공정수율 및 소자의 신뢰성에 중요한 영향을 미치게 된다.
현재 1M DRAM 이상의 소자에서는 다량의 불순물을 함유하여 유동성이 우수하고 화학기상증착(chemical vapor deposition : 이하 CVD 라 함)방법으로 형성되어 단차피복성이 우수한 비.피.에스.지(boro phospho silicate glass : 이하 BPSG라 함), 테오스(tetra ethyl ortho silicate : 이하 TEOS 라 함) 산화막 및 SOG 등을 평탄화막으로 널리 사용하고 있다.
그러나, 상기의 평탄화막들은 우수한 유동성에도 불구하고 평탄화의 정도에 한계가 있어 셀영역과 주변 회로지역의 단차가 0.8~1.0㎛로 단차가 계속 유지되어 256M DRAM 이상의 고집적 소자 제조 공정에 있어서 문제를 일으킨다.
일반적으로, 다층 금속(multi layer metal)에서 평탄화를 위해 사용하는 재료는 SOG막을 사용하는 것이 가장 보편적이다. 이러한 SOG막은 평탄화 특성이 양호한 반면에 친수성 성질을 갖고 있어 SOG가 수분을 잘 흡수한다. SOG막이 수분을 흡수하면 피.씨.티.(pressure cooker test : PCT) 불량, 보호층 크랙, 소자의 오동작등 소자의 신뢰성에 악영향을 미치게 된다.
상기와 같은 종래기술에 따른 반도체소자의 평탄화방법은, SOG 막에 함유된 수분과 솔벤트(solvent)에 의해 금속이 부식(corrosion), 상기 SOG 막의 수측 및 전면식각공정 등에 의해 파티클이 발생하여 금속배선에 악영향을 미치는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, CMP 식각장벽층을 형성한 후 식각함으로써 CMP 되는 두께를 일정하게 하여 셀부와 주변회로부에 형성되는 글로벌 단차를 제거하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 평탄화방법을 제공하는데 그 목적이 있다.
도 1 내지 도 5는 본 발명의 실시예에 따른 반도체소자의 평탄화방법을 도시한 단면도.
* 도면의 주요부분에 대한 부호 설명
10 : 반도체기판, 11 : 층간절연막, 13 : 제1절연막, 15 ; 전하저장전극, 17 : 플레이트전극, 19 : 제2절연막, 21 ; 감광막 패턴, 23 : 제3절연막
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의평탄화방법은,
단차를 갖는 반도체소자 상부에 식각장벽층을 형성하는 공정과,
상기 식각장벽층 상부에 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 마스크로 하여 식각장벽층을 패터닝하는 공정과,
상기 감광막 패턴을 제거하는 공정과,
상기 구조의 전표면에 평탄화 절연막을 형성하는 공정과,
상기 평탄화 절연막을 제거하는 공정을 포함하는 것을 특징으로 한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는, 셀부와 주변회로부에 형성되는 단차를 제거하기 위해 단차가 높은 부분에 식각선택비가 낮은 절연막으로 식각장벽층을 형성하고, 전체표면 상부에 평탄화 절연막인 BPSG를 형성한 다음, CMP 공정으로 상기 식각장벽층이 드러날 때까지 상기 평탄화 절연막을 연마하여 상기 셀부와 주변회로부를 평탄화시키는 것이다.
이하, 첨부된 도면을 참고로 하여 상세히 설명하기로 한다.
도 1 내지 도 5는 본 발명의 실시예에 따른 반도체소자의 평탄화방법을 나타낸 단면도이다.
먼저, 반도체기판(10) 상부에 소자분리를 위한 필드산화막(도시안됨)과 게이트산화막(도시안됨)을 형성하고, 상기 게이트전극과 소오스/드레인전극으로 구성되는 모스 전계효과 트랜지스터를 형성한 후, 상기 구조의 전표면에 층간절연막(11)을 형성한다.
다음, 상기 소오스/드레인전극 중 전하저장전극 콘택으로 예정되어 있는 부분 상측의 층간절연막(11)을 제거하여 전하저장전극 콘택홀(도시안됨)을 형성한다.
그 다음, 상기 구조의 전표면에 인이나 보론 등과 같은 불순물이 도핑된 다결정실리콘층을 적층하여 전하저장전극 콘택홀을 통하여 소오스/드레인전극과 접촉되도록한 후, 그 상부에 진성 다결정실리콘층과 도핑된 다결정실리콘층을 반복 적층한다.
그 후, 상기 도핑된 다결정실리콘층 및 진성 다결정실리콘층을 패터닝하여 전하저장전극(15)으로 예정된 부분만 남도록 한다.
다음, 상기 전하저장전극(15) 상부에 유전체막(도시안됨)을 증착하고, 그 상부에 플레이트전극(17)을 형성하기 위한 도전체를 증착한다.
그 다음, 상기 플레이트전극(17) 상부에 감광막(도시안됨)을 도포한다.
그리고, 상기 감광막은 플레이트전극 마스크 패턴(도시안됨)을 사용하여 사진식각공정을 실시하여 캐패시터를 완성한다.
그리고, 상기 구조의 전표면에 제1절연막(13)을 증착하여 평탄화한다.
그러나, 상기 반도체기판(10) 상부에 형성된 캐패시터 때문에 소자가 형성되지 않은 주변회로부와 단차를 갖게 된다.(도 1)
그 다음, 상기 단차를 제거하기 위해 상기 제1절연막(13) 상부에 식각장벽층인 제2저연막(19)을 적당한 두께로 증착한다. 이때, 상기 제2절연막(19)은 피.이.-질화막(PE-nitride, 이하 PE-질화막 이라 함)으로 증착한다.
그리고, 상기 제2절연막(19) 상부에 감광막(21)을 도포한다.
그 후, 상기 플레이트전극 마스크를 사용한 사진식각공정으로 상기 감광막(21)을 식각하고, 상기 제2절연막(19)을 선택적으로 제거하여 패터닝한다. 이때, 상기 제2절연막(19)은 상기 캐패시터가 위치하는 셀부에만 형성되게 한다.(도 2)
다음, 상기 감광막(21)을 제거한다.(도 3)
그 다음, 상기 구조의 전표면에 제3절연막(23)을 형성한다. 여기서, 상기 제3절연막(23)은 BPSG로 한다.(도 4)
그리고, 상기 제3절연막(23)은 CMP 공정을 상기 제2절연막(19)이 드러날 때까지 실시하여 셀부와 주변회로부에 형성되는 단차를 제거한다. 여기서, 상기 제2절연막(19)과 제3절연막(23)의 식각선택비는 1 : 3 정도이다.(도 5)
참고로, 상기와 같은 방법의 평탄화 공정은 금속배선 사이의 절연막 형성시, 다결정실리콘과 금속배선공정 사이의 절연막 형성시 및 다결정실리콘과 다결정실리콘 사이에 절연막 형성시에 사용할 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 평탄화방법은, 셀부와 주변회로부에 발생하는 단차를 제거하는 공정에서 평탄화막 상부의 단차가 높은 부분에 식각방지층을 형성하고, 상기 구조의 전표면에 절연막을 형성한 후 상기 식각방지층이 드러날 때까지 상기 절연막을 CMP공정으로 연마함으로써 상기 셀부와 주변회로부를 평탄화시켜 후속 공정을 용이하게 하는 이점이 있다.
Claims (6)
- 단차를 갖는 반도체소자 상부에 식각장벽층을 형성하는 공정과,상기 식각장벽층 상부에 감광막 패턴을 형성하는 공정과,상기 감광막 패턴을 마스크로 하여 식각장벽층을 패터닝하는 공정과,상기 감광막 패턴을 제거하는 공정과,상기 구조의 전표면에 평탄화 절연막을 형성하는 공정과,상기 평탄화 절연막을 제거하는 공정을 포함하는 반도체소자의 평탄화방법.
- 청구항 1에 있어서,상기 식각장벽층은 PE-질화막으로 형성하는 것을 특징으로 하는 반도체소자의 평탄화방법
- 청구항 1에 있어서,상기 평탄화 절연막은 BPSG로 형성하는 것을 특징으로 하는 반도체소자의 평탄화방법
- 청구항 1 내지 청구항 3에 있어서,상기 식각장벽층과 평탄화 절연막의 식각선택비는 1 : 3 정도인 것을 특징으로 하는 반도체소자의 평탄화방법
- 청구항 1에 있어서,상기 감광막 패턴을 플레이트전극 마스크를 이용한 사진식각공정으로 형성하는 것을 특징으로 하는 반도체소자의 평탄화방법
- 청구항 1에 있어서,상기 평탄화 절연막 제거공정은 CMP 방법으로 실시하는 것을 특징으로 하는 반도체소자의 평탄화방법
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1997
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