KR19990055810A - 반도체소자의 평탄화방법 - Google Patents

Abstract

본 발명은 반도체소자의 평탄화방법에 관한 것으로, 전하저장전극 형성후 단차피복성이 우수한 물질로 평탄화막을 형성하는 공정에서 셀부와 주변회로부에 발생하는 단차를 제거하기 위해 상기 셀부를 노출시키는 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각마스크로 사용하여 상기 셀부에 형성되어 있는 평탄화막을 건식식각으로 제거하고, 상기 식각공정으로 제거되지 않은 셀부와 주변회로부의 경계면에 남아있는 평탄화막을 습식식각공정으로 제거함으로써 셀부와 주변회로부 간의 단차를 줄여 후속 금속배선 형성시 브리지(bridge)를 방지하며 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 평탄화방법

본 발명은 반도체소자의 평탄화방법에 관한 것으로써, 특히 셀부와 주변회로부에 형성된 단차를 제거하는 공정시 단차가 낮은 주변회로부에 감광막 패턴을 형성하여 단차가 높은 셀부의 평탄화막을 건식식각방법으로 식각한 후, 상기 셀부와 주변회로부 경계면에 남아 있는 평탄화막을 습식식각방법으로 제거함으로써 상기 셀부와 주변회로부의 단차를 제거하여 후속공정을 용이하게 실시하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시켜 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.

집적도가 낮은 반도체소자는 단차가 작아 각 도전층들의 패터닝이나 평탄화에 별다른 문제점이 없었으나, 소자가 고집적화되어 각층들간의 단차 및 적층되는 막의 수가 증가되면 소자의 제조 공정에서 나칭(notching)이나 단선등의 불량들이 발생하게 되며, 이를 방지하기 위하여 적층막들의 상부를 평탄화하는 공정이 공정수율 및 소자의 신뢰성에 중요한 영향을 미치게 된다.

현재 1M DRAM 이상의 소자에서는 다량의 불순물을 함유하여 유동성이 우수하고 화학기상증착(chemical vapor deposition : 이하 CVD 라 함)방법으로 형성되어 단차피복성이 우수한 비.피.에스.지.(boro phospho silicate glass : 이하 BPSG라 함), 테오스(tetra ethyl ortho silicate :이하 TEOS 라 함) 산화막 및 SOG 등을 평탄화막으로 널리 사용하고 있다.

그러나, 상기의 평탄화막들은 우수한 유동성에도 불구하고 평탄화의 정도에 한계가 있어 셀영역과 주변 회로지역의 단차가 0.8 ∼ 1.0 ㎛로 단차가 계속 유지되어 256M DRAM 이상의 고집적 소자 제조 공정에 있어서 문제를 일으킨다.

상기와 같이 종래기술에 따른 반도체소자의 평탄화방법은, 소자가 고집적화될수록 전하저장전극의 단차가 높아지고, 그에 따라 셀부와 주변회로부 간에 단차가 크게 발생되어 후속 플레이트 전극 형성공정 및 금속배선 형성에 어려움이 있고 그에 따른 소자의 특성이 열악해지는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 평탄화막을 형성한 다음, 단차가 낮은 주변회로부에 감광막 패턴을 형성한 후, 단차가 높은 셀부에 형성되어 있는 평탄화막을 건식식각방법으로 제거하여 단차를 줄이고, 상기 주변회로부와 셀부의 경계부분에 남아있는 평탄화막을 습식식각방법으로 제거하여 셀부와 주변회로부에 형성되는 단차를 제거하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 평탄화방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1e 는 본 발명의 제1실시예에 따른 반도체소자의 평탄화방법을 도시한 단면도.

도 2a 내지 도 2d 는 본 발명의 제2실시예에 따른 반도체소자의 평탄화방법을 도시한 단면도.

<도면의 주요부분에 대한 부호 설명>

11 : 반도체기판 13 : 소자분리 산화막

15 : 게이트 산화막 17 : 게이트 전극

19 : 소오스/드레인전극 23 : 제1층간절연막

25 : 비트라인 27 : 제2층간절연막

29 : 전하저장전극 31 : 유전체막

33 : 플레이트 전극 35 : 평탄화막

37 : 감광막 패턴 39 : 금속배선

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 평탄화방법은,

소정의 구조물에 의해 셀부와 주변회로부를 구비하는 반도체기판 상부에 평탄화막을 형성하는 공정과,

상기 평탄화막에서 셀부를 노출시키는 감광막 패턴을 형성하는 공정과,

상기 감광막 패턴을 식각마스크로 사용하여 상기 평탄화막의 일부 두께를 제거하되 셀부의 평탄화막이 주변회로부의 평탄화막보다 낮아지도록 건식식각하는 공정과,

상기 감광막 패턴을 제거하는 공정과,

상기 반도체기판의 셀부와 주변회로부의 경계부분에 남아 있는 단차를 습식식각하여 제거하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 상세히 설명하기로 한다.

도 1a 내지 도 1e 는 본 발명의 제1실시예에 따른 반도체소자의 평탄화방법을 나타낸 단면도이다.

먼저, 반도체기판(11) 상부에 소자분리를 위한 소자분리 산화막(13), 게이트산화막(15)을 형성하고, 상기 반도체기판(11)의 셀부에 게이트 전극(17)과 소오스/드레인전극(19) 을 형성한 후, 상기 구조의 전표면에 제1층간절연막(23)을 형성한다.

다음, 상기 소오스/드레인전극(19) 중 비트라인 콘택으로 예정되어 있는 부분 상측의 제1층간절연막(23)을 제거하여 비트라인 콘택홀(도시안됨)을 형성하고, 상기 소오스/드레인전극(19)과 접속되는 비트라인(25)을 형성하고, 그 상부에 제2층간절연막(27)을 형성한다.

그 다음, 상기 소오스/드레인전극(19) 중 전하저장전극 콘택으로 예정되어 있는 부분 상측의 층간절연막(23)을 제거하여 전하저장전극 콘택홀(도시안됨)을 형성한다.

다음, 상기 구조의 전표면에 인이나 보론 등과 같은 불순물이 도핑된 다결정실리콘층을 적층하여 전하저장전극 콘택홀을 통하여 소오스/드레인전극(19)과 접촉되도록한 후, 도핑된 다결정실리콘층 및 진성 다결정실리콘층으로 형성된 전하저장전극(29)을 형성한다.

그 다음, 상기 전하저장전극(29) 상부에 유전체막(31)을 형성하고, 플레이트전극(33)을 형성하기 위한 도전체를 형성한다.

다음, 상기 플레이트전극(33) 상부에 감광막(도시안됨)을 도포한다.

그리고, 상기 감광막은 플레이트전극 마스크 패턴(도시안됨)을 사용하여 사진식각공정을 실시하여 캐패시터를 완성한다. (도 1a참조)

다음, 상기 구조의 전표면에 평탄화막(35)으로 단차피복성이 우수한 비.피.에스.지.(boro phospho silicate glass, 이하 BPSG 라 함)를 8000 ∼ 9000Å두께 형성하고, 700 ∼ 900℃의 온도에서 5 ∼ 30분간 가열하여 플로우(flow)시킨다. (도 1b참조)

그 다음, 상기 반도체기판(11)의 셀부를 노출시키는 감광막 패턴(37)을 형성한다. (도 1c참조)

다음, 상기 감광막 패턴(37)을 식각마스크로 사용하여 상기 평탄화막(35)을 4000 ∼ 5000Å 두께 건식식각방법으로 식각하여 셀부와 주변회로부의 단차를 줄이고, 상기 감광막 패턴(37)을 제거한다.

그 다음, 상기 반도체기판(11)의 셀부와 주변회로부의 경계면에 상기 식각공정으로 제거되지 않은 ⓐ 부분을 습식식각방법으로 제거하고, 700 ∼ 900℃의 온도에서 5 ∼ 30분간 가열하여 플로우(flow)시켜 셀부와 주변회로부의 단차를 줄인다. (도 1d참조)

그리고, 후속공정으로 금속배선(39)을 형성한다. (도 1e참조)

본 발명의 제2실시예에 대하여 살펴보면 다음과 같다.

먼저, 도 1a 까지의 공정을 순차적으로 진행한 후, 전면에 평탄화막(36)으로 단차피복성이 우수한 BPSG 를 17000 ∼ 18000Å두께 형성한다. (도 2a참조)

다음, 상기 평탄화막(36)을 3000 ∼ 5000Å두께 전면식각하여 제거한다. (도 2b참조)

그 다음, 상기 반도체기판의 셀부를 노출시키는 감광막 패턴(도시안됨)을 형성한다.

다음, 상기 감광막 패턴을 식각마스크로 사용하여 상기 평탄화막(36)을 9000 ∼ 10000Å 두께 건식식각방법으로 식각하여 셀부와 주변회로부의 단차를 줄이고, 상기 감광막 패턴을 제거한다.

그 다음, 상기 반도체기판의 셀부와 주변회로부의 경계면에 상기 식각공정으로 제거되지 않은 ⓑ 부분을 습식식각방법으로 제거하고, 700 ∼ 900℃의 온도에서 5 ∼ 30분간 가열하여 플로우시켜 셀부와 주변회로부의 단차를 줄이고, 금속배선(40)을 형성한다. (도 2d참조)

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 평탄화방법은, 전하저장전극 형성후 단차피복성이 우수한 물질로 평탄화막을 형성하는 공정에서 셀부와 주변회로부에 발생하는 단차를 제거하기 위해 상기 셀부를 노출시키는 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각마스크로 사용하여 상기 셀부에 형성되어 있는 평탄화막을 건식식각으로 제거하고, 상기 식각공정으로 제거되지 않은 셀부와 주변회로부의 경계면에 남아있는 평탄화막을 습식식각공정으로 제거함으로써 셀부와 주변회로부 간의 단차를 줄여 후속 금속배선 형성시 브리지(bridge)를 방지하며 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (6)

1. 소정의 구조물에 의해 셀부와 주변회로부를 구비하는 반도체기판 상부에 평탄화막을 형성하는 공정과,

   상기 평탄화막에서 셀부를 노출시키는 감광막 패턴을 형성하는 공정과,

   상기 감광막 패턴을 식각마스크로 사용하여 상기 평탄화막의 일부 두께를 제거하되 셀부의 평탄화막이 주변회로부의 평탄화막보다 낮아지도록 건식식각하는 공정과,

   상기 감광막 패턴을 제거하는 공정과,

   상기 반도체기판의 셀부와 주변회로부의 경계부분에 남아 있는 단차를 습식식각하여 제거하는 공정을 포함하는 반도체소자의 평탄화방법.
2. 제 1 항에 있어서,

   상기 평탄화막은 BPSG 를 사용하여 8000 ∼ 9000Å두께 형성하고, 700 ∼ 900℃의 온도에서 5 ∼ 30분간 가열하여 플로우시키는 것을 특징으로 하는 반도체소자의 평탄화방법.
3. 제 2 항에 있어서,

   상기 평탄화막은 BPSG 를 사용하여 17000 ∼ 18000Å두께 형성하고, 3000 ∼ 5000Å 두께를 전면식각공정으로 제거하는 공정으로 대신하는 것을 특징으로 하는 반도체소자의 평탄화방법.
4. 제 3 항에 있어서,

   상기 건식식각공정으로 평탄화막을 9000 ∼ 10000Å 두께 제거하는 것을 특징으로 하는 반도체소자의 평탄화방법.
5. 제 1 항에 있어서,

   상기 건식식각공정으로 평탄화막을 4000 ∼ 5000Å 두께 제거하는 것을 특징으로 하는 반도체소자의 평탄화방법.
6. 제 1 항에 있어서,

   상기 습식식각공정 후에 700 ∼ 900℃의 온도에서 5 ∼ 30분간 가열하여 플로우시키는 것을 특징으로 하는 반도체소자의 평탄화방법.