CN116322034A - 半导体结构的制造方法 - Google Patents
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Abstract
本公开实施例涉及半导体领域，提供一种半导体结构的制造方法，包括：提供衬底，衬底包括阵列区和外围区，外围区的衬底包括有源层，阵列区的衬底内具有埋入式字线和介电层，介电层位于埋入式字线上；在衬底上形成第一掩膜层，第一掩膜层覆盖外围区和阵列区；在第一掩膜层上形成阻挡层，阻挡层至少覆盖外围区；在阻挡层上形成第二掩膜层，第二掩膜层覆盖外围区和阵列区；在外围区依次刻蚀第二掩膜层、阻挡层以及第一掩膜层以形成第一通孔，并同时在阵列区刻蚀第二掩膜层、第一掩膜层以及介电层以形成第二通孔，第一通孔和第二通孔分别暴露出有源层和埋入式字线，从而同时解决不同区域分别存在的刻蚀过量和刻蚀不够的问题。
Description
技术领域
本公开实施例涉及半导体制造技术领域，特别涉及一种半导体结构的制造方法。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)是一种半导体存储器，通常包括由多个重复的存储单元组成的阵列区和位于阵列区外围的外围区。
目前，在外围区和阵列区形成接触窗时，一方面容易在外围区刻蚀过量，导致漏电现象的出现；另一方面又容易在阵列区出现刻蚀不够，导致断路现象的出现。以上都会造成器件出现失效的问题。
发明内容
本公开实施例提供一种半导体结构的制造方法，至少有利于解决在阵列区存在的刻蚀不够问题以及外围区存在的刻蚀过量问题，以解决相应的器件失效问题，提高半导体结构的可靠性。
根据本公开一些实施例，本公开实施例提供一种半导体结构的制造方法，包括：提供衬底，所述衬底包括阵列区和外围区，所述外围区的所述衬底包括有源层，所述阵列区的所述衬底内具有埋入式字线和介电层，所述介电层位于所述埋入式字线上；在所述衬底上形成第一掩膜层，所述第一掩膜层覆盖所述外围区和所述阵列区；在所述第一掩膜层上形成阻挡层，所述阻挡层至少覆盖所述外围区；在所述阻挡层上形成第二掩膜层，所述第二掩膜层覆盖所述外围区和所述阵列区；在所述外围区依次刻蚀所述第二掩膜层、所述阻挡层以及所述第一掩膜层以形成第一通孔，并同时在所述阵列区刻蚀所述第二掩膜层、所述第一掩膜层以及所述介电层以形成第二通孔，所述第一通孔和所述第二通孔分别暴露出所述有源层和所述埋入式字线。
在一些实施例中，形成所述阻挡层的步骤，包括：在所述第一掩膜层上形成阻挡膜，所述阻挡膜覆盖所述阵列区和所述外围区；减薄或者去除所述阵列区的所述阻挡膜，使得剩余的所述阻挡膜构成所述阻挡层。
在一些实施例中，形成所述阻挡层的步骤，包括：在所述第一掩膜层上形成第一阻挡层，所述第一阻挡层覆盖所述阵列区和所述外围区；去除或者减薄所述外围区的所述第一阻挡层；在所述外围区的所述第一掩膜层或者所述外围区中剩余的所述第一阻挡层上形成第二阻挡层，所述第二阻挡层以及剩余的所述第一阻挡层构成所述阻挡层。
在一些实施例中，形成所述第二阻挡层的步骤，包括：在所述阵列区的所述第一阻挡层以及所述外围区的所述第一掩膜层或者所述外围区中剩余的所述第一阻挡层上形成第二阻挡层；对所述第二阻挡层进行平坦化处理，去除所述阵列区的所述第二阻挡层，并使所述外围区的所述第二阻挡层与所述阵列区的所述第一阻挡层平齐。
在一些实施例中，在刻蚀形成所述第一通孔和所述第二通孔的步骤中，所述第二阻挡层的刻蚀速度小于所述第一阻挡层的刻蚀速度。
在一些实施例中，在所述衬底上形成所述第一掩膜层之前，还包括：在所述衬底上形成隔离层，所述隔离层覆盖所述外围区和所述阵列区；在所述衬底上形成所述第一掩膜层的步骤，包括：在所述隔离层上形成所述第一掩膜层。
在一些实施例中，所述隔离层包括依次层叠的第一氮化层、氧化层以及第二氮化层。
在一些实施例中，所述阻挡层的材料包括无定形碳、氧化物、氮化物以及多晶硅中的至少一种。
在一些实施例中，形成所述第一通孔和所述第二通孔的步骤，包括：在所述第二掩膜层上形成图形化的光刻胶层；以所述图形化的光刻胶层作为掩膜，刻蚀所述第二掩膜层，形成图形化的第二掩膜层；以所述图形化的第二掩膜层作为掩膜，在所述外围区刻蚀所述阻挡层和所述第一掩膜层以形成第一通孔，并同时在所述阵列区刻蚀所述第一掩膜层和所述介电层以形成第二通孔。
在一些实施例中，在形成所述第一通孔和所述第二通孔的步骤之后，还包括：在所述第一通孔和所述第二通孔中分别形成第一导电结构和第二导电结构，所述第一导电结构与所述有源层接触，所述第二导电结构与所述埋入式字线接触。
在一些实施例中，所述第一掩膜层包括旋涂硬掩膜、氧化物、氮化物以及多晶硅中的至少一种，所述第二掩膜层包括氮氧化物或者氧化物中的至少一种。
在一些实施例中，所述介电层的材料包括二氧化硅。
在一些实施例中，所述有源层上还形成有栅极结构。
在一些实施例中，所述第一通孔的底部沿所述衬底的厚度方向到所述第二通孔的底部的距离大于60nm。
本公开实施例提供的技术方案至少具有以下优点：
通过在第一掩膜层和第二掩膜层之间形成至少覆盖外围区的阻挡层，以利用阻挡层带来的刻蚀阻挡作用，差异化在外围区形成第一通孔的刻蚀深度和在阵列区形成第二通孔的刻蚀深度，即在刻蚀过程中，使得阵列区刻蚀至第二通孔露出介电层时，而外围区的第一通孔还未露出有源层，在刻蚀完成后，使得第一通孔和第二通孔分别暴露出有源层和埋入式字线，同时解决了外围区刻蚀过量的问题和阵列区的刻蚀不够的问题，从而解决了相应的器件失效问题，提高了半导体结构的可靠性。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1至图11为本公开一实施例提供的半导体结构的制作方法各个步骤对应的结构示意图。
具体实施方式
由背景技术可知，在外围区和阵列区形成接触窗时，一方面容易在外围区刻蚀过量，导致漏电现象的出现；另一方面又容易在阵列区出现刻蚀不够，导致断路现象的出现。
分析发现，刻蚀过量和刻蚀不够问题同时出现的原因在于：阵列区的接触窗需要形成至衬底表面以下，以暴露出阵列区的埋入式字线，而外围区的接触窗只需要将衬底表面的有源层暴露出来，即由于有源层与埋入式字线之间存在的高度差导致外围区和阵列区的接触窗也存在一定的高度差，但为了节省工艺成本，两种接触窗又需要在同一刻蚀工艺中形成，而在同一刻蚀工艺中，不同区域刻蚀的深度基本上一致，故容易在刻蚀深度要求不同的区域带来不同的刻蚀问题。
本公开实施例提供一种半导体结构的制造方法，通过在第一掩膜层和第二掩膜层之间形成至少覆盖外围区的阻挡层，以利用阻挡层带来的刻蚀阻挡作用，差异化在外围区形成第一通孔的刻蚀深度和在阵列区形成第二通孔的刻蚀深度，在刻蚀过程中，使得阵列区刻蚀至第二通孔露出介电层时，而外围区的第一通孔还未露出有源层，在刻蚀完成后，使得第一通孔和第二通孔分别暴露出有源层和埋入式字线，同时解决了外围区刻蚀过量的问题和阵列区的刻蚀不够的问题，从而解决了相应的器件失效问题，提高了半导体结构的可靠性。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
图1-图11为本发明实施例提供的半导体结构的制造方法中各步骤对应的结构示意图。以下将结合附图进行具体说明。
参考图1，提供衬底100，衬底100包括阵列区102和外围区101。阵列区102可以用于形成半导体结构的字线和位线等结构，外围区101可以用于形成半导体结构的控制电路。其中，外围区101的衬底100包括有源层103，阵列区102的衬底100内具有埋入式字线104和介电层105，介电层105位于埋入式字线104上。介电层105的材料包括二氧化硅。如图1所示，进一步地，在有源层103上还可以设置栅极结构106。栅极结构106包括栅介质层和导电层等结构。栅极结构106的顶面和侧壁还具有绝缘盖层。
在本实施例中，有源层103的材料可以为单晶态半导体材料，单晶态半导体材料中具有N型掺杂离子或P型掺杂离子。在一种实施例中，有源层103的材料可以为单晶硅。在其他实施例中，有源层的材料还可以为单晶锗。
参考图2，在衬底100上形成第一掩膜层107，第一掩膜层107覆盖外围区101和阵列区102。本实施例中，第一掩膜层107为硬掩膜层，例如可以包括旋涂硬掩膜(Spin OnHardmasks)、氧化物、氮化物以及多晶硅中的至少一种。如图2所示，在衬底100上形成第一掩膜层107之前，还可以在衬底100上形成隔离层108，之后，再在隔离层108的表面上形成第一掩膜层107。形成的隔离层108还覆盖栅极结构106。
隔离层108可以通过原子层沉积(Atomic layer deposition)、化学气相沉积(Chemical Vapor Deposition)等工艺沉积形成。在一种实施例中，隔离层108可以包括依次层叠的第一氮化层118、氧化层128以及第二氮化层138，第一氮化层118和第二氮化层138可以选择致密度较高的材料，可以减少空洞的形成，从而提高相应的隔离层108的隔离效果。氧化层128的材料可以选择为沉积速率较快的材料，比如可以为氧化硅，从而缩短工艺时间，节约成本。
在另外的实施例中，隔离层108也可以是单层结构。
参阅图3，在第一掩膜层107上形成阻挡层109，阻挡层109至少覆盖外围区101。
阻挡层109可以通过原子层沉积(Atomic layer deposition)、化学气相沉积(Chemical Vapor Deposition)等工艺沉积形成。阻挡层109的材料包括无定形碳、氧化物、氮化物以及多晶硅中的至少一种。在一些实施例中，阻挡层109可以是单层结构。在其他实施例中，阻挡层109也可以是多层结构，例如氧化物与氮化物的组合。
在一些实施例中，形成阻挡层109的具体步骤包括：在第一掩膜层107上形成阻挡膜，阻挡膜覆盖阵列区102和外围区101；减薄或者去除阵列区102的阻挡膜，使得剩余的阻挡膜构成阻挡层109。减薄或者去除阵列区102的阻挡膜的过程具体为：在阻挡膜上形成光刻胶层，之后显影去除阵列区102的光刻胶层，以剩余的光刻胶层为掩膜，对阵列区102的阻挡膜进行去除或者减薄，使得阵列区102中没有阻挡膜或者只有较薄的阻挡膜作为阻挡层。
通过只在外围区101中形成阻挡层109，或者在外围区101中形成较厚的阻挡层，在阵列区102中形成较薄的阻挡层，使得在外围区101和阵列区102中进行同步刻蚀时，在外围区101中存在较强的刻蚀阻挡作用，从而在不同区域的刻蚀深度得到差异化。例如，在阵列区102刻蚀至露出介电层105时，在外围区101中还未刻蚀至露出有源层103，从而有利于在阵列区102刻蚀至露出埋入式字线104时，在外围区101也刻蚀至露出有源层103。
在另一些实施例中，参考图4，形成阻挡层109的具体步骤包括：在第一掩膜层107上形成第一阻挡层119，第一阻挡层119覆盖阵列区102和外围区101；去除外围区101的第一阻挡层119；在外围区101的第一掩膜层107上形成第二阻挡层129，第二阻挡层129及剩余的第一阻挡层119构成阻挡层109。
在另一些实施例中，参考图5，形成阻挡层109的具体步骤包括：在第一掩膜层107上形成第一阻挡层119，第一阻挡层119覆盖阵列区102和外围区101；减薄外围区101的第一阻挡层119；在外围区101中剩余的第一阻挡层119上形成第二阻挡层129，第二阻挡层129及剩余的第一阻挡层119构成阻挡层109。
即外围区101的阻挡层109可以选择包括第二阻挡层129，或者还可以在第二阻挡层129的基础上，进一步包括第一阻挡层119。阵列区102的阻挡层109包括第一阻挡层119。第一阻挡层119和第二阻挡层129所选用的材料可以不同，从而在同一刻蚀工艺中(相同的刻蚀时间和刻蚀气体)，二者之间可以存在一定的刻蚀选择比。
通过在外围区101中形成第二阻挡层129，在阵列区102中形成第一阻挡层119，以在刻蚀以分别暴露出有源层103和埋入式字线104的过程中，控制第二阻挡层129与第一阻挡层119的刻蚀选择比，例如，控制刻蚀第二阻挡层129的刻蚀速度小于刻蚀第一阻挡层119的速度，使得在经过相同的刻蚀时间后，在外围区101中形成的刻蚀深度小于在阵列区102中形成的刻蚀深度，例如，在阵列区102刻蚀至露出介电层105时，在外围区101中还未刻蚀至露出有源层103，从而有利于在阵列区102刻蚀至露出埋入式字线104时，在外围区101也刻蚀至露出有源层103。
在一种实施例中，形成第二阻挡层129的步骤包括：在阵列区102的第一阻挡层119以及外围区101的第一掩膜层107或者外围区101中剩余的第一阻挡层119上形成第二阻挡层129；对第二阻挡层129进行平坦化处理，去除阵列区102的第二阻挡层129，并使外围区101的第二阻挡层129与阵列区102的第一阻挡层119平齐。通过使外围区101的第二阻挡层129与阵列区102的第一阻挡层119平齐，使得后续在第二阻挡层129和第一阻挡层119上形成其他膜层时，可以有更好的覆盖率。
参考图6，在阻挡层109上形成第二掩膜层110，第二掩膜层110覆盖外围区101和阵列区102。本实施例中，第二掩膜层110可以为硬掩膜层，可以包括氮氧化物或者氧化物中的至少一种，如氮氧化硅或者氧化硅。需要说明的是，当阵列区102中没有覆盖阻挡层109时，阵列区102的第二掩膜层110形成于阵列区102的第一掩膜层107上。
参考图7-图9，在外围区101依次刻蚀第二掩膜层110、阻挡层109以及第一掩膜层107以形成第一通孔112，并同时在阵列区102刻蚀第二掩膜层110、第一掩膜层107以及介电层105以形成第二通孔112，第一通孔112和第二通孔113分别暴露出有源层103和埋入式字线104。
形成第一通孔112和第二通孔113的具体步骤包括：参考图7，在第二掩膜层110上形成图形化的光刻胶层111；参考图8，以图形化的光刻胶层111作为掩膜，刻蚀第二掩膜层110，形成图形化的第二掩膜层110；参考图9，以图形化的第二掩膜层110作为掩膜，在外围区101刻蚀阻挡层109和第一掩膜层107层以形成第一通孔112，并同时在阵列区102刻蚀第一掩膜层107和介电层105以形成第二通孔113。
其中，第一通孔112位于栅极结构106的两侧，第二通孔113与埋入式字线104的位置一一对应。第一通孔112的底部沿衬底100的厚度方向到第二通孔113的底部的距离大于60nm，也即阵列区102与外围区101的刻蚀深度差大于60nm。
需要说明的是，当衬底100上还形成有隔离层108时，在形成第一通孔112和第二通孔113时，还对隔离层108进行刻蚀。在相应的刻蚀过程中，在外围区101中对阻挡层109进行刻蚀的同时，在阵列区102中对隔离层108进行刻蚀；在外围区101中对隔离层108进行刻蚀的同时，在阵列区102中对介电层105进行刻蚀，从而在外围区101刻蚀至露出有源层103时，在阵列区102中也刚好或者已经刻蚀露出埋入式字线104。参考图10，在形成第一通孔112和第二通孔113后，还对衬底100上除了隔离层108以外的其他膜层进行去除，使得最终第一通孔112保存于隔离层108中，第二通孔113保存于隔离层108和介电层105中。
本实施例中，采用干法刻蚀工艺形成第一通孔112和第二通孔113，以下对干法刻蚀的工艺详细说明。
当阵列区102中形成有第一阻挡层119，外围区101中形成有第二阻挡层129时，通过选择干法刻蚀中的刻蚀气体，使得对第一阻挡层119和第二阻挡层129进行同步刻蚀时的速度不同。例如，当第一阻挡层119选择为氧化物，第二阻挡层129选择为氮化物时，可以采用选择刻蚀氧化物较快的刻蚀气体，使得刻蚀第一阻挡层119的速度大于刻蚀第二阻挡层129的速度。干法刻蚀的射频功率为75w～105w，比如可以为80w、90w或100w。射频功率在上述范围内时，离子束具有较充足的能量，能够充分对各膜层进行刻蚀。
参考图11，在形成第一通孔112和第二通孔113之后，还包括：在第一通孔112和第二通孔113中分别形成第一导电结构114和第二导电结构115，第一导电结构114与有源层103接触，第二导电结构115与埋入式字线104接触。
其中，第一导电结构114与有源层103电连接，第二导电结构115与埋入式字线104电连接。第一导电结构114的材料具有较低的电阻，比如可以为铜、钨或金。第二导电结构115的材料具有较低的电阻，比如可以为铜、钨或金。
本实施例中，形成第一导电结构114和第二导电结构115的具体步骤包括：在第一通孔112和第二通孔113中，以及隔离层108上形成导电材料；采用平坦化工艺去除第一通孔112和第二通孔113以外的导电材料，使得第一通孔112和第二通孔113中的导电材料分别作为第一导电结构114和第二导电结构115。
本公开实施例提供的半导体结构的制作方法，通过在第一掩膜层和第二掩膜层之间形成至少覆盖外围区的阻挡层，以利用阻挡层带来的刻蚀阻挡作用，差异化在外围区形成第一通孔的刻蚀深度和在阵列区形成第二通孔的刻蚀深度，在刻蚀过程中，使得阵列区刻蚀至第二通孔露出介电层时，而外围区的第一通孔还未露出有源层，在刻蚀完成后，使得第一通孔和第二通孔分别暴露出有源层和埋入式字线，同时解决了外围区刻蚀过量的问题和阵列区的刻蚀不够的问题，从而解决了相应的器件失效问题，提高了半导体结构的可靠性。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。
Claims (14)
1.一种半导体结构的制造方法，其特征在于，包括：
提供衬底，所述衬底包括阵列区和外围区，所述外围区的所述衬底包括有源层，所述阵列区的所述衬底内具有埋入式字线和介电层，所述介电层位于所述埋入式字线上；
在所述衬底上形成第一掩膜层，所述第一掩膜层覆盖所述外围区和所述阵列区；
在所述第一掩膜层上形成阻挡层，所述阻挡层至少覆盖所述外围区；
在所述阻挡层上形成第二掩膜层，所述第二掩膜层覆盖所述外围区和所述阵列区；
在所述外围区依次刻蚀所述第二掩膜层、所述阻挡层以及所述第一掩膜层以形成第一通孔，并同时在所述阵列区刻蚀所述第二掩膜层、所述第一掩膜层以及所述介电层以形成第二通孔，所述第一通孔和所述第二通孔分别暴露出所述有源层和所述埋入式字线。
2.根据权利要求1所述的制造方法，其特征在于，形成所述阻挡层的步骤，包括：
在所述第一掩膜层上形成阻挡膜，所述阻挡膜覆盖所述阵列区和所述外围区；
减薄或者去除所述阵列区的所述阻挡膜，使得剩余的所述阻挡膜构成所述阻挡层。
3.根据权利要求1所述的制造方法，其特征在于，形成所述阻挡层的步骤，包括：
在所述第一掩膜层上形成第一阻挡层，所述第一阻挡层覆盖所述阵列区和所述外围区；
去除或者减薄所述外围区的所述第一阻挡层；
在所述外围区的所述第一掩膜层或者所述外围区中剩余的所述第一阻挡层上形成第二阻挡层，所述第二阻挡层以及剩余的所述第一阻挡层构成所述阻挡层。
4.根据权利要求3所述的制造方法，其特征在于，形成所述第二阻挡层的步骤，包括：
在所述阵列区的所述第一阻挡层以及所述外围区的所述第一掩膜层或者所述外围区中剩余的所述第一阻挡层上形成第二阻挡层；
对所述第二阻挡层进行平坦化处理，去除所述阵列区的所述第二阻挡层，并使所述外围区的所述第二阻挡层与所述阵列区的所述第一阻挡层平齐。
5.根据权利要求3所述的制造方法，其特征在于，在刻蚀形成所述第一通孔和所述第二通孔的步骤中，所述第二阻挡层的刻蚀速度小于所述第一阻挡层的刻蚀速度。
6.根据权利要求1所述的制造方法，其特征在于，在所述衬底上形成所述第一掩膜层之前，
还包括：在所述衬底上形成隔离层，所述隔离层覆盖所述外围区和所述阵列区；
在所述衬底上形成所述第一掩膜层的步骤，包括：在所述隔离层上形成所述第一掩膜层。
7.根据权利要求6所述的制造方法，其特征在于，所述隔离层包括依次层叠的第一氮化层、氧化层以及第二氮化层。
8.根据权利要求1所述的制造方法，其特征在于，所述阻挡层的材料包括无定形碳、氧化物、氮化物以及多晶硅中的至少一种。
9.根据权利要求1所述的制造方法，其特征在于，形成所述第一通孔和所述第二通孔的步骤，包括：
在所述第二掩膜层上形成图形化的光刻胶层；
以所述图形化的光刻胶层作为掩膜，刻蚀所述第二掩膜层，形成图形化的第二掩膜层；以所述图形化的第二掩膜层作为掩膜，在所述外围区刻蚀所述阻挡层和所述第一掩膜层以形成第一通孔，并同时在所述阵列区刻蚀所述第一掩膜层和所述介电层以形成第二通孔。
10.根据权利要求1所述的制造方法，其特征在于，在形成所述第一通孔和所述第二通孔的步骤之后，还包括：
在所述第一通孔和所述第二通孔中分别形成第一导电结构和第二导电结构，所述第一导电结构与所述有源层接触，所述第二导电结构与所述埋入式字线接触。
11.根据权利要求1所述的制造方法，其特征在于，所述第一掩膜层包括旋涂硬掩膜、氧化物、氮化物以及多晶硅中的至少一种，所述第二掩膜层包括氮氧化物或者氧化物中的至少一种。
12.根据权利要求1所述的制造方法，其特征在于，所述介电层的材料包括二氧化硅。
13.根据权利要求1所述的制造方法，其特征在于，所述有源层上还形成有栅极结构。
14.根据权利要求1所述的制造方法，其特征在于，所述第一通孔的底部沿所述衬底的厚度方向到所述第二通孔的底部的距离大于60nm。
Priority Applications (1)
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|---|---|---|---|
| CN202310141718.1A CN116322034A (zh) | 2023-02-13 | 2023-02-13 | 半导体结构的制造方法 |
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Publications (1)
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| CN116322034A true CN116322034A (zh) | 2023-06-23 |
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|---|---|
| CN (1) | CN116322034A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116489993A (zh) * | 2023-06-21 | 2023-07-25 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
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2023
- 2023-02-13 CN CN202310141718.1A patent/CN116322034A/zh active Pending
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