KR100693786B1 - 반도체 소자 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 30
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000003860 storage Methods 0.000 claims abstract description 52
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims abstract description 31
- 239000000126 substance Substances 0.000 claims abstract description 19
- 239000010936 titanium Substances 0.000 claims abstract description 19
- 229910021341 titanium silicide Inorganic materials 0.000 claims abstract description 16
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000012299 nitrogen atmosphere Substances 0.000 claims abstract description 4
- 229910021332 silicide Inorganic materials 0.000 claims description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 8
- 238000011065 in-situ storage Methods 0.000 claims description 2
- 238000004544 sputter deposition Methods 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 abstract description 39
- 239000003990 capacitor Substances 0.000 abstract description 11
- 230000035515 penetration Effects 0.000 abstract description 6
- 230000000903 blocking effect Effects 0.000 abstract description 3
- -1 columnar structure Substances 0.000 abstract 1
- 239000010408 film Substances 0.000 description 44
- 239000010410 layer Substances 0.000 description 27
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 7
- 238000002955 isolation Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910008484 TiSi Inorganic materials 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000000635 electron micrograph Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 2
- 229910021334 nickel silicide Inorganic materials 0.000 description 2
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000003082 abrasive agent Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
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- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
- H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02247—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by nitridation, e.g. nitridation of the substrate
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- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
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Abstract
본 발명은 케미컬 침투 경로를 근본적으로 차단하여 캐패시터의 동작 특성을 개선하는데 적합한 반도체 소자의 캐패시터 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명은 반도체 기판 상부에 스토리지노드콘택플러그를 형성하는 단계; 상기 스토리지노드콘택플러그가 형성된 결과물의 상부에 상기 스토리지노드콘택플러그 표면을 오픈하는 홀을 갖는 절연막을 형성하는 단계; 상기 홀의 내부의 상기 스토리지노드콘택플러그 상에 티타늄 실리사이드막을 형성하는 단계; 상기 티타늄실리사이드막이 형성된 결과물 상에 제 1 티타늄나이트라이드막을 형성하는 단계; 상기 제 1 티타늄나이트라이드막 상에 티타늄막을 형성하는 단계; 상기 티타늄막을 질소분위기에서 처리하여 제 2 티타늄나이트라이드막으로 형성하는 단계; 상기 제 2 티타늄나이트라이드막 상에 제 3 티타늄나이트라이드막을 형성하는 단계; 상기 절연막이 드러나는 타겟으로 평탄화 공정을 실시하여 상기 제1티타늄나이트라이드막, 상기 제2티타늄나이트라이드막 및 상기 제3티타늄나이트라이드막이 적층된 스토리지노드를 형성하는 단계; 습식 케미컬을 이용하여 상기 절연막을 제거하여 스토리지노드의 내벽 및 외벽을 드러내는 단계; 상기 스토리지노드 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함한다.
캐패시터, 주상구조, 티타늄막(Ti), 티타늄나이트라이드막(TiN)
Description
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 단면도와 전자현미경 사진,
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 층간절연막
23 : 스토리지노드콘택플러그 24 : 식각정지막
25 : 하부전극용 금속실리사이드 26 : SN 산화막
27 : 제 1 TiN 28 : Ti
29 : 제 2 TiN
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
최근 DRAM의 집적도가 증가함에 따라서 캐패시터의 면적이 작아지게 되어 요구되는 유전용량의 확보가 점점 어려워지고 있다. 요구되는 유전용량을 확보하기 위해서는 유전박막의 두께를 낮추거나 유전상수가 큰 물질을 적용해야 한다.
특히, 80㎚급 이하의 DRAM에서는 누설 전류 특성을 확보하면서 유전 용량을 확보하기 위한 기술이 개발되고 있다.
이러한 유전박막 구조에서 유전 용량을 확보하는데 있어 콘케이브(Concave) 구조로는 한계에 다다르고 있으며, 실린더(Cylinder) 구조를 적용하여 캐패시터의 면적을 확보해야 한다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자 제조 방법을 나타낸 단면도와 전자현미경 사진이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상부에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체 기판(11)의 일부와 콘택되는 스토리지노드콘택플러그(13)을 형성한다. 이 때, 스토리지노드콘택플러그(13)는 폴리실리콘플러그이며, 스토리지노드콘택플러그(13) 형성 전에 소자분리, 워드라인 및 비트라인 등의 DRAM 구성에 필요한 공정이 진행된다.
이어서, 스토리지노드콘택플러그(13) 상부에 식각정지막(14)과 SN 산화막(15)을 적층 형성한다. 여기서 SN 산화막(15)은 실린더 구조의 스토리지노드가 형 성될 홀을 제공하기 위한 산화막이고, 식각정지막(14)은 SN 산화막(15) 식각시 하부구조물이 식각되는 것을 방지하기 위한 식각베리어 역할을 한다.
다음으로, SN 산화막(15)과 식각정지막(14)을 순차적으로 식각하여 스토리지노드콘택플러그(13) 상부를 개방시키는 스토리지노드홀(도시하지 않음)을 형성한다.
이어서, 스토리지노드홀 아래에 노출된 스토리지노드콘택플러그(13) 표면에 오믹 콘택을 형성하기 위한 티타늄실리사이드(16)를 형성한 후, 스토리지노드홀의 내부에 실린더 구조를 갖는 SN TiN(17)을 형성한다. 이 때, SN TiN(17)은 캐패시터의 스토리지노드(Storage Node; SN)로 사용되는 TiN을 일컫는다.
일반적으로 캐패시터 하부 전극으로 사용되는 TiN의 케미컬 침투 내성을 강화하기 위해 여러 차례에 걸쳐 TiN을 증착하며, 각각의 증착이 끝날 때마다 NH3 또는 N2 처리를 실시하여 계면 특성을 강화한다.
그러나, 이러한 처리만으로는 부족하여 TiN을 통하여 케미컬이 침투('A')하고 이에 의해 티타늄실리사이드(TiSi2)가 손실되어 콘택 저항이 증가하는 현상이 발생한다. 이러한 현상이 발생하는 원인은 TiN이 주상 구조(collumnar)를 갖고 있기 때문이며 후속 처리를 실시하더라도 주상 구조의 그레인 바운더리(Grain Boundary)가 불연속하지(discontinous) 않고 계속 연장되어 있기 때문이다.
'A' 영역을 확대한 도면에서, 티타늄실리사이드(16) 상에 SN TiN(17)이 형성되는데 TiN의 주상 구조 특성으로 인하여 케미컬이 침투하여 티타늄실리사이드(16) 에 보이드가 발생하게 된다.
도 1b는, 케미컬 침투로 인해 티타늄실리사이드에 보이드가 발생한 전자현미경 사진으로, 주상 구조의 TiN이 형성되고 후속 세정 공정시 케미컬이 TiN 그레인 사이로 침투하여 TiSi2의 로스를 발생시킴을 알 수 있다.
상술한 바와 같이, 케미컬 침투를 방지하기 위해 여러 차례에 걸쳐 TiN을 증착하지만, TiN은 주상 구조를 갖기 때문에 그 사이로 케미컬이 침투하여 하부 구조에 보이드를 발생시킴을 알 수 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 케미컬 침투 경로를 근본적으로 차단하여 캐패시터의 동작 특성을 개선하는데 적합한 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자 제조 방법은 반도체 기판 상부에 스토리지노드콘택플러그를 형성하는 단계, 상기 스토리지노드콘택플러그가 형성된 결과물의 상부에 상기 스토리지노드콘택플러그 표면을 오픈하는 홀을 갖는 절연막을 형성하는 단계, 상기 홀의 내부의 상기 스토리지노드콘택플러그 상에 티타늄 실리사이드막을 형성하는 단계, 상기 티타늄실리사이드막이 형성된 결과물 상에 제 1 티타늄나이트라이드막을 형성하는 단계, 상기 제 1 티타늄나이트라이드막 상에 티타늄막을 형성하는 단계, 상기 티타늄막을 질소분위기에서 처리하여 제 2 티타늄나이트라이드막으로 형성하는 단계, 상기 제 2 티타늄나이트라이드막 상에 제 3 티타늄나이트라이드막을 형성하는 단계, 상기 절연막이 드러나는 타겟으로 평탄화 공정을 실시하여 상기 제1티타늄나이트라이드막, 상기 제2티타늄나이트라이드막 및 상기 제3티타늄나이트라이드막이 적층된 스토리지노드를 형성하는 단계, 습식 케미컬을 이용하여 상기 절연막을 제거하여 스토리지노드의 내벽 및 외벽을 드러내는 단계, 상기 스토리지노드 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함한다.
상기와 같은 발명을 적용함으로써, 주상 구조를 갖는 TiN 사이에 구조가 다른 TiN을 형성하여 습식 케미컬로부터 하부 막들을 보호할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상부에 층간절연막(22)을 형성한 후, 층간절연막(22)을 관통하여 반도체 기판(21)의 일부와 콘택되는 스토리지노드콘택플러그(23)을 형성한다. 이 때, 스토리지노드콘택플러그(23)는 폴리실리콘플러그이며, 스토리지노드콘택플러그(23) 형성 전에 소자분리, 워드라인 및 비트라인 등의 DRAM 구성에 필요한 공정이 진행된다.
한편, 층간절연막(22)은 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phospho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, 또는 APL(Advanced Planarization Layer)막 등을 이용하거나, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용한다.
이어서, 스토리지노드콘택플러그(23) 상부에 식각정지막(24)과 SN 산화막(25)을 적층 형성한다. 여기서 SN 산화막(25)은 실린더 구조의 스토리지노드가 형성될 홀을 제공하기 위한 산화막이고, 식각정지막(24)은 SN 산화막(25) 식각시 하부구조물이 식각되는 것을 방지하기 위한 식각베리어 역할을 한다.
바람직하게, 식각정지막(24)은 저압화학기상증착방식(LPCVD)의 실리콘질화막(Si3N4)으로 형성하며 그 두께는 500Å∼1500Å이고, SN 산화막(25)은 BPSG, USG, PETEOS 또는 HDP 산화막으로 형성한다.
다음으로, SN 산화막(25)과 식각정지막(24)을 순차적으로 식각하여 스토리지노드콘택플러그(23) 상부를 개방시키는 스토리지노드홀(도시하지 않음)을 형성한다.
이어서, 스토리지노드홀 아래에 노출된 스토리지노드콘택플러그(23) 표면에 오믹콘택을 형성하기 위한 하부전극용 금속실리사이드막(26)을 형성한다. 이 때, 금속실리사이드막(26)은 티타늄실리사이드(Ti-Silicide), 탄탈륨실리사이드(Ta- Silicide), 몰리브데늄실리사이드(Mo-Silicide) 또는 니켈실리사이드(Ni-Silicide) 중에서 선택된 물질로 형성하며 예컨대, 본 발명의 일실시예에서는 티타늄실리사이드막을 사용한다.
한편, 하부전극용 금속실리사이드막(26)은 살리사이드(Salicide) 공정, 또는 인시튜(in-situ) 실리사이드 공정, 또는 스퍼터링 방법을 사용한다.
이 때, 살리사이드 공정은 급속 열 처리(Rapid Thermal Process; 'RTP')를 사용하는데 650℃∼900℃의 범위에서 N2, Ar 또는 He 분위기에서 실시한다.
이어서, 하부전극용 금속실리사이드막(26)을 포함하는 SN 산화막(25) 표면 상에 하부전극용 제 1 TiN(27)을 증착한다. 제 1 TiN(27)은 TiCl4 또는 MO 소스를 사용하여 증착한다.
TiCl4 소스를 사용하여 제 1 TiN(27)을 증착할 때, 50Å∼300Å 두께로 증착한다.
도 2b에 도시된 바와 같이, 제 1 TiN(27)을 증착한 후 같은 챔버 내에서 Ti(28)를 증착하며, 이는 10Å∼100Å 두께로 증착한다.
이 때, Ti(28)는 제 1 TiN(27) 및 제 2 TiN(도 2d의 29)과 다른 구조를 갖으며, 이는 후속 습식딥아웃 공정시 케미컬의 하부 구조물로의 침투를 방지하기 위한 일종의 블로킹막 (Blocking layer)역할을 한다.
도 2c에 도시된 바와 같이, Ti(28)를 증착한 후 Ti(28)를 TiN(28a)화 하기 위해 NH3 또는 N2 처리를 실시한다. 이렇게 되면 주상 구조를 갖지 않는 TiN을 얻을 수 있다. 이 때, NH3 또는 N2 처리는 플라즈마 처리 방식을 포함하며, 이러한 질화 처리를 통하여 TiN 표면을 질소 부화(N-rich) 처리하여 줌으로써 후속 TiN과의 비연속적인 주상 구조를 만들어준다.
도 2d에 도시된 바와 같이, Ti(28)가 TiN화(28a)된 결과물의 전면에 제 2 TiN(29)를 증착한다.
이어서, 도면에 도시하지는 않았지만 스토리지노드홀의 내부에만 실린더형 스토리지노드를 형성하는 스토리지노드 분리(Storage Node Isolation) 공정을 진행한다. 이 때, 스토리지노드는 제 1 TiN(27), TiN화 된 Ti(28a) 및 제 2 TiN(29)의 삼중층 구조이다.
스토리지노드 분리 공정은 스토리지노드홀을 제외한 SN 산화막(25)을 제외한 SN 산화막(25) 표면 상부에 형성된 제 1 TiN(27), TiN화 된 Ti(28a) 및 제 2 TiN(29)을 화학적 기계적 연마(CMP) 또는 에치백으로 제거하여 스토리지노드를 형성하는 것이다. 여기서, 화학적 기계적 연마 또는 에치백 공정시에 연마재나 식각된 입자 등의 불순물이 실린더형 스토리지노드 내부에 부착되는 우려가 있으므로, 스텝 커버리지 특성이 좋은 포토레지스트로 스토리지노드홀의 내부를 모두 채운 후에, SN 산화막(25)이 노출될 때까지 연마 또는 에치백을 수행하고, 포토레지스트를 애싱(Ashing)하여 제거하는 것이 좋다.
계속하여, SN 산화막(25)을 선택적으로 습식딥아웃하여 스토리지노드의 내벽 및 외벽을 모두 드러낸다. 습식딥아웃 공정은 주로 불산(HF) 용액을 이용하여 진행 하는데, 산화막으로 형성한 SN 산화막(25)이 불산 용액에 의해 식각된다.
위와 같은 습식 케미컬 적용시에 불산 용액이 스토리지노드의 바닥 부분을 관통하여 하부 층간절연막(22)으로 침투할 수 있으나, 본 발명의 스토리지노드가 동종 구조를 갖는 TiN(27, 29) 사이에 Ti가 질화된 TiN(28a)을 삽입한 구조를 갖기 때문에 불산 용액이 하부 구조로 침투할 수 없다.
이어서, 제 2 TiN(29) 상에 유전막과 플레이트 전극을 순차적으로 형성한다. 이 때, 유전막은 HfO2 단독 또는 Al2O3와 HfO2의 적층 구조로 형성하고, 플레이트 전극은 TiN, 텅스텐(W) 또는 루테늄(Ru) 중에서 선택하여 형성한다.
상술한 바와 같이, 주상 구조를 갖는 TiN 사이에 주상 구조를 갖지 않는 TiN이 얇게 존재하므로 후속 공정에서 케미컬이 침투하는 것을 방지할 수 있게 되어 케미컬 침투로 인한 소자의 디펙트(보이드, 핀홀 또는 크랙)를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 기존 캐패시터 제조 방식과 대비해서 공정의 추가 없이 후 속 공정에 의해 하부 전극인 TiN막 하부에 있는 티타늄실리사이드(TiSi2)가 손상되는 것을 방지할 수 있다.
따라서, 스토리지노드콘택 저항이 증가하면서 발생하는 디바이스 페일(Device fail)을 방지할 수 있으므로 수율 향상에 큰 효과를 얻을 수 있다.
Claims (8)
- 반도체 기판 상부에 스토리지노드콘택플러그를 형성하는 단계;상기 스토리지노드콘택플러그가 형성된 결과물의 상부에 상기 스토리지노드콘택플러그 표면을 오픈하는 홀을 갖는 절연막을 형성하는 단계;상기 홀의 내부의 상기 스토리지노드콘택플러그 상에 티타늄 실리사이드막을 형성하는 단계;상기 티타늄실리사이드막이 형성된 결과물 상에 제 1 티타늄나이트라이드막을 형성하는 단계;상기 제 1 티타늄나이트라이드막 상에 티타늄막을 형성하는 단계;상기 티타늄막을 질소분위기에서 처리하여 제 2 티타늄나이트라이드막으로 형성하는 단계;상기 제 2 티타늄나이트라이드막 상에 제 3 티타늄나이트라이드막을 형성하는 단계;상기 절연막이 드러나는 타겟으로 평탄화 공정을 실시하여 상기 제1티타늄나이트라이드막, 상기 제2티타늄나이트라이드막 및 상기 제3티타늄나이트라이드막이 적층된 스토리지노드를 형성하는 단계;습식 케미컬을 이용하여 상기 절연막을 제거하여 스토리지노드의 내벽 및 외벽을 드러내는 단계;상기 스토리지노드 상에 유전막을 형성하는 단계; 및상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제 1 티타늄나이트라이드막은 50Å∼300Å의 두께로 형성하는 반도체 소자 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 티타늄나이트라이드막은 NH3 또는 N2 처리를 실시하는 단계를 더 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 질소분위기는 상기 티타늄막을 포함하는 전면에 NH3 또는 N2 처리를 실시하여 티타늄나이트라이드화하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제 2 티타늄나이트라이드막은 10Å∼100Å의 두께로 형성하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 티타늄막은 상기 제 1 티타늄나이트라이드막을 형성한 챔버 내에서 동일하게 형성하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제 1 티타늄나이트라이드막 및 상기 제 3 티타늄나이트라이드막은 TiCl4 또는 MO 소스를 사용하여 형성하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 티타늄 실리사이드막은 살리사이드 공정, 인시튜 실리사이드 공정 또는 스퍼터링을 사용하여 형성하는 반도체 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050044502A KR100693786B1 (ko) | 2005-05-26 | 2005-05-26 | 반도체 소자 제조 방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020050044502A KR100693786B1 (ko) | 2005-05-26 | 2005-05-26 | 반도체 소자 제조 방법 |
Publications (2)
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|---|---|
| KR20060122222A KR20060122222A (ko) | 2006-11-30 |
| KR100693786B1 true KR100693786B1 (ko) | 2007-03-12 |
Family
ID=37707585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020050044502A KR100693786B1 (ko) | 2005-05-26 | 2005-05-26 | 반도체 소자 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100693786B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101024717B1 (ko) | 2008-09-12 | 2011-03-24 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 및 그 형성방법 |
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|---|---|---|---|---|
| KR20130076979A (ko) | 2011-12-29 | 2013-07-09 | 삼성전자주식회사 | 반도체 소자 및 이의 제조방법 |
| TW202429576A (zh) * | 2023-01-05 | 2024-07-16 | 美商應用材料股份有限公司 | 藉由鉬與鈦的整合之觸點電阻降低 |
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|---|---|---|---|---|
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-
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- 2005-05-26 KR KR1020050044502A patent/KR100693786B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20040049359A (ko) * | 2002-12-03 | 2004-06-12 | 현대자동차주식회사 | 론워크를 이용한 네트워크 차량의 클러스터 모듈 |
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| KR101024717B1 (ko) | 2008-09-12 | 2011-03-24 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 및 그 형성방법 |
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| KR20060122222A (ko) | 2006-11-30 |
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