JP4020608B2 - 層間絶縁膜の損傷を防止しうる半導体メモリ素子及びその製造方法 - Google Patents

層間絶縁膜の損傷を防止しうる半導体メモリ素子及びその製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリ素子及びその製造方法に係り、特に白金族金属膜をキャパシタの下部電極として採用した半導体メモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、半導体メモリ素子のキャパシタの静電容量を向上させるためには、３次元構造として下部電極を形成することが非常に有利である。ところが、半導体メモリ素子のデザインルールが０.２μｍ以下に減少することによって３次元構造よりなるキャパシタの下部電極を形成する時、多くの問題点がある。
【０００３】
図１ないし図４は従来の技術によるキャパシタを含む半導体メモリ素子の製造方法を説明するために示した断面図である。
【０００４】
図１を参照すれば、半導体基板１１、例えばシリコン基板上に層間絶縁膜１３を形成した後、前記層間絶縁膜１３内にチタン窒化膜(TiN)プラグ１５を形成する。前記層間絶縁膜１３はシリコン酸化膜で形成する。前記層間絶縁膜１３及びチタン窒化膜プラグ１５上にシリコン窒化膜(SiN膜)１７を形成する。前記シリコン窒化膜１７上にモールド膜１９を形成する。前記モールド膜１９はシリコン酸化膜を用いる。
【０００５】
図２を参照すれば、前記モールド膜１９及びシリコン窒化膜１７をパターニングして前記チタン窒化膜プラグ１５を露出させる凹状溝２０を形成する。これにより、前記モールド膜１９及びシリコン窒化膜１７は各々モールド膜パターン１９ａ及びシリコン窒化膜パターン１７ａとなる。
【０００６】
次いで、前記凹状溝２０が形成された半導体基板１１の全面に下部電極用導電膜２１を形成する。前記下部電極用導電膜２１は白金族貴金属膜、例えば白金膜(Pt)、ルテニウム膜(Ru)、イリジウム(Ir)膜で形成する。次いで、前記下部電極用導電膜２１が形成された半導体基板１１の全面に前記凹状溝２０を充填するように犠牲膜２３を形成する。前記犠牲膜２３はフォトレジストやシリコン酸化膜で形成する。
【０００７】
図３を参照すれば、前記モールド膜パターン１９ａの表面を蝕刻停止点として前記犠牲膜２３及び下部電極用導電膜２１を順次に蝕刻して犠牲膜パターン２３ａ及び下部電極２１ａを形成する。
【０００８】
図４を参照すれば、前記犠牲膜パターン２３ａ及びモールド膜パターン１９ａを湿式蝕刻で除去することによって最終的にキャパシタの下部電極２１ａが形成される。引き続き、前記下部電極２１ａが形成された半導体基板１１の全面に誘電膜(図示せず)及び上部電極(図示せず)を形成することによって半導体メモリ素子のキャパシタを完成する。
【０００９】
ところが、従来の半導体メモリ素子の製造方法において、前記下部電極用導電膜２１、例えばルテニウム膜はモールド膜パターン１９ａやシリコン窒化膜パターン１７ａとの接着力が劣って前記下部電極２１ａが倒れる等の問題が生じて安定的に形成されない。
【００１０】
さらに、従来の半導体メモリ素子の製造方法において、前記モールド膜パターン１９ａの除去時、下部電極２１ａとシリコン窒化膜パターン１７ａとの接着性が劣って界面(図３の矢印方向)に酸化膜蝕刻液が浸透して層間絶縁膜１３が損傷される問題点がある。
【００１１】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする技術的課題は、キャパシタの下部電極を安定的に形成しつつ層間絶縁膜の損傷を防止しうる半導体メモリ素子を提供することである。
【００１２】
また、本発明が解決しようとする他の技術的課題は、前記半導体メモリ素子の製造方法を提供することである。
【００１３】
【課題を解決するための手段】
前記技術的課題を達成するために本発明の半導体メモリ素子は、半導体基板の一部を露出させるコンタクトホールが形成された層間絶縁膜パターンと前記層間絶縁膜パターン上に形成された接着層パターンとを具備する。前記コンタクトホールは、その内部にプラグが充填されるように形成し、前記プラグは、前記コンタクトホールに充填されつつ前記接着層パターンの表面より高く突出させる。前記接着層パターンは、キャパシタの下部電極と層間絶縁膜パターンとをよく接着してキャパシタの下部電極が倒れないようにする。また、前記接着層パターンはプラグとの接着力が良好で、キャパシタの形成時、層間絶縁膜パターンの損傷を防止する。前記接着層パターンは、タンタル酸化膜(Ta2O5)で構成することが望ましい。
【００１４】
前記プラグ上にはキャパシタの下部電極が形成されている。前記キャパシタの下部電極は底面と壁面とを有し、前記底面の一部は前記プラグの上面の一部分と接触する。前記キャパシタの下部電極はスタック型下部電極またはシリンダー型下部電極で構成されうる。前記キャパシタの下部電極は白金族貴金属膜で構成することが望ましい。
【００１５】
前記接着層パターンと、前記接着層パターンと隣接した前記下部電極の壁面の一部上には漏れ電流防止膜パターンが形成されている。前記漏れ電流防止膜パターンはキャパシタの下部電極がミスアラインされてもキャパシタの誘電膜とプラグとが直接接触することを防止して漏れ電流を防止する。前記漏れ電流防止膜パターンはタンタル酸化膜、シリコン窒化膜またはこれらの組み合わせ膜で構成することが望ましい。
【００１６】
前記他の技術的課題を達成するために、本発明に係る半導体メモリ素子の製造方法によれば、半導体基板上に前記半導体基板を露出するコンタクトホールがその内部に形成された接着層パターン及び層間絶縁膜パターンを形成する。前記接着層パターンは形成されるキャパシタの下部電極と層間絶縁膜パターンとがよく接着されてキャパシタの下部電極が倒れないようにする。また、前記接着層パターンは形成されるプラグとの接着力が良くてキャパシタの形成時、層間絶縁膜パターンの損傷を防止する。前記接着層パターンはTa2O5で形成することが望ましい。前記層間絶縁膜パターンはシリコン酸化膜を用いて形成することが望ましい。
【００１７】
次いで、前記コンタクトホールを充填するプラグや、前記コンタクトホールを充填しつつ前記接着層パターンの表面より高く突出されたプラグを形成する。前記プラグ及び接着層パターン上に前記プラグを露出する凹状溝がその内部に形成されたモールド膜パターン及び漏れ電流防止膜パターンを形成する。前記モールド膜パターンはシリコン酸化膜を用いて形成することが望ましい。前記漏れ電流防止膜パターンはキャパシタの下部電極がミスアラインされても漏れ電流の発生を防止する。前記漏れ電流防止膜パターンはTa2O5、SiN膜またはこれらの組み合わせ膜を用いて形成することが望ましい。
【００１８】
次いで、前記凹状溝によって露出されたプラグの上面と接触するキャパシタの下部電極を形成する。前記キャパシタの下部電極は白金族貴金属膜で形成することが望ましい。前記キャパシタの下部電極はスタック型下部電極またはシリンダー型下部電極として形成されうる。
【００１９】
次いで、前記モールド膜パターンを湿式蝕刻方法で除去することによって半導体メモリ素子のキャパシタを完成する。以後の製造工程は一般の製造工程による。
【００２０】
前述したように本発明の半導体メモリ素子は、キャパシタの下部電極が接着力に優れたTa2O5で構成された接着層パターンと直接接触するためキャパシタの下部電極が倒れない。本発明の半導体メモリ素子は、接着層パターンとプラグとの接着力が良好でキャパシタの形成時、層間絶縁膜パターンの損傷を防止しうる。また、本発明の半導体メモリ素子には、下部電極上に形成される誘電膜とプラグとが直接接触しないように漏れ電流防止膜パターンが形成されており、漏れ電流が増加することを防止しうる。
【００２１】
【発明の実施の形態】
以下、添付した図面に基づいて本発明の実施の形態を詳細に説明する。しかし、本発明の実施の形態は様々な他の形に変形でき、本発明の範囲が下記実施の形態に限定されるものではない。本発明の実施の形態は当業者に本発明をさらに完全に説明するために提供されるものである。図面において、膜または領域の大きさまたは厚さは明細書の明確性のために誇張されたものである。また、いずれの膜が他の膜または基板の“上”にあると記載された場合、前記いずれの膜が前記他の膜上に直接存在しても、その間に第３の他の膜が介在されても良い。
【００２２】
図５は本発明に係る半導体メモリ素子のレイアウト図である。
【００２３】
具体的に、本発明に係る半導体メモリ素子はトランジスタなどが形成されるアクティブ領域ARとその他のフィールド領域FRとに区分される。前記アクティブ領域AR内には埋没コンタクトホール(buried contacthole：BC)が形成される。前記埋没コンタクトホールBC内にはプラグ(図示せず)が充填され、前記プラグとキャパシタの下部電極(図示せず)とが連結される。
【００２４】
図６Ａ及び図６Ｂは本発明の第１実施例を示す図面であって、各々図５の半導体メモリ素子のa-a及びb-b断面図である。
【００２５】
具体的に、半導体基板４０上に前記半導体基板４０を露出するコンタクトホール４５を有する層間絶縁膜パターン４２ａ及び接着層パターン４４ａが形成されている。すなわち、層間絶縁膜パターン４２ａ及び接着層パターン４４ａの内部にコンタクトホール４５が形成されている。前記層間絶縁膜パターン４２ａはシリコン酸化膜で構成する。前記接着層パターン４４ａはタンタル酸化膜で形成する。
【００２６】
前記コンタクトホール４５内にはプラグ４６ａが充填されており、前記プラグ４６ａの表面は前記接着層パターン４４ａと同一か低く形成する。前記プラグ４６ａはチタン窒化膜で構成する。そして、前記プラグ４６ａ上にはキャパシタのスタック型下部電極５２ａが形成されている。前記スタック型下部電極５２ａは底面と壁面とを有し、前記底面の少なくとも一部は前記プラグ４６ａの上面の一部と接触する。前記スタック型下部電極５２ａは白金族貴金属膜、例えばPt、Ru、Ir膜で構成する。
【００２７】
前記接着層パターン４４ａと前記接着層パターン４４ａと隣接した前記スタック型下部電極５２ａの壁面の一部上には漏れ電流防止膜パターン４８ａが形成されている。前記漏れ電流防止膜パターン４８ａはタンタル酸化膜、シリコン窒化膜またはこれらの組み合わせ膜で構成する。
【００２８】
特に、本発明の半導体メモリ素子は、白金族貴金属膜で構成されたスタック型下部電極５２ａが従来とは異なって接着力に劣るシリコン酸化膜で構成された層間絶縁膜パターン４２ａと直接接触しない。その代りに、本発明の半導体メモリ素子のキャパシタのスタック型下部電極５２ａは、図６Ｂにおいてｄ１と表したように前記スタック型下部電極５２ａが接着力に優れたタンタル酸化膜で構成された接着層パターン４４ａと接触されてスタック型下部電極５２ａと層間絶縁膜パターン４２ａとの接着力を大きく向上させうる。
【００２９】
また、前記接着層パターン４４ａは製造工程上、モールド膜パターン(図１４Ｇの５０ａ)の湿式蝕刻時、図６ＡにおいてＣ１と表した部分のプラグ４６ａと接着層パターン４４ａとの接着力が大きいために従来の図３の矢印で表した酸化蝕刻液浸透経路が存在せず層間絶縁膜パターン４２ａの蝕刻損傷を防止する役割をする。
【００３０】
また、本発明の半導体メモリ素子はスタック型下部電極５２ａの形成のための写真蝕刻工程時、ミスアラインされてもスタック型下部電極５２ａ上に形成される誘電膜(図示せず)とプラグ４６ａとが直接接触されて漏れ電流が増加しないように漏れ電流防止膜パターン４８ａが形成されている。
【００３１】
図７Ａ及び図７Ｂは本発明の第２実施例を示す図面であって、各々図５の半導体メモリ素子のa-a及びb-bの断面図である。図７Ａ及び図７Ｂにおいて、図６Ａ及び図６Ｂと同じ部材番号は同じ部材を示す。本発明の第２実施例は第１実施例と比較して下部電極がシリンダー型に形成された点を除いては同一である。
【００３２】
具体的に、本発明の半導体メモリ素子のキャパシタは白金族貴金属膜で構成されたシリンダー型下部電極８０ａが図７Ｂにおいてｄ２と表したように接着力に優れたタンタル酸化膜で構成された接着層パターン４４ａと接触されてシリンダー型下部電極８０ａと層間絶縁膜パターン４２ａとの接着力を大きく向上させうる。
【００３３】
また、前記接着層パターン４４ａは製造工程上、モールド膜パターン(図１５Ｂの５０ａ)の湿式蝕刻時、図７ＡにおいてＣ２と表した部分のプラグ４６ａと接着層パターン４４ａとの接着力が大きいために従来の図３の矢印で表した酸化蝕刻液浸透経路が存在せず層間絶縁膜パターン４２ａの蝕刻損傷を防止する役割をする。
【００３４】
また、本発明の半導体メモリ素子はシリンダー型下部電極８０ａの形成のための写真蝕刻工程時、ミスアラインされてもシリンダー型下部電極８０ａ上に形成される誘電膜(図示せず)とプラグ４６ａとが直接接触されて漏れ電流が増加しないように漏れ電流防止膜パターン４８ａが形成されている。
【００３５】
図８Ａ及び図８Ｂは本発明の第３実施例を示す図面であって、各々図５の半導体メモリ素子のa-a及びb-b断面図である。
【００３６】
具体的に、半導体基板１００上にコンタクトホール１０７を有する層間絶縁膜パターン１０２ａ、接着層パターン１０４a及び漏れ電流防止膜パターン１１０ａが形成されている。前記層間絶縁膜パターン１０２ａはシリコン酸化膜で構成する。前記接着層パターン１０４ａはタンタル酸化膜で形成する。前記漏れ電流防止膜パターン１１０ａはタンタル酸化膜、シリコン窒化膜またはこれらの組み合わせ膜で構成する。前記接着層パターン１０４ａは前記第１及び第２実施例の接着層パターン４４ａと比較して薄く形成される。前記コンタクトホール１０７は第１及び第２実施例のコンタクトホール４５と比較して前記漏れ電流防止膜パターン１１０ａ内にも形成されている。
【００３７】
前記コンタクトホール１０７内にはプラグ１０８ｂが充填されており、前記プラグ１０８ｂは第１実施例及び第２実施例と異なって前記接着層パターン１０４ａの表面より高く突出されている。前記プラグ１０８ｂはチタン窒化膜で構成する。そして、前記プラグ１０８上にはスタック型下部電極１１４ａが形成されている。前記スタック型下部電極１１４ａは底面と壁面とを有し、前記底面の少なくとも一部は前記プラグ１０８ａの上面の一部と接触する。前記スタック型下部電極１１４ａは白金族貴金属膜、例えばPt、Ru、Ir膜で構成する。
【００３８】
特に、本発明の半導体メモリ素子は白金族貴金属膜で構成されたスタック型下部電極１１４ａが従来と異なって接着力に劣るシリコン酸化膜で構成された層間絶縁膜パターン１０２ａと接しない。その代りに、本発明の半導体メモリ素子のキャパシタのスタック型下部電極１１４ａは図８Ｂにおいてｄ３と表したように前記スタック型下部電極１１４ａが漏れ電流防止膜パターン１１０ａと接触されてスタック型下部電極１１４ａと層間絶縁膜パターン１０２ａとの接着力を大きく向上させうる。
【００３９】
また、前記接着層パターン１０４ａは製造工程上、モールド膜パターン(図１９Ｈの１１２ａ)の湿式蝕刻時、図８ＡにおいてＣ３と表した部分のプラグ１０８ｂと接着層パターン１０４ａとの接着力が大きいために従来の図３の矢印で表した酸化蝕刻液の浸透経路が存在せず層間絶縁膜パターン１０２ａの蝕刻損傷を防止する役割をする。
【００４０】
また、本発明の半導体メモリ素子のキャパシタはスタック型下部電極１１４ａの形成のための写真蝕刻工程時、ミスアラインされてもスタック型下部電極１１４ａ上に形成される誘電膜(図示せず)とプラグ１０８ｂとが直接接触されて漏れ電流が増加しないように前記接着層パターン１０４ａと、前記接着層パターンと隣接したスタック型下部電極１１４ａの壁面の一部上には漏れ電流防止膜パターン１１０ａが形成されている。
【００４１】
図９Ａ及び図９Ｂは本発明の第４実施例を示す図面であって、各々図５の半導体メモリ素子のa-a及びb-b断面図である。図９Ａ及び図９Ｂにおいて、図８Ａ及び図８Ｂと同一な部材番号は同一な部材を示す。本発明の第４実施例は第３実施例と比較して下部電極がシリンダー型に形成された点を除いては同一である。
【００４２】
具体的に、本発明の半導体メモリ素子のキャパシタは白金族貴金属膜で構成されたシリンダー型下部電極１４０ａが図９Ｂにおいてｄ４と表したように漏れ電流防止膜パターン１１０ａと接触されてシリンダー型下部電極１４０ａと層間絶縁膜パターン１０２ａとの接着力を大きく向上させうる。
【００４３】
また、前記接着層パターン１０４ａは製造工程上、モールド膜パターン(図２０Ｂの１１２ａ)の湿式蝕刻時、図９ＡにおいてＣ４と表した部分のプラグ１０８ｂと接着層パターン１０４aが接着力が大きいために従来の図３の矢印で表した酸化蝕刻液の浸透経路が存在せず層間絶縁膜パターン１０２ａの蝕刻損傷を防止する役割をする。
【００４４】
また、本発明の半導体メモリ素子のキャパシタはシリンダー型下部電極１４０ａの形成のための写真蝕刻工程時、ミスアラインされてもシリンダー型下部電極１４０ａ上に形成される誘電膜(図示せず)とプラグ１０８ｂとが直接接触されて漏れ電流が増加しないように前記接着層パターン１０４ａと、前記接着層パターン１０４ａと隣接したシリンダー下部電極１４０ａの壁面の一部上に漏れ電流防止膜パターン１１０ａが形成されている。
【００４５】
図１０Ａ及び図１０Ｂは本発明の第５実施例を示す図面であって、各々図５の半導体メモリ素子のa-a及びb-b断面図である。図１０Ａ及び図１０Ｂにおいて、図８Ａ及び図８Ｂと同一な部材番号は同一な部材を示す。本発明の第５実施例は第３実施例と比較してプラグ１０８ａがさらに多く突出された点を除いては同一である。
【００４６】
具体的に、本発明の半導体メモリ素子のキャパシタは白金族貴金属膜で構成されたスタック型下部電極１１４ａが図１０Ｂにおいてｄ５と表したように接着力に劣るシリコン酸化膜で構成された層間絶縁膜パターン１０２ａと接しない。その代りに、本発明の半導体メモリ素子のキャパシタのスタック型下部電極１１４ａは漏れ電流防止膜パターン１１０ａと接触されてスタック型下部電極１１４ａと層間絶縁膜パターン１０２ａとの接着力を大きく向上させうる。
【００４７】
また、前記接着層パターン１０４ａは製造工程上、モールド膜パターン(図２２Ｃの１１２ａ)の湿式蝕刻時、図１０ＡにおいてＣ５と表した部分のプラグ１０８ａと接着層パターン１０４ａとが接着力が大きいために従来の図３の矢印で表した酸化蝕刻液の浸透経路が存在せず層間絶縁膜パターン１０２ａの蝕刻損傷を防止する役割をする。
【００４８】
また、本発明の半導体メモリ素子はスタック型下部電極１１４aの形成のための写真蝕刻工程時、ミスアラインされてもスタック型下部電極１１４a上に形成される誘電膜(図示せず)とプラグ１０８aとが直接接触されて漏れ電流が増加しないように前記接着層パターン１０４aと、前記接着層パターン１０４aと隣接したスタック型下部電極１１４aの壁面の一部上に漏れ電流防止膜パターン１１０aが形成されている。
【００４９】
また、本発明の半導体メモリ素子は図１０Ｂに示されたようにスタック型下部電極の下部にアンダーカット部分が形成されてキャパシタのキャパシタンスを増加させうる。
【００５０】
図１１Ａ及び図１１Ｂは本発明の第６実施例を示す図面であって、各々図５の半導体メモリ素子のa-a及びb-b断面図である。図１１Ａ及び図１１Ｂにおいて、図１０Ａ及び図１０Ｂと同じ部材番号は同じ部材を示す。本発明の第６実施例は第５実施例と比較して下部電極がシリンダー型に形成された点を除いては同一である。
【００５１】
具体的に、本発明の半導体メモリ素子のキャパシタは白金族貴金属膜で構成されたシリンダー型下部電極１４０ａが従来と異なって接着力に劣るシリコン酸化膜で構成された層間絶縁膜パターン１０２ａと接しない。その代りに、図１１Ｂにおいてｄ６と表したように前記シリンダー型下部電極１４０ａが漏れ電流防止膜パターン１１０ａと接触されてシリンダー型下部電極１４０ａと層間絶縁膜パターン１０２ａとの接着力を大きく向上させうる。
【００５２】
また、前記接着層パターン１０４ａは製造工程上、モールド膜パターン(図１７Ｂの１１２ａ)の湿式蝕刻時、図１１ＡにおいてＣ６と表した部分のプラグ１０８ａと接着層パターン１０４ａとが接着力が大きいために従来の図３の矢印で表した酸化蝕刻液の浸透経路が存在せず層間絶縁膜パターン１０２aの蝕刻損傷を防止する役割をする。
【００５３】
また、本発明の半導体メモリ素子のキャパシタはシリンダー型下部電極１４０ａの形成のための写真蝕刻工程時、ミスアラインされてもシリンダー型下部電極１４０ａ上に形成される誘電膜(図示せず)とプラグ１０８ａとが直接接触されて漏れ電流が増加しないように前記接着層パターン１０４ａ上に漏れ電流防止膜パターン１１０ａが形成されている。
【００５４】
図１２Ａないし図１４Ｇは前記図６Ａの半導体メモリ素子の製造方法を説明するための断面図である。
【００５５】
図１２Ａを参照すれば、半導体基板４０、例えばシリコン基板上に層間絶縁膜４２を形成する。前記層間絶縁膜４２はシリコン酸化膜で形成する。前記層間絶縁膜４２上に接着層４４を形成する。前記接着層４４はタンタル酸化膜で形成する。前記接着層４４は図６Ｂで説明したようにキャパシタの下部電極と層間絶縁膜４２との接着力を向上させる役割をする。前記接着層４４は後続するモールド膜パターンの湿式蝕刻時、層間絶縁膜の蝕刻損傷を防止する役割をする。前記接着層４４は後続する凹状溝の形成時に一部が蝕刻されうるので、蝕刻マージンのために厚く形成しなければならない。
【００５６】
図１２Ｂを参照すれば、前記接着層４４及び層間絶縁膜４２をパターニングして前記半導体基板４０を露出するコンタクトホール４５を形成すると同時に接着層パターン４４ａ及び層間絶縁膜パターン４２ａを形成する。すなわち、前記接着層パターン４４ａ及び層間絶縁膜パターン４２ａの内部にはコンタクトホール４５が形成される。次いで、前記接着層パターン４４ａ及び層間絶縁膜パターン４２ａが形成された半導体基板４０の全面に前記コンタクトホール４５を充填するようにプラグ用導電膜４６を形成する。前記プラグ用導電膜４６はチタン窒化膜で形成する。
【００５７】
図１２Ｃを参照すれば、前記接着層パターン４４ａの表面を蝕刻停止点として前記プラグ用導電膜４６を蝕刻してプラグ４６ａを形成する。前記プラグ用導電膜４６の蝕刻はエッチバック方法または化学機械的研磨方法を用いる。
【００５８】
図１３Ｄを参照すれば、前記プラグ４６ａ及び接着層パターン４４ａ上に漏れ電流防止膜４８を形成する。前記漏れ電流防止膜４８は図１６Ａで後述するように誘電膜及びプラグ膜が直接接触されて漏れ電流が増加することを防止する役割をする。前記漏れ電流防止膜４８はタンタル酸化膜、シリコン窒化膜またはこれらの組み合わせ膜を用いて形成する。前記漏れ電流防止膜４８上にモールド膜５０を形成する。前記モールド膜５０はシリコン酸化膜を用いて形成する。
【００５９】
図１３Ｅを参照すれば、前記モールド膜５０、漏れ電流防止膜４８をパターニングして前記プラグ４６ａを露出する凹状溝５１を形成する。これにより、凹状溝５１を有するモールド膜パターン５０ａ及び漏れ電流防止膜パターン４８ａが形成される。前記凹状溝５１は図１３Ｅのように前記接着層パターン４４ａを一部蝕刻しつつ形成することもできる。ただし、図６ＡにおいてＣ１と表した接着力に優れた部分が存在して後続のモールド膜パターン除去時に酸化膜蝕刻液の浸透を防止しなければならないので前記接着層パターン４４ａの適正厚さは保証されるべきである。
【００６０】
図１４Ｆを参照すれば、前記モールド膜パターン５０ａ及び漏れ電流防止膜パターン４８ａが形成された半導体基板４０の全面に前記凹状溝５１を充填するようにキャパシタの下部電極用導電膜５２を形成する。前記下部電極用導電膜５２は白金族貴金属膜、例えばPt、Ru、Ir膜で形成する。
【００６１】
図１４Ｇを参照すれば、前記モールド膜パターン５０ａを蝕刻停止点として前記下部電極用導電膜５２を蝕刻してスタック型下部電極５２ａをセル別に分離させる。前記下部電極用導電膜５２の蝕刻はエッチバック方法または化学機械的研磨方法を用いて行う。
【００６２】
引き続き、モールド膜パターン５０ａを湿式蝕刻方法で除去すれば図６Ａに示したように最終的にキャパシタのスタック型下部電極５２ａが形成される。前記モールド膜パターン５０ａの湿式蝕刻時、前記接着層パターン４４ａは図６ＡにおいてＣ１のように接着力に優れた部分により層間絶縁膜パターン４２ａの蝕刻損傷を防止しうる。次いで、前記スタック型下部電極５２ａ上に誘電膜(図示せず)及び上部電極(図示せず)を形成して半導体素子のキャパシタを完成する。以後の製造工程は一般の工程による。
【００６３】
図１５Ａ及び図１５Ｂは前記図７Ａの半導体メモリ素子の製造方法を説明するための断面図である。図１５Ａ及び図１５Ｂにおいて、図１２Ａないし図１４Ｇと同一な部材番号は同一な部材を示す。図１５Ａ及び図１５Ｂに示した半導体メモリ素子の製造方法はシリンダー型下部電極８０ａを形成する点を除いては図１２Ａないし図１４Ｇと同一である。
【００６４】
具体的に、図１２Ａないし図１３Ｅと同様に製造工程を進行する。次いで、図１５Ａを参照すれば、凹状溝５１が形成された半導体基板４０の全面に下部電極用導電膜８０を薄く形成する。前記下部電極用導電膜８０は白金族貴金属膜、例えばPt、Ru、Ir膜で形成する。引き続き、前記下部電極用導電膜８０上に前記凹状溝５１を充填するように犠牲層８２を形成する。前記犠牲層８２はシリコン酸化膜で形成する。
【００６５】
図１５Ｂを参照すれば、前記モールド膜パターン５０ａの表面を蝕刻停止点として前記犠牲層８２及び下部電極用導電膜８０を蝕刻してシリンダー型下部電極８２ａをセル別に分離させる。この際、前記シリンダー型下部電極８０ａの間には犠牲層パターン８２ａが形成される。前記犠牲層８２及び下部電極用導電膜８０の蝕刻はエッチバック方法または化学機械的研磨方法を用いて行う。
【００６６】
次いで、モールド膜パターン５０ａ及び犠牲層パターン８２ａを湿式蝕刻方法で除去すれば、図７Ａに示したように、最終的にキャパシタのシリンダー型下部電極８０ａが形成される。次いで、前記シリンダー型下部電極８０ａ上に誘電膜(図示せず)及び上部電極(図示せず)を形成して半導体メモリ素子のキャパシタを完成する。以後の製造工程は一般の製造工程による。
【００６７】
図１６Ａないし図１９Ｈは前記図８Ａの半導体メモリ素子の製造方法を説明するための断面図である。
【００６８】
図１６Ａを参照すれば、半導体基板１００、例えばシリコン基板上に層間絶縁膜１０２を形成する。前記層間絶縁膜１０２はシリコン酸化膜で形成する。前記層間絶縁膜１０２上に接着層１０４を形成する。前記接着層１０４はタンタル酸化膜で形成する。前記接着層１０４は図８Ｂで説明したようにキャパシタの下部電極１１４ａと層間絶縁膜パターン１０２ａとの接着力を向上させる役割をする。前記接着層１０４は後続するモールド膜パターンの湿式蝕刻時、層間絶縁膜パターン１０２ａの蝕刻損傷を防止する役割をする。特に、図１６Ａの接着層１０４は図１２Ａの接着層と比較して薄く形成する。次いで、前記接着層１０４上に第１犠牲層１０６を形成する。前記第１犠牲層１０６はシリコン酸化膜で形成する。
【００６９】
図１６Ｂを参照すれば、前記第１犠牲層１０６、接着層１０４及び層間絶縁膜１０２をパターニングして前記半導体基板１００を露出するコンタクトホール１０７を形成すると同時に第１犠牲層パターン１０６ａ、接着層パターン１０４a及び層間絶縁膜パターン１０２ａを形成する。すなわち、半導体基板１００を露出するコンタクトホール１０７が第１犠牲層パターン１０６ａ、接着層パターン１０４a及び層間絶縁膜パターン１０２ａの内部に形成される。
【００７０】
次いで、前記第１犠牲層パターン１０６ａ、接着層パターン１０４ａ及び層間絶縁膜パターン１０２ａが形成された半導体基板１００の全面に前記コンタクトホール１０７を充填するようにプラグ用導電膜１０８を形成する。前記プラグ用導電膜１０８はチタン窒化膜で形成する。
【００７１】
図１６Ｃを参照すれば、前記第１犠牲層パターン１０６ａの表面を蝕刻停止点として前記プラグ用導電膜１０８を蝕刻して前記コンタクトホールに充填されるプラグ１０８ａを形成する。前記プラグ用導電膜１０８の蝕刻はエッチバック方法または化学機械的研磨方法を用いる。
【００７２】
図１７Ｄを参照すれば、前記第１犠牲層パターン１０６ａを選択的に除去して前記プラグ１０８ａが接着層パターン１０４ａの表面より高く突出されるように形成する。このようにプラグ１０８ａを接着層パターン１０４ａの表面より高く突出させると後続の凹状溝の形成時、蝕刻マージンを十分に確保できて接着層を薄くしうる。
【００７３】
図１７Ｅを参照すれば、前記突出されたプラグ１０８a及び接着層パターン１０４ａ上に漏れ電流防止膜１１０を形成する。前記漏れ電流防止膜１１０は前記プラグ１０８ａの突出形状によってそのまま突出して形成される。前記漏れ電流防止膜１１０は、図２４Ｂで後述されるように、誘電膜とプラグ膜とが直接接触して漏れ電流が増加することを防止する役割をする。前記漏れ電流防止膜１１０はタンタル酸化膜、シリコン窒化膜またはこれらの組み合わせ膜を用いて形成する。前記漏れ電流防止膜１１０上にモールド膜１１２を形成する。前記モールド膜１１２はシリコン酸化膜を用いて形成する。
【００７４】
図１８Ｆを参照すれば、前記モールド膜１１２、漏れ電流防止膜１１０をパターニングして前記プラグ１０８ａを露出する凹状溝１１３を有するモールド膜パターン１１２a及び漏れ電流防止膜パターン１１０ａを形成する。この際、前記プラグ１０８ａの上面は蝕刻されて前記モールド膜パターン１１２ａの下面よりは低く、前記接着層パターン１０４ａよりは若干突出されたプラグ１０８ｂとなる。そして、前記凹状溝１１３の形成時、前記プラグ１０８ａが突出されているために接着層パターン１０４ａが蝕刻されないように蝕刻マージンを有しうる。したがって、前記接着層パターン１０４ａが薄くても接着層パターン１０４ａは蝕刻されず、図８ＡにおいてＣ３と表した接着力に優れた部分が存在して後続のモールド膜パターンの除去時、酸化膜蝕刻液の浸透を防止しうる。
【００７５】
図１８Ｇを参照すれば、前記モールド膜パターン１１２a及び漏れ電流防止膜パターン１１０ａが形成された半導体基板１００の全面に前記凹状溝１１３を充填するようにキャパシタの下部電極用導電膜１１４を形成する。前記下部電極用導電膜１１４は白金族貴金属膜、例えばPt、Ru、Ir膜で形成する。
【００７６】
図１９Ｈを参照すれば、前記モールド膜パターン１１２ａの表面を蝕刻停止点として前記下部電極用導電膜１１４を蝕刻してスタック型下部電極１１４ａをセル別に分離させる。前記下部電極用導電膜１１４の蝕刻はエッチバック方法または化学機械的研磨方法を用いて行う。
【００７７】
次いで、モールド膜パターン１１２ａを湿式蝕刻方法で除去すれば図８Ａに示されたように最終的にキャパシタのスタック型下部電極１１４ａが形成される。前記モールド膜パターンの湿式蝕刻時、前記接着層パターンは図８ＡにおけるＣ３部分により層間絶縁膜が蝕刻損傷されることを防止しうる。次いで、前記スタック型下部電極１１４ａ上に誘電膜(図示せず)及び上部電極(図示せず)を形成して半導体メモリ素子のキャパシタを完成する。以後の製造工程は一般の製造工程による。
【００７８】
図２０Ａ及び図２０Ｂは前記図９Ａの半導体メモリ素子の製造方法を説明するための断面図である。図２０Ａ及び図２０Ｂにおいて、図１６Ａないし図１９Ｈと同一な部材番号は同一な部材を示す。図２０Ａ及び図２０Ｂの半導体メモリ素子の製造方法はシリンダー型下部電極１４０ａを形成する点を除いては図１６Ａないし図１９Ｈと同一である。
【００７９】
具体的に、図１６Ａないし図１８Ｆと同一に製造工程を進行する。次いで、図２０Ａを参照すれば、凹状溝１１３が形成された半導体基板１００の全面に下部電極用導電膜１４０を薄く形成する。前記下部電極用導電膜１４０は白金族貴金属膜、例えばPt、Ru、Ir膜で形成する。次いで、前記下部電極用導電膜１４０上に前記凹状溝１１３を充填するように第２犠牲層１４２を形成する。前記犠牲層１４２はシリコン酸化膜で形成する。
【００８０】
図２０Ｂを参照すれば、前記モールド膜パターン１１２ａの表面を蝕刻停止点として前記第２犠牲層１４２及び下部電極用導電膜１４０を蝕刻してシリンダー型下部電極１４０ａをセル別に分離させる。この際、前記シリンダー型下部電極１４０ａの間には第２犠牲層パターン１４２ａが形成される。前記犠牲層１４２及び下部電極用導電膜１４０の蝕刻はエッチバック方法または化学機械的研磨方法を用いて行う。
【００８１】
次いで、モールド膜パターン１１２a及び犠牲層パターン１４２ａを湿式蝕刻方法で除去すれば、図９Ａに示されたように最終的にキャパシタのシリンダー型下部電極１４０ａが形成される。次いで、前記シリンダー型下部電極１４０ａ上に誘電膜(図示せず)及び上部電極(図示せず)を形成して半導体メモリ素子のキャパシタを完成する。以後の製造工程は一般の製造工程による。
【００８２】
図２１Ａないし図２２Ｃは前記図１０Ａの半導体メモリ素子の製造方法を説明するための断面図である。図２１Ａないし図２２Ｃにおいて、図１６Ａないし図１９Ｈと同一な部材番号は同一な部材を示す。
【００８３】
まず、図１６Ａないし図１７Ｅと同一に製造工程を進行する。次いで、図２１Ａを参照すれば、前記モールド膜１１２、漏れ電流防止膜１１０をパターニングして前記プラグ１０８ａを露出する凹状溝１１３を有するモールド膜パターン１１２a及び漏れ電流防止膜パターン１１０ａを形成する。この際、前記凹状溝１１３の底は前記プラグ１０８ａの表面に位置させる。具体的に、前記プラグ１０８ａの上面は前記モールド膜パターン１１２ａの下面より高く位置する。そして、前記凹状溝１１３の形成時、前記プラグ１０８ａが突出されているために接着層パターン１０４ａが蝕刻されないように蝕刻マージンを有しうる。したがって、前記接着層パターン１０４ａが薄くても接着層パターン１０４ａは蝕刻されず、図１０ＡにおいてＣ５と表した接着力に優れた部分が存在することになって後続のモールド膜の除去時に酸化膜蝕刻液の浸透を防止しうる。
【００８４】
図２１Ｂを参照すれば、前記モールド膜パターン１１２a及び漏れ電流防止膜パターン１１０ａが形成された半導体基板１００の全面に前記凹状溝１１３を充填するようにキャパシタの下部電極用導電膜１１４を形成する。前記下部電極用導電膜１１４は白金族貴金属膜、例えばPt、Ru、Ir膜で形成する。
【００８５】
図２２Ｃを参照すれば、前記モールド膜パターン１１２ａの表面を蝕刻停止点として前記下部電極用導電膜１１４を蝕刻してスタック型下部電極１１４ａをセル別に分離させる。前記下部電極用導電膜１１４の蝕刻はエッチバック方法または化学機械的研磨方法を用いて行う。
【００８６】
引き続き、モールド膜パターン１１２ａを湿式蝕刻方法で除去すれば、図１０Ａに示されたように、最終的にキャパシタのスタック型下部電極１１４ａが形成される。前記モールド膜パターンの湿式蝕刻時、前記接着層パターンは図１０ＡのＣ５部分により層間絶縁膜が蝕刻損傷されることを防止しうる。次いで、前記スタック型下部電極１１４ａ上に誘電膜(図示せず)及び上部電極(図示せず)を形成し、半導体メモリ素子のキャパシタを完成する。以後の製造工程は一般の製造工程による。
【００８７】
図２３Ａ及び図２３Ｂは前記図１１Ａの半導体メモリ素子の製造方法を説明するための断面図である。図２３Ａ及び図２３Ｂにおいて、図２１Ａないし図２２Ｃと同一な部材番号は同一な部材を示す。図２３Ａ及び図２３Ｂに示した半導体メモリ素子の製造方法はシリンダー型下部電極１４０ａを形成する点を除いては図２１Ａないし図２２Ｃと同一である。
【００８８】
具体的に、図２１Ａまでは同一に製造工程を進行する。次いで、図２３Ａを参照すれば、凹状溝１１３が形成された半導体基板１００の全面に下部電極用導電膜１４０を薄く形成する。前記下部電極用導電膜１４０は白金族貴金属膜、例えばPt、Ru、Ir膜で形成する。次いで、前記下部電極用導電膜１４０上に前記凹状溝１１３を充填するように第２犠牲層１４２を形成する。前記犠牲層１４２はシリコン酸化膜で形成する。
【００８９】
図２３Ｂを参照すれば、前記モールド膜パターン１１２ａの表面を蝕刻停止点とし、前記第２犠牲層１４２及び下部電極用導電膜１４０を蝕刻してシリンダー型下部電極１４０ａをセル別に分離させる。この際、前記シリンダー型下部電極１４０ａの間には第２犠牲層パターン１４２ａが形成される。前記犠牲層１４２及び下部電極用導電膜１４０の蝕刻はエッチバック方法または化学機械的研磨方法を用いて行う。
【００９０】
引き続き、モールド膜パターン１１２a及び犠牲層パターン１４２ａを湿式蝕刻方法で除去すれば、図１１Ａに示されたように最終的にキャパシタのシリンダー型下部電極１４０ａが形成される。次いで、前記シリンダー型下部電極１４０ａ上に誘電膜(図示せず)及び上部電極(図示せず)を形成して半導体メモリ素子のキャパシタを完成する。以後の製造工程は一般の製造工程による。
【００９１】
図２４Ａ及び図２４Ｂは各々図６Ａ及び図８Ａの半導体メモリ素子の製造においてスタック型下部電極がミスアラインされた時の断面図である。
【００９２】
具体的に、本発明の半導体メモリ素子の製造において、スタック型下部電極５２ａを形成のための写真蝕刻工程時、ミスアラインされると図２４Ａ及び図２４Ｂに示されたようにスタック型下部電極５２ａ、１１４ａがプラグ４６ａ、１０８ａで一方に偏ることになる。こうなっても、本発明はスタック型下部電極５２ａ、１１４ａ上に形成される誘電膜(図示せず)がｅ１、ｅ２と表したように漏れ電流防止膜パターン４８ａ、１１０ａによってプラグ４６ａ、１０８ａと直接接触されない。これにより、誘電膜とプラグが直接接触されて発生する漏れ電流を防止しうる。
【００９３】
【発明の効果】
前述したように本発明の半導体メモリ素子は白金族貴金属膜で構成された下部電極が接着力に劣るシリコン酸化膜で構成された層間絶縁膜パターンと接触せず、接着力に優れたタンタル酸化膜で構成された接着層パターンと接触する。これにより、下部電極と層間絶縁膜パターンとの接着力を大きく向上させうる。
【００９４】
また、本発明の半導体メモリ素子は製造工程上、モールド膜パターンの湿式蝕刻時、酸化蝕刻液の浸透経路が存在せず、層間絶縁膜パターンの蝕刻損傷が生じない。
【００９５】
また、本発明の半導体メモリ素子は下部電極の形成のための写真蝕刻工程時、ミスアラインされても下部電極上に形成される誘電膜とプラグとが直接接触しないようにする漏れ電流防止膜パターンが形成されていて漏れ電流が増加しない。
【図面の簡単な説明】
【図１】従来の技術によるキャパシタを含む半導体メモリ素子の製造方法を説明するための断面図である。
【図２】従来の技術によるキャパシタを含む半導体メモリ素子の製造方法を説明するための断面図である。
【図３】従来の技術によるキャパシタを含む半導体メモリ素子の製造方法を説明するための断面図である。
【図４】従来の技術によるキャパシタを含む半導体メモリ素子の製造方法を説明するための断面図である。
【図５】本発明に係る半導体メモリ素子のレイアウト図である。
【図６】Ａ及びＢは本発明の第１実施例を示す図面であって、各々図５の半導体メモリ素子のa-a及びb-b断面図である。
【図７】Ａ及びＢは本発明の第２実施例を示す図面であって、各々図５の半導体メモリ素子のa-a及びb-b断面図である。
【図８】Ａ及びＢは本発明の第３実施例を示す図面であって、各々図５の半導体メモリ素子のa-a及びb-b断面図である。
【図９】Ａ及びＢは本発明の第４実施例を示す図面であって、各々図５の半導体メモリ素子のa-a及びb-b断面図である。
【図１０】Ａ及びＢは本発明の第５実施例を示す図面であって、各々図５の半導体メモリ素子のa-a及びb-b断面図である。
【図１１】Ａ及びＢは本発明の第６実施例を示す図面であって、各々図５の半導体メモリ素子のa-a及びb-b断面図である。
【図１２】ＡないしＣは前記図６Ａの半導体メモリ素子の製造方法を説明するための断面図である。
【図１３】Ｄ、Ｅは前記図６Ａの半導体メモリ素子の製造方法を説明するための断面図である。
【図１４】Ｆ、Ｇは前記図６Ａの半導体メモリ素子の製造方法を説明するための断面図である。
【図１５】Ａ及びＢは前記図７Ａの半導体メモリ素子の製造方法を説明するための断面図である。
【図１６】ＡないしＣは前記図８Ａの半導体メモリ素子の製造方法を説明するための断面図である。
【図１７】Ｄ、Ｅは前記図８Ａの半導体メモリ素子の製造方法を説明するための断面図である。
【図１８】Ｆ、Ｇは前記図８Ａの半導体メモリ素子の製造方法を説明するための断面図である。
【図１９】Ｈは前記図８Ａの半導体メモリ素子の製造方法を説明するための断面図である。
【図２０】Ａ及びＢは前記図９Ａの半導体メモリ素子の製造方法を説明するための断面図である。
【図２１】Ａ、Ｂは前記図１０Ａの半導体メモリ素子の製造方法を説明するための断面図である。
【図２２】Ｃは前記図１０Ａの半導体メモリ素子の製造方法を説明するための断面図である。
【図２３】Ａ及びＢは前記図１１Ａの半導体メモリ素子の製造方法を説明するための断面図である。
【図２４】Ａ及びＢは各々図６Ａ及び図８Ａの半導体メモリ素子の製造においてスタック型下部電極がミスアラインされた時の断面図である。
【符号の説明】
４０…半導体基板
４２ａ…層間絶縁膜パターン
４４ａ…接着層パターン
４５…コンタクトホール

Claims (18)

  1. 半導体基板上に層間絶縁膜を形成する段階と、
    前記層間絶縁膜上に形成されるキャパシタの下部電極と層間絶縁膜との接着性を向上させうるタンタル酸化膜よりなる接着層を形成する段階と、
    前記接着層及び層間絶縁膜をパターニングして前記半導体基板を露出するコンタクトホールがその内部に形成された接着層パターン及び層間絶縁膜パターンを形成する段階と、前記コンタクトホールを充填するチタン窒化膜よりなるプラグを形成する段階と、
    前記プラグ及び接着層パターン上に漏れ電流を防止しうる漏れ電流防止膜を形成する段階と、
    前記漏れ電流防止膜上にモールド膜を形成する段階と、
    前記モールド膜、漏れ電流防止膜をパターニングして前記プラグを露出する凹状溝がその内部に形成されたモールド膜パターン及び漏れ電流防止膜パターンを形成する段階と、
    前記凹状溝によって露出されたプラグの上面と接触するキャパシタの下部電極を形成する段階と、
    前記モールド膜パターンを湿式蝕刻方法で除去する段階とを含んでなることを特徴とする半導体メモリ素子の製造方法。
  2. 前記漏れ電流防止膜はタンタル酸化膜、シリコン窒化膜またはこれらの組み合わせ膜を用いて形成することを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
  3. 前記層間絶縁膜及びモールド膜はシリコン酸化膜を用いて形成することを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
  4. 前記キャパシタの下部電極は白金族貴金属膜で形成されることを特徴とする請求項２に記載の半導体メモリ素子の製造方法。
  5. 前記キャパシタの下部電極はスタック型下部電極またはシリンダー型下部電極であることを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
  6. 前記スタック型下部電極は、前記モールド膜パターン及び漏れ電流防止膜パターンが形成された半導体基板の全面に前記凹状溝を充填するように導電膜を形成し、前記モールド膜パターンを蝕刻停止点として前記下部電極用の導電膜を蝕刻して形成することを特徴とする請求項５に記載の半導体メモリ素子の製造方法。
  7. 前記シリンダー型下部電極は、前記モールド膜パターン及び漏れ電流防止膜パターンが形成された半導体基板の全面に前記下部電極用の導電膜を形成する段階と、前記下部電極用の導電膜上に前記凹状溝を充填するように犠牲層を形成する段階と、前記モールド膜パターンを蝕刻停止点として前記下部電極用の導電膜を蝕刻する段階と、前記凹状溝内に形成された犠牲層を除去する段階とによって形成されることを特徴とする請求項５に記載の半導体メモリ素子の製造方法。
  8. 半導体基板の一部を露出するコンタクトホールが形成された層間絶縁膜パターンと、
    前記層間絶縁膜パターン上に形成されたタンタル酸化膜よりなる接着層パターンと、
    前記コンタクトホール内に充填されつつ前記接着層パターンの表面より高く突出していることを特徴とするチタン窒化膜よりなるプラグと、
    底面と壁面とを有し、前記底面の少なくとも一部は前記プラグの上面の一部と接触するキャパシタの下部電極と、
    前記接着層パターンと、前記下部電極の底面と壁面の一部上に形成された漏れ電流防止膜パターンよりなり、
    前記接着層パターン及び前記漏れ電流防止膜パターンによって前記キャパシタの下部電極と層間絶縁膜パターンとが接着され、前記漏れ電流防止膜パターンによって漏れ電流を防止しうることを特徴とする半導体メモリ素子。
  9. 前記キャパシタの下部電極はスタック型下部電極またはシリンダー型下部電極であることを特徴とする請求項８に記載の半導体メモリ素子。
  10. 前記漏れ電流防止膜パターンはタンタル酸化膜、シリコン窒化膜またはこれらの組み合わせ膜で形成されていることを特徴とする請求項８に記載の半導体メモリ素子。
  11. 前記キャパシタの下部電極は白金族貴金属膜で形成されていることを特徴とする請求項８に記載の半導体メモリ素子。
  12. 半導体基板上に層間絶縁膜を形成する段階と、
    前記層間絶縁膜上に形成されるキャパシタの下部電極と前記層間絶縁膜との接着性を向上させうるタンタル酸化膜よりなる接着層を形成する段階と、
    前記接着層上に第１犠牲層を形成する段階と、
    前記第１犠牲層、接着層及び層間絶縁膜をパターニングして前記半導体基板を露出するコンタクトホールがその内部に形成された第１犠牲層パターン、接着層パターン及び層間絶縁膜パターンを形成する段階と、
    前記コンタクトホールを充填するチタン窒化膜よりなるプラグを形成する段階と、
    前記第１犠牲層を選択的に除去して前記プラグを前記接着層パターンの表面より高く突出させる段階と、
    前記突出されたプラグ及び接着層パターン上に漏れ電流を防止しうる漏れ電流防止膜を形成する段階と、
    前記漏れ電流防止膜上にモールド膜を形成する段階と、
    前記モールド膜、漏れ電流防止膜をパターニングして前記突出されたプラグを露出する凹状溝がその内部に形成されたモールド膜パターン及び漏れ電流防止膜パターンを形成する段階と、
    前記凹状溝によって露出されたプラグの上面と接触するキャパシタの下部電極を形成する段階と、
    前記モールド膜パターンを湿式蝕刻方法で除去する段階とを含んでなることを特徴とする半導体メモリ素子の製造方法。
  13. 前記漏れ電流防止膜はタンタル酸化膜、シリコン窒化膜またはこれらの組み合わせ膜を用いて形成することを特徴とする請求項１２に記載の半導体メモリ素子の製造方法。
  14. 前記層間絶縁膜及びモールド膜はシリコン酸化膜を用いて形成することを特徴とする請求項１２に記載の半導体メモリ素子の製造方法。
  15. 前記キャパシタの下部電極は白金族貴金属膜で形成することを特徴とする請求項１２に記載の半導体メモリ素子の製造方法。
  16. 前記キャパシタの下部電極はスタック型下部電極またはシリンダー型下部電極で形成することを特徴とする請求項１２に記載の半導体メモリ素子の製造方法。
  17. 前記スタック型下部電極は、前記モールド膜パターン及び漏れ電流防止膜パターンが形成された半導体基板の全面に前記凹状溝を充填するように下部電極用の導電膜を形成し、前記モールド膜パターンを蝕刻停止点として前記下部電極用導電膜を蝕刻して形成することを特徴とする請求項１６に記載の半導体メモリ素子の製造方法。
  18. 前記シリンダー型下部電極は、前記モールド膜パターン及び漏れ電流防止膜パターンが形成された半導体基板の全面に前記下部電極用導電膜を形成する段階と、前記導電膜上に前記凹状溝を充填するように第２犠牲層を形成する段階と、前記モールド膜パターンを蝕刻停止点として前記下部電極用導電膜を蝕刻する段階と、前記凹状溝内に形成された第２犠牲層を除去する段階とによって形成されることを特徴とする請求項１６に記載の半導体メモリ素子の製造方法。
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