KR19990004895A - 반도체 장치의 전하저장 전극 및 그 형성방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술 분야.

본 발명은 반도체 제조 분야에 관한 것임.

2. 발명이 해결하고자 하는 기술적 과제.

본 발명은 동일 면적 내에서 전하저장 전극의 표면적을 증가시키는 동시에 패턴 간의 브리지를 방지할 수 있는 전하저장 전극 및 그 형성방법을 제공하고자 함.

3. 발명의 해결 방법의 요지.

본 발명은 소정의 층간 절연막을 관통하여 반도체 기판에 접촉되는 실린더 구조의 제1 전도막 패턴과, 상기 실린더 구조의 제1 전도막 패턴에 접촉되어 상기 제1 전도막 패턴의 실린더 구조 내부의 일부를 덮는 제2 전도막 패턴을 포함하여 이루어진 전하저장 전극 구조를 형성함.

4. 발명의 중요한 용도.

반도체 메모리 장치 제조 공정에 이용됨.

Description

반도체 장치의 전하저장 전극 및 그 형성방법

본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 장치의 캐패시터 하부 전극인 전하저장 전극 형성 공정에 관한 것이다.

반도체 장치의 고집적화에 따라 DRAM(Dynamic Random Access Memory) 등의 반도체 메모리 장치는 동작 특성의 확보를 위하여 더욱 큰 정전용량의 캐패시터를 요구하고 있다. 또한 고집적화에 따라 단위 셀당 면적이 축소하면서 적은 레이아웃 면적을 차지하면서 큰 정전용량을 확보해야만 한다.

종래에는 이러한 정전용량의 확보를 위하여 실린더 구조, 핀 구조의 캐패시터를 형성하여 왔는데 제조 공정이 복잡하고, 후속 공정이 용이하지 않은 문제점이 따른다.

첨부된 도면 도1a 및 도1b는 종래 기술에 따른 실린더형 전하저장 전극 형성 공정도를 나타낸 것으로, 이하 이를 참조하여 종래의 전하저장 전극 형성 공정 및 그 문제점을 살펴본다.

먼저 도 1a에 도시된 바와 같이 실리콘 기판(11) 상에 층간 절연막(12)을 형성하고, 콘택홀용 마스크를 사용하여 층간 절연막(12)을 선택적 식각하여 전하저장 전극 콘택홀을 형성한 다음, 전체구조 상부에 폴리실리콘막(13) 및 희생 산화막(14)을 차례로 증착한다. 계속하여 전하저장 전극을 정의하기 위한 마스크를 사용하여 희생 산화막(14) 및 폴리실리콘막(13)을 차례로 선택적 식각하고, 전체구조 상부에 폴리실리콘막(15)을 형성한다.

다음으로 도1b에 도시된 바와 같이 폴리실리콘막(15)를 전면성 식각하여 측벽 스페이서(15a)를 형성한 다음, 습식 식각 방식을 사용하여 희생 산화막(14)을 제거하여 실린더형 전하저장 전극을 형성한다.

그러나, 전술한 실린더형 전하저장 전극은 도2에 도시된 바와 같이 측벽 스페이서 형성시 브릿지가 발생하는 문제점이 있었다.

또한, 전술한 바와 같은 공정에서 요구되는 전하저장 전극의 전하저장 용량을 얻기 위해서는 희생 산화막의 두께를 증가시켜 단면적을 증가시켜야 하는데, 반도체 장치의 고집적화에 따라 희생 산화막의 두께 증가에 한계가 있고, 요구되는 캐패시터 정전용량 확보가 어려운 문제점이 있다.

본 발명은 동일 면적 내에서 전하저장 전극의 표면적을 증가시키는 동시에 패턴 간의 브리지를 방지할 수 있는 전하저장 전극 및 그 형성방법을 제공하는데 그 목적이 있다.

도1a 및 도1b는 종래 기술에 따른 실린더형 전하저장 전극의 형성 공정도.

도2는 종래의 실린더형 전하저장 전극 형성시 패턴간의 브릿지 발생을 보여주는 전자 현미경 사진.

도3a 내지 도3e는 본 발명의 일실시예에 따른 전하저장 전극 형성 공정도.

* 도면의 주요부분에 대한 부호의 설명.

30 : 실리콘 기판31 : 층간절연막

32 : 폴리실리콘 플러그33,36 : 희생 산화막

34,38 : 포토레지스트 패턴35,37 : 전도막

상기 목적을 달성하기 위하여 본 발명의 전하저장 전극은 소정의 층간 절연막을 관통하여 반도체 기판에 접촉되는 실린더 구조의 제1 전도막 패턴; 및 상기 실린더 구조의 제1 전도막 패턴에 접촉되어 상기 제1 전도막 패턴의 실린더 구조 내부의 일부를 덮는 제2 전도막 패턴을 포함하여 이루어진다.

또한, 본 발명의 전하저장 전극 형성방법은 소정의 하부층이 형성된 반도체 기판 상부의 층간 절연막을 선택적 식각하여 전하저장 전극 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하는 콘택 플러그를 형성하는 단계; 전체구조 상부에 제1 희생막을 형성하는 단계; 상기 콘택 플러그에 오버랩되되, 상기 콘택 플러그의 선폭 보다 큰 선폭을 가지는 제1 마스크 사용하여 상기 제1 희생막을 선택적 식각하는 단계; 전체구조 상부에 상기 콘택 플러그에 콘택되는 제1 전도막을 형성하는 단계; 상기 제1 전도막 상부에 제2 희생막을 형성하는 단계; 상기 제1 전도막을 평탄화하여 상기 제1 전도막이 노출시키는 단계; 전체구조 상부에 제2 전도막을 형성하는 단계; 상기 제1 및 제2 희생막의 패턴 일부에 오버랩되는 제2 마스크를 사용하여 상기 제2 및 제1 전도막을 선택적 식각하여 상기 제1 희생막의 패턴을 노출시키는 단계; 및 상기 제1 및 제2 희생막을 제거하는 단계를 포함하여 이루어진를 포함하여 이루어진다.

이하, 첨부된 도면 도3a 내지 도3e를 참조하여 본 발명의 일실시예를 상술한다.

먼저 도 3a에 도시된 바와 같이 소정의 하부층이 형성된 실리콘 기판(30) 상에 소정의 층간 절연막(31)을 형성하고, 전하저장 전극 콘택홀 및 폴리실리콘 플러그(plug, 32)를 형성한다. 계속하여 전체구조 상부에 희생 산화막(33)을 형성하고, 그 상부에 포토레지스트 패턴(34)을 형성한다. 여기서 포토레지스트 패턴(34)은 폴리실리콘 플러그(32)의 선폭보다 크게 형성되며, 폴리실리콘 플러그(32)에 오버랩되도록 형성한다. 또한, 폴리실리콘 플러그(32)를 대신하여 다른 콘택 플러그를 사용할 수도 있다.

다음으로 도 3b에 도시된 바와 같이, 포토레지스트 패턴(34)를 식각 장벽으로하여 희생 산화막(33)을 선택적 식각하고, 포토레지스트 패턴(34)를 제거한다. 계속하여 전체구조 상부에 폴리실리콘 플러그(32)에 콘택되는 전도막(35)를 증착한 다음, 전체구조 상부에 희생 산화막(36)을 충분한 두께로 증착한다. 이때, 희생 산화막(36)을 대신하여 경화된 포토레지스트를 사용할 수도 있다.

이어서 도 3c에 도시된 바와 같이 희생 산화막(36)을 전면성 식각 또는 화학적·기계적 연마(CMP) 방식을 사용하여 전도막(35)이 노출되도록 에치백하고, 전체구조 상부에 전도막(37)을 형성한 다음, 그 상부에 포토레지스트 패턴(38)을 형성한다. 여기서 포토레지스트 패턴(38)은 적어도 패터닝된 희생 산화막(34,36)에 각각 그 일부가 오버랩되도록 형성한다.

계속하여 도3d에 도시된 바와 같이 포토레지스트 패턴(38)을 식각 장벽으로하여 전도막(37,35)을 희생 산화막(34,36)이 노출되도록 식각한다.

끝으로 도 3e에 도시된 바와 같이 포토레지스트 패턴(38)을 제거하고, 습식 식각 방식을 사용하여 희생 산화막(34,36)을 제거한다.

상기한 일실시예에서 희생 산화막(34,36)은 희생막을 대표하여 예시한 것으로 전하저장 전극을 이루는 전도막과 선택적 제거가 가능하다면 막의 종류에 구애 받지 않는다. 또한, 포토레지스트 패턴(34,38)의 형성은 다른 극성(양/음성)의 포토레지스트를 사용하면, 하나의 포토마스크를 시프트하여 사용함으로서 이룰 수 있다.

상기한 실시예에 나타난 바와 같이 본 발명은 실린더 구조 및 핀 구조를 결합한 듯한 구조를 취하는 전하저장 전극을 형성하여 종래의 실린더형 전하저장 전극에 비해 35% 이상 증가된 표면적을 확보할 수 있다. 또한, 측벽 스페이서를 사용하지 않아 그 만큼의 공정 마진을 확보함으로서 브릿지 발생을 방지할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 종래의 실린더형 전하저장 전극에 비해 35% 이상 증가된 표면적을 확보함으로서 반도체 장치의 동작 특성을 향상시키는 효과가 있다. 또한, 측벽 스페이서를 사용하지 않아 그 만큼의 공정 마진을 확보함으로서 브릿지 발생을 억제하여 반도체 장치의 신뢰도 및 수율을 향상시키는 효과가 있다.

Claims (7)

1. 소정의 층간 절연막을 관통하여 반도체 기판에 접촉되는 실린더 구조의 제1 전도막 패턴과,

   상기 실린더 구조의 제1 전도막 패턴에 접촉되어 상기 제1 전도막 패턴의 실린더 구조 내부의 일부를 덮는 제2 전도막 패턴

   을 포함하여 이루어진 반도체 장치의 전하저장 전극.
2. 제 1 항에 있어서,

   상기 제2 전도막 패턴이

   상기 제1 전도막 패턴의 실린더 구조 외부에도 오버랩되는 반도체 장치의 전하저장 전극.
3. 소정의 하부층이 형성된 반도체 기판 상부의 층간 절연막을 선택적 식각하여 전하저장 전극 콘택홀을 형성하는 단계;

   상기 콘택홀을 매립하는 콘택 플러그를 형성하는 단계;

   전체구조 상부에 제1 희생막을 형성하는 단계;

   상기 콘택 플러그에 오버랩되되, 상기 콘택 플러그의 선폭 보다 큰 선폭을 가지는 제1 마스크 사용하여 상기 제1 희생막을 선택적 식각하는 단계;

   전체구조 상부에 상기 콘택 플러그에 콘택되는 제1 전도막을 형성하는 단계;

   상기 제1 전도막 상부에 제2 희생막을 형성하는 단계;

   상기 제1 전도막을 평탄화하여 상기 제1 전도막이 노출시키는 단계;

   전체구조 상부에 제2 전도막을 형성하는 단계;

   상기 제1 및 제2 희생막의 패턴 일부에 오버랩되는 제2 마스크를 사용하여 상기 제2 및 제1 전도막을 선택적 식각하여 상기 제1 희생막의 패턴을 노출시키는 단계; 및

   상기 제1 및 제2 희생막을 제거하는 단계

   를 포함하여 이루어진 반도체 장치의 전하저장 전극 제조방법.
4. 제 3 항에 있어서,

   상기 콘택 플러그가 폴리실리콘 플러그인 반도체 장치의 전하저장 전극 제조방법.
5. 제 3 항에 있어서,

   상기 제1 및 제2 전도막이 폴리실리콘막인 반도체 장치의 전하저장 전극 제조방법.
6. 제 3 항에 있어서,

   상기 제1 및 상기 제2 희생막이 산화막인 반도체 장치의 전하저장 전극 제조방법.
7. 제 3 항에 있어서,

   상기 제2 희생막이 경화된 포토레지스트인 반도체 장치의 전하저장 전극 제조방법.