KR20080060329A - 반도체 소자의 캐패시터 제조 방법 - Google Patents

반도체 소자의 캐패시터 제조 방법 Download PDF

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Abstract

본 발명 실린더 구조 형성을 위한 풀 딥 아웃공정시에 스토리지노드가 기울어지는 현상을 방지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체 소자의 캐패시터 제조 방법은 기판 상부에 오픈부를 갖는 희생층을 형성하는 단계; 상기 오픈부의 내부 표면을 따라 스토리지노드를 형성하는 단계; 상기 희생층을 부분 식각하여 상기 스토리지노드 상부를 일부 노출시키는 단계; 상기 노출된 스토리지노드 상부를 덮는 보호막(포토레지스트)을 형성하는 단계; 잔류하는 상기 희생층을 제거하는 단계; 및 상기 보호막을 제거하는 단계를 포함하고, 상술한 본 발명은 희생층을 제거하기 위한 딥 아웃 공정으로 희생층을 부분 식각하여 스토리지노드 상부 일부를 노출시킨 다음, 셀영역 상에 보호막(포토레지스트)를 형성하여 희생막 풀 딥 아웃 공정시 스토리지노드의 기울어짐 현상을 방지할 수 있으므로, 스토리지노드의 유효 면적의 감소 없이 스토리지노드의 브릿지 불량을 방지하여 수율을 향상시킬 수 있는 효과가 있다.
캐패시터, 스토리지노드, 기울어짐, 풀 딥 아웃, 포토레지스트

Description

반도체 소자의 캐패시터 제조 방법{METHOD FOR FORMING CAPACITOR IN SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 공정단면도,
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 공정단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 층간절연막
23 : 스토리지노드콘택플러그 24 : 식각정지막
25 : 희생층 26 : 오픈부
27 : 스토리지노드 28 : 보호막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
최근 DRAM의 집적도가 증가함에 따라, 캐패시터의 면적이 작아지게 되어 요구되는 유전용량(Capacitance)의 확보가 점점 어려워지고 있다. 따라서 요구되는 유전용량을 확보하기 위해서는 유전막의 두께를 감소시키거나 유전 상수가 큰 물질을 적용해야 한다.
특히, 80nm급 이하의 DRAM에서는 누설전류특성을 확보하면서 유전용량을 확보하기 위하여 고유전 물질을 유전막으로 적용하는 기술이 개발되고 있다.
이러한 유전박막 구조에서 유전용량을 확보하는데 있어, 콘케이브(Concave) 구조로는 한계에 다다르고 있으며, 실린더(Cylinder)구조를 적용하여 캐패시터의 면적을 확보해야 한다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)의 상부에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하면서 반도체 기판(11)의 소정 영역과 콘택되는 스토리지노드콘택플러그(13)를 형성한다.
계속해서, 스토리지노드콘택플러그(13)가 형성된 층간절연막(12) 상에 스토리지노드가 형성될 오픈부를 갖는 희생층(15)을 형성한다. 희생층(15) 하부에는 식각정지막(14)이 형성되어 있다. 이어서, 오픈부의 내부 표면을 따라 스토리지노드(16)를 형성한다.
도 1b에 도시된 바와 같이, 희생층(15)을 풀 딥 아웃(full dip out)하여 스 토리지노드(16)의 내벽 및 외벽을 노출시켜 실린더 구조를 형성한다. 풀 딥 아웃 공정은 BOE(Buffered Oxide Etchant)용액 또는 불산 용액(HF)을 사용한다.
이후의 공정을 도시하지 않았지만, 스토리지노드(16) 상에 유전막 및 플레이트 전극을 차례로 증착하여 실린더형 캐패시터를 형성한다.
그러나 상술한 종래 기술에서, 희생층(15)을 풀 딥 아웃한 후 스토리지노드(16)가 기울어지는 현상(Leaning, 17)이 발생한다. 스토리지노드(16)의 기울어짐 현상은 실린더형 스토리지노드를 적용한 캐패시터 구조에서 발생하는 현상으로 희생층(15) 풀 딥 아웃 공정 및 후속 진행되는 린스(Rinse) 공정 중에 사용되는 물의 건조(Dry) 과정에서 주로 발생한다.
이러한, 스토리지노드 기울어짐 현상을 방지하기 위하여 스토리지노드(16)의 높이를 낮추면 요구되는 캐패시턴스를 확보할 수 없고, 스토리지노드(16) 하부 바닥 크기를 증가시키면, 고집적화에 따른 인접하는 오픈부 간의 쇼트(short)가 발생된다.
결국 스토리지노드(16)의 기울어짐 현상은 브릿지 불량(bridge fail)을 유발시켜 수율을 감소시키는 주요 원인으로 작용한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 실린더 구조 형성을 위한 풀 딥 아웃공정시에 스토리지노드가 기울어지는 현상을 방지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 캐패시터 제조 방법은 기판 상부에 오픈부를 갖는 희생층을 형성하는 단계; 상기 오픈부의 내부 표면을 따라 스토리지노드를 형성하는 단계; 상기 희생층을 부분 식각하여 상기 스토리지노드 상부를 일부 노출시키는 단계; 상기 노출된 스토리지노드 상부를 덮는 보호막을 형성하는 단계; 잔류하는 상기 희생층을 제거하는 단계; 및 상기 보호막을 제거하는 단계를 포함하는 것을 특징으로 하고, 상기 보호막은 포토레지스트로 형성하는 것을 특징으로 한다.
또한, 본 발명의 캐패시터의 제조 방법은 셀영역과 주변영역이 구비된 기판 상부에 식각정지막과 희생층을 적층하는 단계; 상기 희생층과 식각정지막을 식각하여 상기 셀영역에 오픈부를 형성하는 단계; 상기 오픈부의 내부 표면을 따라 스토리지노드를 형성하는 단계; 상기 희생층을 부분 식각하여 상기 스토리지노드 상부를 일부 노출시키는 단계; 상기 셀영역에 상기 노출된 스토리지노드 상부를 덮는 보호막을 형성하는 단계; 잔류하는 상기 희생층을 제거하는 단계; 및 상기 보호막을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이다.
도 2a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 기판(21) 상부에 층간절연막(22)을 형성한다. 층간절연막(22) 형성 전에 DRAM 구성에 필요한 소자분리(Isolation), 워드라인(Word line)을 포함하는 트랜지스터(Transistor) 및 비트라인(Bit line)등이 형성된다.
계속해서, 층간절연막(22)을 관통하면서 반도체 기판(21)의 소정 영역과 콘택되는 스토리지노드콘택플러그(23)를 형성한다. 스토리지노드콘택플러그(23)는 도프드 폴리실리콘막 또는 금속성 전도막을 사용하며, 셀영역에만 형성된다.
이어서, 스토리지노드콘택플러그(23)가 형성된 층간절연막(22) 상에 식각정지막(24)과 희생층(25)을 차례로 형성한다. 여기서, 희생층(25)은 실린더형 스토리지노드가 형성될 오픈부를 제공하기 위한 산화의 절연 물질이고, 식각정지막(24)은 희생층(25) 식각시 하부구조물이 식각되는 것을 방지하기 위한 식각베리어 역할을 하는 막이다. 예컨대, 희생층(25)은 PSG(Phospho-Silicate-Glass)막, PETEOS(Plasma-Enhanced-Tetra-Ethyl-Ortho-Silicate)막의 단일막 또는 이들의 적층막으로 사용할 수 있으며 식각정지막(24)은 실리콘질화막을 사용한다.
계속해서, 희생층(25)과 식각정지막(24)을 순차적으로 식각하여 스토리지노드콘택플러그(23) 상부를 개방시키는 오픈부(26)를 형성한다. 여기서, 희생층(25)은 C4F6, C4F8, Ar 및 O2의 혼합 가스, 식각정지막(24)은 CHF3, Ar 및 O2의 혼합 가스를 사용하여 식각한다.
도 2b에 도시된 바와 같이, 오픈부(26)를 포함하는 희생층(25)의 표면을 따 라 스토리지노드용 전도막을 증착한다. 스토리지노드용 전도막은 통상 Ti막 또는 TiN막과 같은 도전성 금속막을 사용한다.
다음으로 스토리지노드 분리 공정(storage node isolation)을 진행한다. 스토리지노드(27) 분리 공정으로 에치백(etch back) 공정을 실시하여 오픈부(26)를 제외한 희생층(25) 표면 상부에 형성된 스토리지노드용 전도막을 제거한다. 에치백 공정은 포토레지스트와 같은 실린더 내부를 채우는 보조막없이 Ar 및 Cl2 가스를 사용한 플라즈마를 이용하여 식각을 진행한다.
도 2c에 도시된 바와 같이, 부분 식각(Partial etch)을 실시하여 희생층(25)을 2000∼7000Å 깊이로 식각하여 스토리지노드(27)의 상부를 일부 노출시킨다. 이 때, 부분 식각은 습식식각을 이용하며, 후속 희생층(25) 제거시 사용되는 딥 아웃 (Dip out)공정으로도 진행할 수 있다. 바람직하게, 희생층(25)이 산화막 계열의 물질이므로, BOE 용액 또는 HF 용액을 사용한다. 여기서, 딥아웃공정은 일부만 제거하기 위한 것이고, 풀딥아웃 공정은 모두 제거하기 위한 것으로, 부분식각은 딥아웃공정으로 진행하며, 딥아웃공정은 시간조절을 통해 가능하다.
따라서, 희생층(25)은 두께가 감소된 '25A'로 잔류한다. 이와 같이, 희생층(25A)의 두께를 감소시키면 후속 풀딥아웃 공정시 식각시간을 감소시킬 수 있고, 이는 풀딥아웃공정에 의한 하부 구조의 어택발생을 억제할 수 있다.
도 2d에 도시된 바와 같이, 기판(21)의 셀영역 상에 상부의 일부가 노출된 스토리지노드(27)를 덮으면서, 후속 진행되는 희생층(25A) 제거 공정에서 스토리지 노드(27)의 기울어짐을 방지하기 위한 보호막(28)을 형성한다. 보호막(28)은 포토레지스트(photo resist)로 형성하며, 보호막(28)으로 포토레지스트 이외의 물질을 사용할 수 있지만, 이런 경우 희생층(25A)을 제거하기 위해 주변영역 상부에 증착된 물질을 제거해주는 추가 공정이 필요하다. 따라서, 포토레지스트를 사용하는 것이 바람직하다.
도 2e에 도시된 바와 같이, 풀 딥 아웃 공정을 실시하여 기판(21) 상부의 희생층(25A)을 완전히 제거한다. 스토리지노드(27) 상부에 보호막(28)이 있으므로, 풀 딥 아웃 공정시 스토리지노드(27)의 기울어짐을 방지할 수 있다. 한편, 통상적으로 풀 딥 아웃시 희생층(25A)을 산화막으로 사용하였으면 불산 계열의 습식 케미컬(BOE 용액 또는 HF 용액)을 사용하고, 질화막으로 사용하였으면 인산 계열의 습식 케미컬(H3PO4)을 사용한다.
그리고, 풀딥아웃 공정시 용액은 주변영역쪽에서 측면으로 흘러들어가 셀영역의 희생층(25A)을 제거하게 된다. 이때, 보호막(28)이 스토리지노드(27)의 상부를 흔들리지 않도록 고정하고 있으므로, 스토리지노드(27)가 기울어지지 않는다.
도 2f에 도시된 바와 같이, 보호막(28)을 제거한다. 이때, 보호막(28)이 포토레지스트이므로, O2 애싱(ashing)을 실시하여 보호막(28)을 스트립(strip)한다. 이때, O2 애싱에 의해서는 스토리지노드(27)가 쓰러지지 않는다.
후속 공정으로, 스토리지노드(27) 상에 유전막과 플레이트전극을 형성한다.
상술한 바와 같이, 실린더형 캐패시터의 스토리지노드 구조에서 발생하기 쉬운 스토리지노드 기울어짐 현상을 해결하기 위하여 딥 아웃 공정으로 먼저 희생층을 부분 식각한 후, 셀영역 상부에 마스크(포토레지스트)를 형성하여 잔류하는 희생층을 제거하기 위한 풀 딥 아웃 공정시 스토리지노드 상부를 지지해주므로써, 스토리지노드의 기울어짐 현상을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 희생층을 제거하기 위한 딥 아웃 공정으로 희생층을 부분 식각하여 스토리지노드 상부 일부를 노출시킨 다음, 셀영역 상에 보호막(포토레지스트)를 형성하여 희생막 풀 딥 아웃 공정시 스토리지노드의 기울어짐 현상을 방지할 수 있으므로, 스토리지노드의 유효 면적의 감소 없이 스토리지노드의 브릿지 불량을 방지하여 수율을 향상시킬 수 있는 효과가 있다.

Claims (17)

  1. 기판 상부에 오픈부를 갖는 희생층을 형성하는 단계;
    상기 오픈부의 내부 표면을 따라 스토리지노드를 형성하는 단계;
    상기 희생층을 부분 식각하여 상기 스토리지노드 상부를 일부 노출시키는 단계;
    상기 노출된 스토리지노드 상부를 덮는 보호막을 형성하는 단계;
    잔류하는 상기 희생층을 제거하는 단계; 및
    상기 보호막을 제거하는 단계
    를 포함하는 반도체 소자의 캐패시터 제조 방법.
  2. 제1항에 있어서,
    상기 보호막은, 포토레지스트로 형성하는 반도체 소자의 캐패시터 제조 방법.
  3. 제2항에 있어서,
    상기 보호막을 제거하는 단계는,
    O2 애싱으로 진행하는 반도체 소자의 캐패시터 제조 방법.
  4. 제1항에 있어서,
    상기 희생층을 부분 식각하여 상기 스토리지노드 상부를 일부 노출시키는 단계는,
    습식식각으로 진행하는 반도체소자의 캐패시터 제조 방법.
  5. 제4항에 있어서,
    상기 희생층의 부분식각은 2000∼7000Å을 식각하는 반도체 소자의 캐패시터 제조 방법.
  6. 제1항에 있어서,
    상기 희생층의 부분 식각과 상기 희생층을 제거하는 단계는, 딥아웃 공정으로 진행하되, 상기 희생층 제거시에는 풀딥아웃공정으로 진행하는 반도체 소자의 캐패시터 제조 방법.
  7. 제6항에 있어서,
    상기 희생층은, 산화막으로 형성하는 반도체소자의 캐패시터 제조 방법.
  8. 제7항에 있어서,
    상기 희생층의 딥 아웃 공정은, BOE 용액 또는 HF 용액으로 진행하는 반도체 소자의 캐패시터 제조 방법.
  9. 제7항에 있어서,
    상기 희생층 아래에 질화막계열의 식각정지막이 더 형성되는 반도체소자의 캐패시터 제조 방법.
  10. 셀영역과 주변영역이 구비된 기판 상부에 식각정지막과 희생층을 적층하는 단계;
    상기 희생층과 식각정지막을 식각하여 상기 셀영역에 오픈부를 형성하는 단계;
    상기 오픈부의 내부 표면을 따라 스토리지노드를 형성하는 단계;
    상기 희생층을 부분 식각하여 상기 스토리지노드 상부를 일부 노출시키는 단계;
    상기 셀영역에 상기 노출된 스토리지노드 상부를 덮는 보호막을 형성하는 단계;
    잔류하는 상기 희생층을 제거하는 단계; 및
    상기 보호막을 제거하는 단계
    를 포함하는 반도체 소자의 캐패시터 제조 방법.
  11. 제10항에 있어서,
    상기 보호막은, 포토레지스트로 형성하는 반도체 소자의 캐패시터 제조 방법.
  12. 제11항에 있어서,
    상기 보호막을 제거하는 단계는,
    O2 애싱으로 진행하는 반도체 소자의 캐패시터 제조 방법.
  13. 제10항에 있어서,
    상기 희생층을 부분 식각하여 상기 스토리지노드 상부를 일부 노출시키는 단계는,
    습식식각으로 진행하는 반도체소자의 캐패시터 제조 방법.
  14. 제13항에 있어서,
    상기 희생층의 부분식각은 2000∼7000Å을 식각하는 반도체 소자의 캐패시터 제조 방법.
  15. 제10항에 있어서,
    상기 희생층의 부분 식각과 상기 희생층을 제거하는 단계는, 딥아웃 공정으로 진행하되, 상기 희생층 제거시에는 풀딥아웃공정으로 진행하는 반도체 소자의 캐패시터 제조 방법.
  16. 제15항에 있어서,
    상기 희생층은, 산화막으로 형성하는 반도체소자의 캐패시터 제조 방법.
  17. 제16항에 있어서,
    상기 희생층의 딥 아웃 공정은, BOE 용액 또는 HF 용액으로 진행하는 반도체 소자의 캐패시터 제조 방법.
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