KR20040059803A - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 캐패시터 산화막 식각시 발생되는 보우잉 현상을 캐패시터 용량을 저하시키는 것 없이 효과적으로 방지하여 소자의 수율을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공한다.
본 발명은 상부에 층간절연막에 의해 서로 분리된 스토리지노드 콘택이 형성된 반도체 기판을 준비하는 단계; 기판 전면 상에 제 1 캐패시터 산화막을 형성하는 단계; 스토리지노드 콘택 주변 상의 제 1 캐패시터 산화막을 일정 깊이만큼 식각하여 홈을 형성하는 단계; 홈 표면 및 제 1 캐패시터 산화막 표면 상에 질화막을 형성하는 단계; 질화막이 형성된 홈에 매립되도록 질화막 상부에 제 2 캐패시터 산화막을 형성하는 단계; 제 2 캐패시터 산화막 및 질화막을 제 1 캐패시터 산화막의 표면이 노출되도록 전면식각하는 단계; 및 질화막을 식각배리어로하여 스토리지노드 콘택이 노출되도록 제 1 캐패시터 산화막을 식각하여 캐패시터용 홀을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.
Description
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 캐패시터 산화막 식각시 발생하는 보우잉(bowing) 현상을 효과적으로 방지할 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것이다.
일반적으로, 메모리셀(memory cell)에 사용되는 캐패시터는 스토리지(storage node) 전극, 유전막, 및 플레이트(plate) 전극으로 이루어지며, 고집적화에 따라 감소하는 셀면적 내에서 소자에 대응하는 충분한 캐패시터 용량을 얻기 위하여 캐패시터의 높이를 점점 더 증가시키고 있다.
이러한 캐패시터는 통상적으로 스토리지노드 콘택의 형성 후 희생막인 캐패시터 산화막을 적용하여 캐패시터 영역을 한정한 후 스토리지노드 전극, 유전막 및 플레이트 전극을 순차적으로 형성하기 때문에, 원하는 높이의 캐패시터를 얻기 위해서는 캐패시터 높이에 해당되는 두께로 캐패시터 산화막을 형성 및 식각하여야 한다.
그러나, 예컨대 2㎛ 이상의 두께로 캐패시터 산화막을 적용하고 이를 식각하게 되면, 캐패시터 산화막 상부에서 식각부위인 홀은 점점 더 커지고 남아있는 캐패시터 산화막 사이의 공간은 좁아지게 되어 보우잉(bowing) 현상이 유발되면서, 예컨대 캐패시터 산화막 최상부로부터 3000Å 정도에서는 인접 홀끼리 수평방향으로 관통됨으로써, 후속 스토리지노드 전극 사이의 절연특성을 저하시키고 스토리지노드 전극간 브리지(bridge)를 유발하여 소자의 수율을 저하시키게 된다. 또한, 이러한 보우잉 현상을 방지하기 위하여 식각부위인 홀의 크기를 감소시키게 되면 남아있는 캐패시터 산화막 사이의 충분한 절연공간은 확보할 수 있으나 식각부위가 완전히 오픈되지 않을 뿐만 아니라 캐패시터 용량이 부족하게 되어 결국 소자의 수율을 저하시키게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 캐패시터 산화막 식각시 발생되는 보우잉 현상을 캐패시터 용량을 저하시키는 것 없이 효과적으로 방지하여 소자의 수율을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 평면도.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 층간절연막
12 : 스토리지노드 콘택 13 : 제 1 질화막
14A, 14B : 제 1 및 제 2 캐패시터 산화막
15 : 홈 16 : 제 2 질화막
17 : 캐패시터용 홀 18 : 스토리지노드 전극
19 : 유전막 20 : 플레이트 전극
100 : 캐패시터 R1 : 셀영역
R2 : 주변영역
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 상부에 층간절연막에 의해 서로 분리된 스토리지노드 콘택이 형성된 반도체 기판을 준비하는 단계; 기판 전면 상에 제 1 캐패시터 산화막을 형성하는 단계; 스토리지노드 콘택 주변 상의 제 1 캐패시터 산화막을 일정 깊이만큼 식각하여 홈을 형성하는 단계; 홈 표면 및 제 1 캐패시터 산화막 표면 상에 질화막을 형성하는 단계; 질화막이 형성된 홈에 매립되도록 질화막 상부에 제 2 캐패시터 산화막을 형성하는 단계; 제 2 캐패시터 산화막 및 질화막을 제 1 캐패시터 산화막의 표면이 노출되도록 전면식각하는 단계; 및 질화막을 식각배리어로하여 스토리지노드 콘택이 노출되도록 제 1 캐패시터 산화막을 식각하여 캐패시터용 홀을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.
여기서, 제 1 캐패시터 산화막은 적어도 2㎛ 이상의 두께로 형성하고, 홈은 제 1 캐패시터 산화막의 최상부로부터 3000 내지 5000Å 정도의 깊이로 식각한다.
또한, 질화막은 저압-질화막이나 플라즈마강화-질화막으로 형성하고, 전면식각은 화학기계연마 공정이나 에치백 공정으로 수행한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1f 및 도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도 및 평면도로서, 도 2a 및 도 2b는각각 도 1a 및 도 1b에 대한 평면도를 나타낸다.
도 1a 및 도 2a를 참조하면, 셀영역(R1) 및 주변영역(R2)이 정의되고, 트랜지스터 및 비트라인 등의 소정의 공정이 완료된 반도체 기판(10) 상에 층간절연막(11)을 형성하고, 스토리지노드 콘택용 마스크를 이용하여 기판(10)의 일부가 노출되도록 층간절연막(11)을 식각하여 콘택홀을 형성한다. 그 다음, 콘택홀에 매립되도록 층간절연막(11) 상부에 폴리실리콘막 등의 도전막을 증착하고 화학기계연마(Chemical Mechanical Polishing; CMP) 공정이나 에치백(etch-back) 공정으로 층간절연막(11)의 표면이 노출되도록 전면식각하여 도전막을 서로 분리시켜, 셀영역(R1)에 기판(10)과 콘택하는 스토리지노드 콘택(12)를 형성한다.
도 1b 및 도 2b를 참조하면, 스토리지노드 콘택(12) 및 층간절연막(11) 상에 제 1 질화막(13)을 증착하고 셀영역(R1)에만 남도록 제 1 질화막(13)을 패터닝한 후, 기판 전면 상에 적어도 2㎛ 이상의 두께로 제 1 캐패시터 산화막(14A)을 형성한다. 여기서, 제 1 캐패시터 산화막(14A)은 HDP 산화막, USG막, PSG막, BPSG막, HLD 산화막, SOG막 및 TEOS막 중 선택되는 하나의 막으로 형성한다. 그 다음, 셀영역(R1)의 스토리지노드 콘택(12) 주변 상의 제 1 캐패시터 산화막(14A)을 일정 깊이만큼 식각하여 홈(15)을 형성한다. 바람직하게, 홈(15)은 종래의 보우잉이 발생되는 깊이를 감안하여 제 1 캐패시터 산화막(14A) 최상부로부터 3000 내지 5000Å 정도의 깊이로 식각한다.
도 1c를 참조하면, 홈(15) 표면 및 제 1 캐패시터 산화막(14A) 표면 상에 제 2 질화막(16)을 형성한다. 바람직하게, 제 2 질화막(16)은 저압(Low Pressure; LP)-질화막이나 플라즈마강화(Plasma Enahnced ; PE)-질화막으로 형성한다. 그 다음, 도 1d에 도시된 바와 같이, 제 2 질화막(16)이 형성된 홈(15)에 매립되도록 기판 전면 상에 제 2 캐패시터 산화막(14B)을 증착한다. 여기서, 제 2 캐패시터 산화막(14B)은 제 1 캐패시터 산화막(14A)과 마찬가지로 HDP 산화막, USG막, PSG막, BPSG막, HLD 산화막, SOG막 및 TEOS막 중 선택되는 하나의 막으로 형성한다. 그 다음, CMP 공정이나 에치백공정으로 제 1 캐패시터 산화막(14A)의 표면이 노출되도록 제 2 캐패시터 산화막(14B)과 제 2 질화막(16)을 전면식각하여 기판 표면을 평탄화한다.
도 1e를 참조하면, 스토리지노드 전극용 마스크를 이용하여 스토리지노드 콘택(12) 상의 제 1 캐패시터 산화막(14A)을 스토리지노드 콘택(12)이 노출되도록 식각하여 캐패시터용 홀(17)을 형성한다. 이때, 스토리노드 콘택(12) 주변 상의 홈에 형성된 제 2 질화막(16)이 식각배리어로서 작용하여 캐패시터 산화막 상부에서의 보우잉 현상을 방지할 뿐만 아니라 캐패시터 산화막 상부가 가파르게(sharp) 식각되는 것을 방지한다.
도 1f를 참조하면, 홀(17)이 형성된 기판 전체 표면 상에 폴리실리콘막 또는 금속막으로 스토리지노드 전극(18)을 형성하고, CMP 공정이나 에치백공정으로 스토리지노드 전극(18)을 전면식각하여 서로 분리시킨다. 그 다음, 셀영역(R1)에 유전막(19) 및 플레이트 전극(20)을 형성하여 실린더형 캐패시터(100)를 완성한다. 여기서, 유전막(19)은 PZT, BST, STO, 탄탈륨산화막(TaO), 탄탈륨질산화막(TaON), 티타늄산화막(TiO), ONO막, 및 NO막 중 선택되는 하나의 막으로 형성하고, 플레이트 전극(20)은 폴리실리콘막 도는 금속막으로 형성한다.
상기 실시예에 의하면, 스토리지노드 콘택 주변 상의 캐패시터 산화막에 홈을 형성하고, 홈 표면에 질화막을 형성하여 캐패시터 산화막 식각시 식각배리어로서 작용하도록 함으로써, 캐패시터 산화막 상부에서의 보우잉 현상을 방지할 수 있게 된다. 이에 따라, 스토리지노드 전극 사이의 충분한 절연공간이 확보되어 스토리지노드 전극간 브리지가 방지되므로 소자의 수율이 향상된다. 또한, 캐패시터용 홀의 크기를 감소시킬 필요가 없으므로 고집적화에 대응하는 충분한 캐패시터 용량을 확보할 수 있게 된다. 또한, 홈 표면에 형성된 질화막에 의해 식각시 캐패시터산화막 상부가 가파르게 식각되는 것이 방지되어 캐패시터용 홀의 식각 프로파일 특성이 향상되므로 후속 유전막의 증착특성이 향상된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 캐패시터 산화막 식각시 발생되는 보우잉 현상을 캐패시터 용량을 저하시키는 것 없이 효과적으로 방지함으로써 소자의 수율을 향상시킬 수 있다.
Claims (5)
- 상부에 층간절연막에 의해 서로 분리된 스토리지노드 콘택이 형성된 반도체 기판을 준비하는 단계;상기 기판 전면 상에 제 1 캐패시터 산화막을 형성하는 단계;상기 스토리지노드 콘택 주변 상의 상기 제 1 캐패시터 산화막을 일정 깊이만큼 식각하여 홈을 형성하는 단계;상기 홈 표면 및 상기 제 1 캐패시터 산화막 표면 상에 질화막을 형성하는 단계;상기 질화막이 형성된 홈에 매립되도록 상기 질화막 상부에 제 2 캐패시터 산화막을 형성하는 단계;상기 제 2 캐패시터 산화막 및 질화막을 상기 제 1 캐패시터 산화막의 표면이 노출되도록 전면식각하는 단계; 및상기 질화막을 식각배리어로하여 상기 스토리지노드 콘택이 노출되도록 상기 제 1 캐패시터 산화막을 식각하여 캐패시터용 홀을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 제 1 캐패시터 산화막은 적어도 2㎛ 이상의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 홈은 상기 제 1 캐패시터 산화막의 최상부로부터 3000 내지 5000Å 정도의 깊이로 식각하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 질화막은 저압-질화막이나 플라즈마강화-질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 전면식각은 화학기계연마 공정이나 에치백 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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Cited By (1)
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Cited By (2)
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