KR100644056B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 상세하게는, PMD와 PMD 라이너(liner) 사이에 본 발명에 따른 버퍼막을 형성하여 PMD와 PMD 라이너간의 스트레스를 감소시키는 반도체 소자의 제조 방법에 관한 것이다.
본 발명의 사상에 따른 반도체 소자의 제조 방법은 폴리실리콘층에 게이트 패턴이 형성되는 단계; 소정의 이온주입 공정에 의하여 LDD(Lightly Doped Drain/source)구조의 활성 영역이 형성되는 단계; 게이트 패턴으로 형성된 폴리실리콘층과 드레인/소스 영역 위에 PMD 라이너(Poly Metal Dielectric liner)가 증착되는 단계; 상기 PMD 라이너 위에 버퍼막이 증착되는 단계; 및 상기 버퍼막 위에 PMD(Poly Metal Dielectric)가 증착되는 단계;가 포함된다.
제안되는 바와 같은 반도체의 제조 방법에 의해서, PMD 라이너와 PMD 경계면에서 발생되는 스트레스를 감소시킬 수 있는 장점이 있다.
또한, PMD 라이너와 PMD 경계면에 소정의 버퍼막을 추가하여 상기 스트레스로 인한 컨택 홀간의 브릿지 현상을 방지할 수 있는 장점이 있다.
반도체 소자, PMD 라이너, 버퍼막
Description
도 1은 종래 기술에 따라 제조된 반도체 소자의 트랜지스터를 설명하는 도면.
도 2는 컨택 홀간의 브릿지 현상이 발생되는 모습을 보여주는 사진.
도 3은 도 2에 도시된 A영역을 확대한 사진.
도 4a 내지 도 4f는 본 발명의 사상에 따른 반도체 소자를 제조하는 공정의 일부를 설명하는 공정 순서도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 상세하게는, PMD와 PMD 라이너(liner) 사이에 소정의 버퍼막을 형성하여 PMD와 PMD 라이너간의 스트레스를 감소시키는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 실리사이드 공정이 수행된 다음에는 PMD 라이너(Poly Metal Dielectric liner)가 증착되고, 상기 PMD 라이너 위에 케이트 도전막 패턴까지 모두 덮는 PMD(또는 층간 절연막)가 형성된다. 그러나, 상기 PMD 라이너와 PMD를 구성하는 물질의 상이함으로 인하여 상기 PMD 라이너와 PMD의 경계면에는 강한 스트레스가 발생하게 된다.
도 1은 종래 기술에 따라 제조된 반도체 소자의 트랜지스터를 설명하는 도면이다.
도 1을 참조하면, 반도체 기판(100) 위에 게이트 패턴을 형성하는 산화막(102)과, 상기 산화막(102) 위에 폴리실리콘층(104)이 증착된다.
그리고, 상기 폴리실리콘층(104)이 증착된 다음에는 상기 반도체 기판(100)에 소정의 불순물 이온주입을 실시하여 LDD(Lightly Doped Drain/source) 구조의 저농도 불순물 확산영역(106)을 형성되도록 한다.
그리고, 게이트 패턴으로 형성된 폴리실리콘층(104)을 덮도록 기판상에 산화실리콘 또는 질화막등의 졀연층을 증착한 후 반도체 기판(100)의 표면이 노출되도록 에치백(etchback)하여 측벽 스페이서(sidewall spacer,108)를 형성한다.
그리고, 게이트 패턴으로 형성된 폴리실리콘층(104)과 측벽 스페이서(108)를 이온주입 마스크로 하여 반도체 기판(100)의 노출된 활성영역에 불순물 이온들을 고농도로 이온주입하여 소스/드레인의 고농도 불순물 확산영역(110)을 형성한다.
그리고, 게이트 패턴으로 형성된 폴리실리콘층(104)과 드레인/소스 영역 위에 PMD 라이너(112)를 증착하고, 상기 PMD 라이너(112) 위에 PMD(114)를 증착한다.
한편, PMD 라이너는 일반적으로 그 특성이 매우 신장력(tensile)이 강하며, 상기 PMD는 컴프레시브(compressive)한 특성을 지니고 있다.
특히, 상기 PMD가 HDPCVD(High Density Plasma Chemical Vapor Deposition)방법에 의하여 형성된 경우에는 상기 PMD 라이너와 PMD의 경계면에 상기 PMD 라이 너와 PMD에 사용되는 물질의 특성차이로 인하여 스트레스(stress)가 발생된다. 그리고, 상기의 스트레스는 반도체 소자의 전기적 특성에 영향을 주게되는 문제점이 있다.
그리고, 도 2와 도 3에 도시된 바와 같이, PMD 라이너와 PMD의 경계면에 발생된 스트레스로 인하여 A영역에 컨택 홀간의 브릿지(bridge)가 발생되어 트랜지스터간의 단락(short)현상이 일어나는 문제점이 있다.
본 발명은 상기되는 문제점을 해결하기 위하여 제안되는 것으로서, PMD 라이너와 PMD 경계면에서 발생되는 스트레스를 감소시킬 수 있는 반도체 소자의 제조 방법을 제안하는 것을 목적으로 한다.
또한, PMD 라이너와 PMD 경계면에 소정의 버퍼막을 추가하여 상기 스트레스로 인한 컨택 홀간의 브릿지 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제안하는 것을 목적으로 한다.
또한, 컨택 홀 간의 브릿지 현상을 방지함으로써, 반도체 소자의 전기적 특성을 향상시키고, 반도체 소자의 수율(yield)을 증가시킬 수 있는 반도체 소자의 제조 방법을 제안하는 것을 목적으로 한다.
상기되는 목적을 달성하기 위한 본 발명의 사상에 따른 반도체 소자의 제조 방법은 폴리실리콘층에 의아혀 게이트 패턴이 형성되는 단계; 소정의 이온주입 공정에 의하여 LDD(Lightly Doped Drain/source)구조의 활성 영역이 형성되는 단계; 게이트 패턴으로 형성된 폴리실리콘층과 드레인/소스 영역 위에 PMD 라이너(Poly Metal Dielectric liner)가 증착되는 단계; 상기 PMD 라이너 위에 버퍼막이 증착되는 단계; 및 상기 버퍼막 위에 PMD(Poly Metal Dielectric)가 증착되는 단계;가 포함된다.
또한, 상기 버퍼막은 d-TEOS(TetraEthyl Otho silicate) 또는 O3 TEOS의 물질로 이루어지는 것을 특징으로 한다.
또한, 상기 버퍼막은 CVD(Chemical Vapor Deposition)에 의하여 증착되는 것을 특징으로 한다.
또한, 상기 버퍼막은 200Å 이상의 두께로 증착되는 것을 특징으로 한다.
제안되는 바와 같은 반도체의 제조 방법에 의해서, PMD 라이너와 PMD 경계면에서 발생되는 스트레스를 감소시킬 수 있는 장점이 있다.
또한, PMD 라이너와 PMD 경계면에 소정의 버퍼막을 추가하여 상기 스트레스로 인한 컨택 홀간의 브릿지 현상을 방지할 수 있는 장점이 있다.
또한, 컨택 홀 간의 브릿지 현상을 방지함으로써, 반도체 소자의 전기적 특성을 향상시키고, 반도체 소자의 수율(yield)을 증가시킬 수 있는 장점이 있다.
이하에서는 본 발명의 구체적인 실시예를 도면과 함께 상세히 설명하도록 한다. 그러나, 본 발명의 사상이 제시되는 실시예에 제한된다고 할 수 없으며, 또 다른 구서요소의 추가, 변경, 삭제등에 의해서, 퇴보적인 다른 발명이나 본 발명의 사상의 범위 내에 포함되는 다른 실시예를 용이하게 제안할 수 있을 것이다.
첨부되는 도면에는 여러 층 및 영역을 명확하게 표현하기 위하여 두께가 확대되어 도시된다. 그리고, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판등의 부분이 다른 부분 "위에"있다고 할대, 이는 다른 부분 "바로 위에"에 있는 경우 뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
도 4a 내지 도 4f는 본 발명의 사상에 따른 반도체 소자를 제조하는 공정의 일부를 설명하는 순서도이다.
도 4a를 참조하면, 반도체 기판(200)의 표면을 열산화하여 게이트 절연막 형성용 산화막(202)을 형성한다. 그리고, 필드산화막(미도시) 및 게이트 절연막 형성용 산화막(202)의 상부에 게이트 형성용 폴리실리콘층(204)을 CVD등의 방법으로 증착한다. 이때, 상기 폴리실리콘층(204)은 도핑된 것을 사용하거나 도핑되지 않은 실리콘층을 형성한 다음 이온주입등의 방법으로 도핑시켜 도전성을 갖도록 한다.
도 4b를 참조하면, 상기 폴리실리콘층(204) 상에 포토레지스트(미도시)를 도포한 후 게이트를 정의하는 노광마스크를 사용한 노광 및 현상을 실시하여 게이트 형성 영역을 덮는 포토레지스트패턴(미도시)을 형성한다.
그리고, 포토레지스트패턴에 의하여 보호되지 않는 게이트 형성용 폴리실리콘층, 게이트절연막 형성용 산화막을 건식 식각등의 비등방성 식각으로 제거하여 상기 폴리실리콘층(204)이 게이트 패턴으로 형성되도록 한다. 그 다음, 게이트 패턴으로 형성된 폴리실리콘층(204)을 이온주입 마스크로 이용하여 불순물 이온주입을 저농도로 기판(200)의 노출된 활성 영역에 실시하여 저농도 불순물 이온매몰층 을 게이트 상기 폴리실리콘층(204) 양측에 서로 대응하는 형태로 형성한다.
이때, 저농도 불순물 이온매몰층은 LDD(Lightly Doped Drain/source) 구조의 저농도 불순물 확산영역(206)을 형성하기 위함이다.
도 4c를 참조하면, 게이트 패턴으로 형성된 폴리실리콘층(204)을 덮도록 기판상에 산화실리콘 또는 질화막등의 졀연층을 증착한 후 반도체 기판(200)의 표면이 노출되도록 에치백(etchback)하여 측벽 스페이서(sidewall spacer,208)를 형성한다. 이때, 상기 측벽 스페이서(208)는 게이트 패턴으로 형성된 폴리실리콘층(204) 주변으로부터 절연시키는 동시에 소스/드레인의 고농도 불순물 확산영역(210)을 형성하기 위한 이온주입마스크로 이용된다.
그리고, 게이트 패턴으로 형성된 폴리실리콘층(204)과 측벽 스페이서(208)를 이온주입 마스크로 하여 반도체 기판(200)의 노출된 활성영역에 불순물 이온들을 고농도로 이온주입하여 저농도 불순물 이온매몰층과 대부분 중첩되고, 다만, 측벽 스페이서(208) 하부에서는 저농도 불순물 이온매몰층만 존재한다.
도 4d를 참조하면, 게이트 패턴으로 형성된 폴리실리콘층(204)과 드레인/소스 영역 위에 층간절연막 라이너인 PMD 라이너(212)를 증착한다.
그리고, 상기 PMD 라이너(212)는 산화막 또는 질화막등의 층간 절연막 아래에 증착되는 것으로서 층간 절연막 라이너의 기능을 수행한다. 그리고, 이하에서는 PMD 라이너는 층간 절연막 라이너를 나타내는 용어로서 사용된다.
상세히, 상기 PMD 라이너(212)는 SiN과 같은 질화막(Nitride)등을 사용하여 인(phosphorous)의 침투(penetration)를 막고, 사용하는 물질간의 서로 다른 식각 선택비를 이용해서 컨택의 마진(margin)이 없는 부분에서의 컨택 홀(contact hole) 형성을 보완해 주는 역할을 수행한다.
도 4e를 참조하면, 상기 PMD 라이너(212) 위에 버퍼막(220)을 증착한다.
그리고, 상기 버퍼막(220)은 일반적인 박막 증착 공정중에서 CVD에 의하여 증착될 수 있다.
그리고, 상기 버퍼막(220)은 상기 PMD 라이너(212)와 후술되는 PMD의 경계면에서 발생되는 스트레스(stress)를 감소시키기 위하여 일반적인 질화막보다 소프트(soft)한 성질의 d-TEOS(TetraEthyl Otho silicate), O3 TEOS, USG(Undoped Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Otho Silicate),FSG(Fluorinated Silicate Glass)등으로 이루어질 수 있다.
그리고, 상기 버퍼막(220)은 상기 스트레스의 발생을 억제할 수 있는 최소한의 두께인 200Å 이상의 두께로 형성되어짐이 바람직하다.
도 4f를 참조하면, 상기 버퍼막(220)위에 층간 절연막인 PMD(214)를 HDPCVD(High Density Plasma Chemical Vapor Deposition)방법에 의하여 증착시킨다.
그리고, 상기 PMD(214) 물질로는 BPSG(Boron Phosphorous Spin-On-Glass), PSG(Phospho-Silicate Glass), HDP(High Density Plasma)등 소자의 특성에 맞게 적절히 사용될 수 있다.
이와 같이, PMD 라이너와 PMD간의 경계면에서 발생되는 스트레스 현상이 소 정의 두께로 증착된 버퍼막에 의하여 감소되어, 반도체 소자의 전기적 특성을 향상시키게 되는 효과가 발생한다.
제안되는 바와 같은 반도체의 제조 방법에 의해서, PMD 라이너와 PMD 경계면에서 발생되는 스트레스를 감소시킬 수 있는 장점이 있다.
또한, PMD 라이너와 PMD 경계면에 소정의 버퍼막을 추가하여 상기 스트레스로 인한 컨택 홀간의 브릿지 현상을 방지할 수 있는 장점이 있다.
또한, 컨택 홀 간의 브릿지 현상을 방지함으로써, 반도체 소자의 전기적 특성을 향상시키고, 반도체 소자의 수율(yield)을 증가시킬 수 있는 장점이 있다.
Claims (3)
- 게이트, 소스, 드레인을 포함하는 기판상에 PMD 라이너(Poly Metal Dielectric liner)가 증착되는 단계;상기 PMD 라이너 위에 버퍼막이 화학기상증착에 의해 증착되는 단계; 및상기 버퍼막 위에 HDPCVD(High Density Plasma Chemical Vapor Deposition)방법에 의하여 PMD(Poly Metal Dielectric)가 증착되는 단계;가 포함되고,상기 버퍼막은 d-TEOS(TetraEthyl Otho silicate), O3 TEOS, USG(Undoped Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Otho Silicate),FSG(Fluorinated Silicate Glass)의 그룹에서 적어도 하나의 물질로 구성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 제 1항에 있어서,상기 버퍼막은 200Å ~ 300Å 범위의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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