JP2000208756A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JP2000208756A JP2000208756A JP11007778A JP777899A JP2000208756A JP 2000208756 A JP2000208756 A JP 2000208756A JP 11007778 A JP11007778 A JP 11007778A JP 777899 A JP777899 A JP 777899A JP 2000208756 A JP2000208756 A JP 2000208756A
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Abstract
(57)【要約】
【課題】 トランジスターの高性能化と高信頼性を損な
うことのない高集積化、高微細化された半導体装置及び
その製造方法を容易に得る。 【解決手段】 電界効果型トランジスタに於ける、適宜
の基板１上に設けたゲート電極２の下部に形成されるチ
ャネル領域１０を挟んで形成されているソース領域Ｓと
ドレイン領域Ｄが、当該ゲート電極２の中心縦線Ｏに対
して互いに非対称に形成されている半導体装置１００。
うことのない高集積化、高微細化された半導体装置及び
その製造方法を容易に得る。 【解決手段】 電界効果型トランジスタに於ける、適宜
の基板１上に設けたゲート電極２の下部に形成されるチ
ャネル領域１０を挟んで形成されているソース領域Ｓと
ドレイン領域Ｄが、当該ゲート電極２の中心縦線Ｏに対
して互いに非対称に形成されている半導体装置１００。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び半
導体装置の製造方法に関するものであり、特に詳しく
は、高微細化、高集積化半導体装置に於ける高性能化及
び高信頼性を有する半導体装置及びその製造方法に関す
るものである。
導体装置の製造方法に関するものであり、特に詳しく
は、高微細化、高集積化半導体装置に於ける高性能化及
び高信頼性を有する半導体装置及びその製造方法に関す
るものである。
【０００２】
【従来の技術】従来から、半導体装置の高集積化、高微
細化が進展しきている反面、係る高集積化、高微細化さ
れた半導体装置の性能の劣化や信頼性の低下という問題
も同時に発生してきており、その為、高集積化、高微細
化された半導体装置であって且つ高性能化を維持し且
つ、高信頼性を保った半導体装置の製造技術の開発が急
務となっている。
細化が進展しきている反面、係る高集積化、高微細化さ
れた半導体装置の性能の劣化や信頼性の低下という問題
も同時に発生してきており、その為、高集積化、高微細
化された半導体装置であって且つ高性能化を維持し且
つ、高信頼性を保った半導体装置の製造技術の開発が急
務となっている。
【０００３】即ち、高集積化トランジスタに於ける高性
能化と高信頼性を両立させることが重要な課題となって
きている。処で、上記した高性能化とは、例えば電流駆
動能力の増加を目標とするものであり、又、高信頼性と
は、例えば、高電界によって発生するホットキャリアに
よるトランジスター特性の変動や劣化が生じるが、係る
劣化を防止する事を目標としているものである。
能化と高信頼性を両立させることが重要な課題となって
きている。処で、上記した高性能化とは、例えば電流駆
動能力の増加を目標とするものであり、又、高信頼性と
は、例えば、高電界によって発生するホットキャリアに
よるトランジスター特性の変動や劣化が生じるが、係る
劣化を防止する事を目標としているものである。
【０００４】このようなトランジスターの高性能化と高
信頼性を両立させようとする従来の技術の一例として、
ＵＳＰ５，７１９，４２４号明細書に開示されている技
術がある。以下に当該米国特許明細書に記載された方法
を図７を参照しながら製造手順に従って説明する。
信頼性を両立させようとする従来の技術の一例として、
ＵＳＰ５，７１９，４２４号明細書に開示されている技
術がある。以下に当該米国特許明細書に記載された方法
を図７を参照しながら製造手順に従って説明する。
【０００５】まず、図７（Ａ）に示す様に、半導体基板
主面上にゲート電極を形成する。次にＰ型不純物（ボロ
ン等）をゲート電極をマスクに半導体基板主面にイオン
注入する。続いて、図７（Ｂ）に示す様に、第１のＮ型
不純物をイオン注入する。ここでは、比較的濃度の薄い
ヒ素をイオン注入している。次に、図７（Ｃ）に示す様
に、ゲート電極の側壁にサイドウォールスペーサを形成
する。
主面上にゲート電極を形成する。次にＰ型不純物（ボロ
ン等）をゲート電極をマスクに半導体基板主面にイオン
注入する。続いて、図７（Ｂ）に示す様に、第１のＮ型
不純物をイオン注入する。ここでは、比較的濃度の薄い
ヒ素をイオン注入している。次に、図７（Ｃ）に示す様
に、ゲート電極の側壁にサイドウォールスペーサを形成
する。
【０００６】次に、図７（Ｄ）に示す様に、半導体基板
主面上に第２のＮ型不純物をイオン注入する。ここで
は、比較的濃度の濃いヒ素をイオン注入している。続い
て、図７（Ｅ）に示す様に、半導体基板主面上に第３の
Ｎ型不純物をイオン注入する。ここでは、比較的濃度の
薄いリンをイオン注入している。最後に熱処理を行い、
第３のＮ型不純物を熱拡散させてチャンネル領域と第１
のＮ型不純物層との間に形成されるようにする。
主面上に第２のＮ型不純物をイオン注入する。ここで
は、比較的濃度の濃いヒ素をイオン注入している。続い
て、図７（Ｅ）に示す様に、半導体基板主面上に第３の
Ｎ型不純物をイオン注入する。ここでは、比較的濃度の
薄いリンをイオン注入している。最後に熱処理を行い、
第３のＮ型不純物を熱拡散させてチャンネル領域と第１
のＮ型不純物層との間に形成されるようにする。
【０００７】以上の工程からなる製法によるトランジス
ターは、確かに第１のＮ型不純物を拡散係数の小さなヒ
素で形成しているので、短チャネル効果を抑制すること
ができる。そして、ヒ素を用いたことで不純物分布が急
峻になることを、第３のＮ型不純物にリンを適用して、
熱処理で熱拡散させて不純物分布を緩やかにすることで
ホットキャリア耐性を向上させている。
ターは、確かに第１のＮ型不純物を拡散係数の小さなヒ
素で形成しているので、短チャネル効果を抑制すること
ができる。そして、ヒ素を用いたことで不純物分布が急
峻になることを、第３のＮ型不純物にリンを適用して、
熱処理で熱拡散させて不純物分布を緩やかにすることで
ホットキャリア耐性を向上させている。
【０００８】しかしながら、サイドウォールスペーサの
端から第１のＮ型不純物層を覆うために熱拡散させる為
には、かなりの熱処理を行う必要がある。熱拡散は等法
的に起こるため、半導体基板に対して垂直方向にもＮ型
不純物が拡散する。つまり、不純物の拡散深さＸｊが深
くなり短チャネル効果が現れやすい。ここでは、Ｐ型不
純物をＮ型不純物層の周りを覆うように配置させてい
る。これは、Ｎ型不純物層から延びる空乏層を押さえ込
み、短チャネル効果を抑制しようとしている。しかしな
がら、この構造を取るとリーク電流の発生や容量増加な
どデメリットが生じる。
端から第１のＮ型不純物層を覆うために熱拡散させる為
には、かなりの熱処理を行う必要がある。熱拡散は等法
的に起こるため、半導体基板に対して垂直方向にもＮ型
不純物が拡散する。つまり、不純物の拡散深さＸｊが深
くなり短チャネル効果が現れやすい。ここでは、Ｐ型不
純物をＮ型不純物層の周りを覆うように配置させてい
る。これは、Ｎ型不純物層から延びる空乏層を押さえ込
み、短チャネル効果を抑制しようとしている。しかしな
がら、この構造を取るとリーク電流の発生や容量増加な
どデメリットが生じる。
【０００９】又、他の従来例としては、例えば特開平３
−１８４３４６号公報に記載されている様にソース領域
とドレイン領域にりんのみによる不純物拡散層領域とり
んと砒素からなる不純物拡散層領域とを２段に形成した
構成が開示されているが、当該ソース領域とドレイン領
域とも同一の形状、構造であり従って、当該ソース領域
とドレイン領域は当該ゲート電極の中心部からみて対称
的に形成されているに過ぎない。
−１８４３４６号公報に記載されている様にソース領域
とドレイン領域にりんのみによる不純物拡散層領域とり
んと砒素からなる不純物拡散層領域とを２段に形成した
構成が開示されているが、当該ソース領域とドレイン領
域とも同一の形状、構造であり従って、当該ソース領域
とドレイン領域は当該ゲート電極の中心部からみて対称
的に形成されているに過ぎない。
【００１０】つまり、同公報に開示された技術は、所謂
ＬＤＤ法と称されるものであって、詳細には、図８
（Ａ）及び（Ｂ）に示す様に、サイドウォール直下のソ
ース領域とドレイン領域部分に低濃度のＮ型不純物領域
を形成すると共に、サイドウォールから外側のソース領
域とドレイン領域を高濃度のＮ型不純物領域に形成する
ものである。
ＬＤＤ法と称されるものであって、詳細には、図８
（Ａ）及び（Ｂ）に示す様に、サイドウォール直下のソ
ース領域とドレイン領域部分に低濃度のＮ型不純物領域
を形成すると共に、サイドウォールから外側のソース領
域とドレイン領域を高濃度のＮ型不純物領域に形成する
ものである。
【００１１】然しながら、係る構成では、高微細化され
た半導体装置に於いて、ドレイン側の耐圧を向上させ、
駆動力を向上させる事は不可能であった。一方、特開昭
６３−３０２５６６号公報には、ソース領域とドレイン
領域の当該ゲート電極の側壁部に設けられたサイドウォ
ール部直下の当該各領域内に、Ｎ型不純物を含む拡散層
領域とＰ型不純物を含む拡散層領域とを重畳した形の領
域を形成しているが、当該ソース領域とドレイン領域と
も同一の形状、構造であり従って、当該ソース領域とド
レイン領域は当該ゲート電極の中心部からみて対称的に
形成されているに過ぎない。
た半導体装置に於いて、ドレイン側の耐圧を向上させ、
駆動力を向上させる事は不可能であった。一方、特開昭
６３−３０２５６６号公報には、ソース領域とドレイン
領域の当該ゲート電極の側壁部に設けられたサイドウォ
ール部直下の当該各領域内に、Ｎ型不純物を含む拡散層
領域とＰ型不純物を含む拡散層領域とを重畳した形の領
域を形成しているが、当該ソース領域とドレイン領域と
も同一の形状、構造であり従って、当該ソース領域とド
レイン領域は当該ゲート電極の中心部からみて対称的に
形成されているに過ぎない。
【００１２】更に、特開平１０−５６１７１号公報に
は、ゲート電極の側壁部に設けられたサイドウォール部
を介して、Ｎ型不純物を基板内に導入してソース領域と
ドレイン領域を形成するに際し、最初に砒素をイオン注
入した後リンをイオン注入する技術が開示されている
が、当該ソース領域とドレイン領域とも同一の形状、構
造であり従って、当該ソース領域とドレイン領域は当該
ゲート電極の中心部からみて対称的に形成されているに
過ぎない。
は、ゲート電極の側壁部に設けられたサイドウォール部
を介して、Ｎ型不純物を基板内に導入してソース領域と
ドレイン領域を形成するに際し、最初に砒素をイオン注
入した後リンをイオン注入する技術が開示されている
が、当該ソース領域とドレイン領域とも同一の形状、構
造であり従って、当該ソース領域とドレイン領域は当該
ゲート電極の中心部からみて対称的に形成されているに
過ぎない。
【００１３】
【発明が解決しようとする課題】従って、本発明の主な
目的は、上記した従来技術の欠点を改良し、トランジス
ターの高性能化と高信頼性を損なうことのない高集積
化、高微細化された半導体装置及びその製造方法を提供
することにある。
目的は、上記した従来技術の欠点を改良し、トランジス
ターの高性能化と高信頼性を損なうことのない高集積
化、高微細化された半導体装置及びその製造方法を提供
することにある。
【００１４】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には以下に記載されたような技術
構成を採用するものである。即ち、本発明に係る第１の
態様としては、電界効果型トランジスタに於けるゲート
電極下部に形成されるチャネル領域を挟んで形成されて
いるソース領域とドレイン領域が、当該ゲート電極の中
心縦線に対して互いに非対称に形成されている半導体装
置であり、又本発明に係る第２の態様としては、電界効
果型トランジスタに於けるゲート電極下部に形成される
チャネル領域を挟んでその両側に配置されるソース領域
とドレイン領域を形成するに際し、当該ソース領域とド
レイン領域が、当該ゲート電極の中心縦線に対して互い
に非対称に形成される様に、不純物を基板内に導入する
半導体装置の製造方法である。
達成するため、基本的には以下に記載されたような技術
構成を採用するものである。即ち、本発明に係る第１の
態様としては、電界効果型トランジスタに於けるゲート
電極下部に形成されるチャネル領域を挟んで形成されて
いるソース領域とドレイン領域が、当該ゲート電極の中
心縦線に対して互いに非対称に形成されている半導体装
置であり、又本発明に係る第２の態様としては、電界効
果型トランジスタに於けるゲート電極下部に形成される
チャネル領域を挟んでその両側に配置されるソース領域
とドレイン領域を形成するに際し、当該ソース領域とド
レイン領域が、当該ゲート電極の中心縦線に対して互い
に非対称に形成される様に、不純物を基板内に導入する
半導体装置の製造方法である。
【００１５】
【発明の実施の形態】本発明にかかる当該半導体装置及
び当該半導体装置の製造方法は、上記したような構成を
採用しているので、具体的には、例えば、トランジスタ
ー構造をソース側とドレイン側を非対称構造にすると共
に、当該ソース領域とドレイン領域をそれぞれ少なくと
も２段階構造となし、特に好ましい態様としては、２重
サイドウォールスペーサ＋３重ドレイン、ソースプロフ
ァイルの非対称構造にすることで高性能かつ高信頼性を
両立させることである。
び当該半導体装置の製造方法は、上記したような構成を
採用しているので、具体的には、例えば、トランジスタ
ー構造をソース側とドレイン側を非対称構造にすると共
に、当該ソース領域とドレイン領域をそれぞれ少なくと
も２段階構造となし、特に好ましい態様としては、２重
サイドウォールスペーサ＋３重ドレイン、ソースプロフ
ァイルの非対称構造にすることで高性能かつ高信頼性を
両立させることである。
【００１６】特に、本発明に係る当該半導体装置に於け
る不純物濃度と不純物の拡散深さ（Ｘｊ）がゲート電極
に近づくに従い３段階に渡って薄く、浅くなる不純物プ
ロファイルを持つこと、そしてドレインとソースそれぞ
れが高性能と高信頼性の効果を出すために不純物の種類
と不純物濃度、Ｘｊを異なるものにすることが特徴であ
る。
る不純物濃度と不純物の拡散深さ（Ｘｊ）がゲート電極
に近づくに従い３段階に渡って薄く、浅くなる不純物プ
ロファイルを持つこと、そしてドレインとソースそれぞ
れが高性能と高信頼性の効果を出すために不純物の種類
と不純物濃度、Ｘｊを異なるものにすることが特徴であ
る。
【００１７】更に、本発明に於いては、２重サイドウォ
ールプロセスを用いる事によって、セルフアラインメン
ト（自己整合的）で３重ドレイン構造及びソース構造を
精度良く形成出来る。
ールプロセスを用いる事によって、セルフアラインメン
ト（自己整合的）で３重ドレイン構造及びソース構造を
精度良く形成出来る。
【００１８】
【実施例】以下に、本発明に係る半導体装置及び当該半
導体装置の製造方法の具体例を図面を参照しながら詳細
に説明する。即ち、図１は、本発明に係る半導体装置の
一具体例の構造を示す断面図であり、図中、電界効果型
トランジスタに於ける、適宜の基板１上に設けたゲート
電極２の下部に形成されるチャネル領域１０を挟んで形
成されているソース領域Ｓとドレイン領域Ｄが、当該ゲ
ート電極２の中心縦線Ｏに対して互いに非対称に形成さ
れている半導体装置１００が示されている。
導体装置の製造方法の具体例を図面を参照しながら詳細
に説明する。即ち、図１は、本発明に係る半導体装置の
一具体例の構造を示す断面図であり、図中、電界効果型
トランジスタに於ける、適宜の基板１上に設けたゲート
電極２の下部に形成されるチャネル領域１０を挟んで形
成されているソース領域Ｓとドレイン領域Ｄが、当該ゲ
ート電極２の中心縦線Ｏに対して互いに非対称に形成さ
れている半導体装置１００が示されている。
【００１９】本発明に係る当該半導体装置１００に於い
て当該ソース領域とドレイン領域が、非対称であると言
う事は、当該ゲート電極２の縦方向に設けられた仮想中
心縦線Ｏに対して互いに、異なった構成を有している事
を意味している。本発明に於ける当該非対称構造は、特
には、当該半導体装置１００に於けるソース領域とドレ
イン領域であって、該ゲート電極の側壁に設けられてい
るサイドウォール部直下の部位が、互いに非対称である
事が好ましい。
て当該ソース領域とドレイン領域が、非対称であると言
う事は、当該ゲート電極２の縦方向に設けられた仮想中
心縦線Ｏに対して互いに、異なった構成を有している事
を意味している。本発明に於ける当該非対称構造は、特
には、当該半導体装置１００に於けるソース領域とドレ
イン領域であって、該ゲート電極の側壁に設けられてい
るサイドウォール部直下の部位が、互いに非対称である
事が好ましい。
【００２０】本発明に於ける、当該ソース領域とドレイ
ン領域とが非対称であるとは、例えば、両領域に於ける
不純物の材質、不純物の組成、当該不純物の濃度、当該
不純物の拡散深さ等がそれぞれ互いに異なるか、上記し
た各要素の組合せに於いても互いに異なる様に構成され
ている事を意味する。又、本発明に於いては、当該ソー
ス領域とドレイン領域の一部に於いては、多段にイオン
注入操作が実行されて、少なくとも２重ソース領域と２
重ドレイン領域をそれぞれ形成しているものである事も
好ましい。
ン領域とが非対称であるとは、例えば、両領域に於ける
不純物の材質、不純物の組成、当該不純物の濃度、当該
不純物の拡散深さ等がそれぞれ互いに異なるか、上記し
た各要素の組合せに於いても互いに異なる様に構成され
ている事を意味する。又、本発明に於いては、当該ソー
ス領域とドレイン領域の一部に於いては、多段にイオン
注入操作が実行されて、少なくとも２重ソース領域と２
重ドレイン領域をそれぞれ形成しているものである事も
好ましい。
【００２１】他の具体例としては、３段階に形成された
ソース領域とドレイン領域を有するものであっても良
い。本発明に於いては、例えば、当該ソース領域とドレ
イン領域が、２段階状、或いは３段階状に形成される場
合には、当該ソース領域とドレイン領域に於けるそれぞ
れの不純物濃度は、当該ゲート電極に接近するに従って
薄くなる様に構成されている事が望ましい。
ソース領域とドレイン領域を有するものであっても良
い。本発明に於いては、例えば、当該ソース領域とドレ
イン領域が、２段階状、或いは３段階状に形成される場
合には、当該ソース領域とドレイン領域に於けるそれぞ
れの不純物濃度は、当該ゲート電極に接近するに従って
薄くなる様に構成されている事が望ましい。
【００２２】更には、本発明に於いて当該ソース領域と
ドレイン領域が、２段階状、或いは３段階状に形成され
る場合には、当該ソース領域とドレイン領域に於けるそ
れぞれの不純物の拡散深さは、当該ゲート電極に接近す
るに従って浅くなる様に構成されている事も望ましい。
より具体的には、例えば、当該ドレイン領域に於ける当
該不純物の濃度若しくは当該不純物の拡散深さは、当該
ソース領域に於ける当該不純物の濃度よりも濃いか若し
くは当該ソース領域に於ける当該不純物の拡散深さより
も深くなる様に構成されていることが望ましく、逆に言
うならば、当該ソース領域に於ける当該不純物の濃度若
しくは当該不純物の拡散深さは、当該ドレイン領域に於
ける当該不純物の濃度よりも薄いか若しくは当該ドレイ
ン領域に於ける当該不純物の拡散深さよりも浅くなる様
に構成されている事が望ましい。
ドレイン領域が、２段階状、或いは３段階状に形成され
る場合には、当該ソース領域とドレイン領域に於けるそ
れぞれの不純物の拡散深さは、当該ゲート電極に接近す
るに従って浅くなる様に構成されている事も望ましい。
より具体的には、例えば、当該ドレイン領域に於ける当
該不純物の濃度若しくは当該不純物の拡散深さは、当該
ソース領域に於ける当該不純物の濃度よりも濃いか若し
くは当該ソース領域に於ける当該不純物の拡散深さより
も深くなる様に構成されていることが望ましく、逆に言
うならば、当該ソース領域に於ける当該不純物の濃度若
しくは当該不純物の拡散深さは、当該ドレイン領域に於
ける当該不純物の濃度よりも薄いか若しくは当該ドレイ
ン領域に於ける当該不純物の拡散深さよりも浅くなる様
に構成されている事が望ましい。
【００２３】以下に本発明に係る当該半導体装置１００
の具体的な構成及びその製造方法について図面を参照し
ながら説明する。即ち、図１に於いては、当該ソース領
域Ｓとドレイン領域Ｄが、サイドウォールを２重に採用
し且つそれぞれ３段の多重イオン注入方法を使用して形
成された３段階の拡散層厚みＳ１、Ｓ２、Ｓ３及びＤ
１、Ｄ２、Ｄ３を有しており、図２は、図１に於ける当
該ドレイン領域Ｄの拡大図であり、図３は、図１に於け
る当該ソース領域Ｓの拡大図である。
の具体的な構成及びその製造方法について図面を参照し
ながら説明する。即ち、図１に於いては、当該ソース領
域Ｓとドレイン領域Ｄが、サイドウォールを２重に採用
し且つそれぞれ３段の多重イオン注入方法を使用して形
成された３段階の拡散層厚みＳ１、Ｓ２、Ｓ３及びＤ
１、Ｄ２、Ｄ３を有しており、図２は、図１に於ける当
該ドレイン領域Ｄの拡大図であり、図３は、図１に於け
る当該ソース領域Ｓの拡大図である。
【００２４】図２及び図３から理解される様に、本具体
例に於いては、当該ソース領域Ｓとドレイン領域Ｄに於
ける当該電極２に最も近接し、第１のサイドウォール３
の直下の部分であるソース領域Ｓ１とドレイン領域Ｄ１
は、共にリンが略同一の濃度と同一拡散深さを以て形成
されているが、第２のサイドウォール３３の直下の部分
であるソース領域Ｓ２にはリンと砒素とが混在して拡散
層を形成しているのに対し、ドレイン領域Ｄ２は、リン
のみで拡散層を形成しており、然かも、ソース領域Ｓ２
の拡散濃度は、ドレイン領域Ｄ２の拡散濃度よりも薄く
なる様に構成され、且つ拡散深さＸｊもソース領域Ｓ２
の拡散深さＸｊが、ドレイン領域Ｄ２の拡散深さＸｊよ
りも深くなる様に構成されている。
例に於いては、当該ソース領域Ｓとドレイン領域Ｄに於
ける当該電極２に最も近接し、第１のサイドウォール３
の直下の部分であるソース領域Ｓ１とドレイン領域Ｄ１
は、共にリンが略同一の濃度と同一拡散深さを以て形成
されているが、第２のサイドウォール３３の直下の部分
であるソース領域Ｓ２にはリンと砒素とが混在して拡散
層を形成しているのに対し、ドレイン領域Ｄ２は、リン
のみで拡散層を形成しており、然かも、ソース領域Ｓ２
の拡散濃度は、ドレイン領域Ｄ２の拡散濃度よりも薄く
なる様に構成され、且つ拡散深さＸｊもソース領域Ｓ２
の拡散深さＸｊが、ドレイン領域Ｄ２の拡散深さＸｊよ
りも深くなる様に構成されている。
【００２５】最後に、当該ソース領域Ｓとドレイン領域
Ｄに於ける当該電極２に最も遠方に形成されている、第
２のサイドウォール３３の直下を外れた基板領域に形成
されているソース領域Ｓ３とドレイン領域Ｄ３は、共に
リンと砒素とが略同一の濃度と同一拡散深さを以て形成
されている構成を採用している。つまり、本具体例に於
いては、２重のサイドウォールを使用し、３段階の不純
物注入操作を実行して、３段階状のソース領域とドレイ
ン領域を形成すると共に、当該ソース領域Ｓ２とドレイ
ン領域Ｄ２の不純物の組成を互いに異ならせると同時
に、両領域に於ける不純物濃度を異ならせる事によっ
て、非対称形の半導体装置を形成している。
Ｄに於ける当該電極２に最も遠方に形成されている、第
２のサイドウォール３３の直下を外れた基板領域に形成
されているソース領域Ｓ３とドレイン領域Ｄ３は、共に
リンと砒素とが略同一の濃度と同一拡散深さを以て形成
されている構成を採用している。つまり、本具体例に於
いては、２重のサイドウォールを使用し、３段階の不純
物注入操作を実行して、３段階状のソース領域とドレイ
ン領域を形成すると共に、当該ソース領域Ｓ２とドレイ
ン領域Ｄ２の不純物の組成を互いに異ならせると同時
に、両領域に於ける不純物濃度を異ならせる事によっ
て、非対称形の半導体装置を形成している。
【００２６】本具体例の構成を更に詳述するならば、図
１中に於いて、第２のサイドウォール３３の直下の不純
物が非対称構造に構成されている。更に具体的に説明す
るならば、図２に示す様に、ドレイン側領域Ｄの第２の
サイドウォールスペーサ３３の直下に形成されるＮ型不
純物層Ｄ２は１種類の不純物で形成されており比較的不
純物濃度が薄く、Ｘｊが浅く出来ている。
１中に於いて、第２のサイドウォール３３の直下の不純
物が非対称構造に構成されている。更に具体的に説明す
るならば、図２に示す様に、ドレイン側領域Ｄの第２の
サイドウォールスペーサ３３の直下に形成されるＮ型不
純物層Ｄ２は１種類の不純物で形成されており比較的不
純物濃度が薄く、Ｘｊが浅く出来ている。
【００２７】一方、図３に示すようにソース側領域Ｓの
第２のサイドウォールスペーサ３３の直下に形成される
Ｎ型不純物は２種類で形成されており不純物濃度が濃
く、Ｘｊが比較的深く形成される。更に第１のサイドウ
ォールスペーサ３の直下と第２のサイドウォールスペー
サ３３の直下を含めた不純物層領域の不純物濃度と不純
物層の深さ（Ｘｊ）がゲート電極２下に設けられるチャ
ネル形成領域１０に近づくに従い階段的に薄く、浅くな
るように形成する。
第２のサイドウォールスペーサ３３の直下に形成される
Ｎ型不純物は２種類で形成されており不純物濃度が濃
く、Ｘｊが比較的深く形成される。更に第１のサイドウ
ォールスペーサ３の直下と第２のサイドウォールスペー
サ３３の直下を含めた不純物層領域の不純物濃度と不純
物層の深さ（Ｘｊ）がゲート電極２下に設けられるチャ
ネル形成領域１０に近づくに従い階段的に薄く、浅くな
るように形成する。
【００２８】当該ドレイン領域Ｄに於ける当該不純物の
拡散深さＸｊを浅くすることは、短チャネル効果を抑制
する効果があることは周知である。また、ソース側に形
成されている第２のサイドウォールスペーサ３３直下に
位置する領域Ｓ２の不純物濃度を意図的に濃く、かつＸ
ｊを深くすることでソース側の不純物層の抵抗を低くす
ることが出来る。これにより、電流駆動能力を上げるこ
とができる。
拡散深さＸｊを浅くすることは、短チャネル効果を抑制
する効果があることは周知である。また、ソース側に形
成されている第２のサイドウォールスペーサ３３直下に
位置する領域Ｓ２の不純物濃度を意図的に濃く、かつＸ
ｊを深くすることでソース側の不純物層の抵抗を低くす
ることが出来る。これにより、電流駆動能力を上げるこ
とができる。
【００２９】更に、上記した構成によって、ドレイン領
域Ｄに於ける耐圧性も向上する事になり、半導体装置の
信頼性に向上に寄与する事になる。そして、第２のサイ
ドウォールスペーサ３３の直下に形成する不純物層をソ
ース側Ｓとドレイン側Ｄで異なる拡散係数を持ったイオ
ン種で形成することで更に効果を上げることが出来る。
域Ｄに於ける耐圧性も向上する事になり、半導体装置の
信頼性に向上に寄与する事になる。そして、第２のサイ
ドウォールスペーサ３３の直下に形成する不純物層をソ
ース側Ｓとドレイン側Ｄで異なる拡散係数を持ったイオ
ン種で形成することで更に効果を上げることが出来る。
【００３０】例えば、ドレイン側Ｄに形成される第２の
サイドウォールスペーサ３３の直下には拡散係数が高い
リンを使用して後の熱処理で拡散させて濃度勾配を小さ
くし、電界を緩和することでホットキャリア耐性を向上
させる。一方、ソース側Ｓに形成される第２のサイドウ
ォールスペーサ３３の直下には比較的高濃度の拡散係数
が低いヒ素を併用することで、チャネルへの影響を最小
限に押さえながらも不純物層の抵抗を下げることができ
るので電流駆動能力を上げることが出来る。
サイドウォールスペーサ３３の直下には拡散係数が高い
リンを使用して後の熱処理で拡散させて濃度勾配を小さ
くし、電界を緩和することでホットキャリア耐性を向上
させる。一方、ソース側Ｓに形成される第２のサイドウ
ォールスペーサ３３の直下には比較的高濃度の拡散係数
が低いヒ素を併用することで、チャネルへの影響を最小
限に押さえながらも不純物層の抵抗を下げることができ
るので電流駆動能力を上げることが出来る。
【００３１】本発明に係る当該具体例に於いて、当該ソ
ース領域Ｓとドレイン領域Ｄとに形成される各領域Ｓ１
〜Ｓ３、Ｄ１〜Ｄ３に於いて当該不純物の拡散深さＸｊ
を変更する要因としては、例えば、当該不純物のドーズ
量を変更するか、イオン注入時に於ける電気エネルギー
を変更する事によって実行される。また、以上のような
構造を精度良く形成するために二重サイドウォールプロ
セスを併用している。
ース領域Ｓとドレイン領域Ｄとに形成される各領域Ｓ１
〜Ｓ３、Ｄ１〜Ｄ３に於いて当該不純物の拡散深さＸｊ
を変更する要因としては、例えば、当該不純物のドーズ
量を変更するか、イオン注入時に於ける電気エネルギー
を変更する事によって実行される。また、以上のような
構造を精度良く形成するために二重サイドウォールプロ
セスを併用している。
【００３２】つまり、本発明のトランジスターはソース
側とドレイン側各々３つのＮ型不純物層領域で構成され
ているが、それぞれのＮ型不純物層領域の大きさはこれ
まで述べた効果を大きく左右する。例えば、第１のサイ
ドウォールスペーサ３の幅を狭くしてしまうと第１のサ
イドウォールスペーサ３直下に位置するＮ型不純物層の
領域Ｓ１及びＤ１も小さくなってしまう。これでは階段
的に形成したＮ型不純物層構造が崩れてしまい、短チャ
ネル効果の抑制効果や電界緩和効果が損なわれたりす
る。
側とドレイン側各々３つのＮ型不純物層領域で構成され
ているが、それぞれのＮ型不純物層領域の大きさはこれ
まで述べた効果を大きく左右する。例えば、第１のサイ
ドウォールスペーサ３の幅を狭くしてしまうと第１のサ
イドウォールスペーサ３直下に位置するＮ型不純物層の
領域Ｓ１及びＤ１も小さくなってしまう。これでは階段
的に形成したＮ型不純物層構造が崩れてしまい、短チャ
ネル効果の抑制効果や電界緩和効果が損なわれたりす
る。
【００３３】次に、この半導体装置１００を製造するた
めの過程を図４を参照しながら具体的に説明する。ま
ず、図４（Ａ）に示す様に、半導体基板１上にゲート電
極２を形成し、第１のＮ型不純物をイオン注入する事に
よって第１の不純物層Ｆ１を形成する。ここでは、２０
〜３０ＫｅＶ程度のエネルギーで１〜２Ｅ１３ａｔｏｍ
ｓ／ｃｍ2 のリンを使用した。
めの過程を図４を参照しながら具体的に説明する。ま
ず、図４（Ａ）に示す様に、半導体基板１上にゲート電
極２を形成し、第１のＮ型不純物をイオン注入する事に
よって第１の不純物層Ｆ１を形成する。ここでは、２０
〜３０ＫｅＶ程度のエネルギーで１〜２Ｅ１３ａｔｏｍ
ｓ／ｃｍ2 のリンを使用した。
【００３４】ここで形成されたＮ型不純物層を第１のＮ
型不純物層Ｆ１とする。この状態では、左右対称の構造
を得ている。次に、図４（Ｂ）に示す様に、第１のサイ
ドウォールスペーサ３を形成する。このサイドウォール
スペーサ３はＣＶＤ法により酸化膜等の絶縁膜を半導体
基板全面に成膜し、続いて異方性ドライエッチングによ
りエッチバックすれば容易に形成できる。
型不純物層Ｆ１とする。この状態では、左右対称の構造
を得ている。次に、図４（Ｂ）に示す様に、第１のサイ
ドウォールスペーサ３を形成する。このサイドウォール
スペーサ３はＣＶＤ法により酸化膜等の絶縁膜を半導体
基板全面に成膜し、続いて異方性ドライエッチングによ
りエッチバックすれば容易に形成できる。
【００３５】なお、この第１のサイドウォールスペーサ
３の幅で第１のＮ型不純物層領域Ｆ１が規定される。次
に、図４（Ｃ）に示す様に、当該第１のサイドウォール
スペーサ３と当該電極２をマスクトして、半導体基板１
主面上に第２のＮ型不純物をイオン注入し、第２のＮ型
不純物層領域Ｆ２を形成する。
３の幅で第１のＮ型不純物層領域Ｆ１が規定される。次
に、図４（Ｃ）に示す様に、当該第１のサイドウォール
スペーサ３と当該電極２をマスクトして、半導体基板１
主面上に第２のＮ型不純物をイオン注入し、第２のＮ型
不純物層領域Ｆ２を形成する。
【００３６】ここでは３０〜４０ＫｅＶ程度のエネルギ
ーで２〜４Ｅ１３ａｔｏｍｓ／ｃｍ 2 のリンを使用し
た。当該第２のＮ型不純物層Ｆ２は、第１のＮ型不純物
層Ｆ１より不純物濃度が高く、深い位置まで形成されて
いる。ここで形成された第２のＮ型不純物層Ｆ２はドレ
イン側領域Ｄに位置する第２のサイドウォールスペーサ
３３の直下の不純物分布を規定する。
ーで２〜４Ｅ１３ａｔｏｍｓ／ｃｍ 2 のリンを使用し
た。当該第２のＮ型不純物層Ｆ２は、第１のＮ型不純物
層Ｆ１より不純物濃度が高く、深い位置まで形成されて
いる。ここで形成された第２のＮ型不純物層Ｆ２はドレ
イン側領域Ｄに位置する第２のサイドウォールスペーサ
３３の直下の不純物分布を規定する。
【００３７】次に、図４（Ｄ）に示す様に、ドレイン側
領域Ｄの第２のＮ型不純物層Ｆ２を覆うようにレジスト
マスク４を形成する。続いて、第３のＮ型不純物を当該
レジスト４と電極２及び第１のサイドウォール３をマス
クとして、当該半導体基板の主面上にイオン注入する。
この時、ドレイン側領域Ｄの第２のＮ型不純物層Ｆ２は
レジストマスク４で覆われているので、イオン注入され
ない。
領域Ｄの第２のＮ型不純物層Ｆ２を覆うようにレジスト
マスク４を形成する。続いて、第３のＮ型不純物を当該
レジスト４と電極２及び第１のサイドウォール３をマス
クとして、当該半導体基板の主面上にイオン注入する。
この時、ドレイン側領域Ｄの第２のＮ型不純物層Ｆ２は
レジストマスク４で覆われているので、イオン注入され
ない。
【００３８】ここでは３０〜８０ＫｅＶ程度のエネルギ
ーで３〜６Ｅ１３ａｔｏｍｓ／ｃｍ 2 のヒ素を使用し
た。このイオン注入された領域Ｓには、第２のＮ型不純
物層Ｆ２がすでに存在しており、更に打ち足すようにな
る。ここで形成されたＮ型不純物層を第３のＮ型不純物
層Ｆ３とする。
ーで３〜６Ｅ１３ａｔｏｍｓ／ｃｍ 2 のヒ素を使用し
た。このイオン注入された領域Ｓには、第２のＮ型不純
物層Ｆ２がすでに存在しており、更に打ち足すようにな
る。ここで形成されたＮ型不純物層を第３のＮ型不純物
層Ｆ３とする。
【００３９】この時点で、左右非対称の構造を得てい
る。この第３のＮ型不純物層Ｆ３は、第１のＮ型不純物
層Ｆ１と第２のＮ型不純物層Ｆ２の不純物濃度より濃
く、深い位置まで形成される。この第３のＮ型不純物層
Ｆ３の存在によって、ソース側領域Ｓの抵抗が下げられ
電流駆動能力を上げる効果を得ることができる。
る。この第３のＮ型不純物層Ｆ３は、第１のＮ型不純物
層Ｆ１と第２のＮ型不純物層Ｆ２の不純物濃度より濃
く、深い位置まで形成される。この第３のＮ型不純物層
Ｆ３の存在によって、ソース側領域Ｓの抵抗が下げられ
電流駆動能力を上げる効果を得ることができる。
【００４０】次に、図４（Ｅ）に示す様に、レジストマ
スク４を除去して、第１のサイドウォールスペーサ３を
形成する時と同じ手順で、第２のサイドウォールスペー
サ３３を形成する。この第２のサイドウォールスペーサ
３３の幅で、第２のＮ型不純物層領域Ｆ２と第３のＮ型
不純物層領域Ｆ３を規定している。
スク４を除去して、第１のサイドウォールスペーサ３を
形成する時と同じ手順で、第２のサイドウォールスペー
サ３３を形成する。この第２のサイドウォールスペーサ
３３の幅で、第２のＮ型不純物層領域Ｆ２と第３のＮ型
不純物層領域Ｆ３を規定している。
【００４１】最後に、図４（Ｆ）に示す様に、電極２及
び第２のサイドウォール３３をマスクとして、第４のＮ
型不純物を半導体基板１の主面上にイオン注入する。こ
こでは、３０〜１００ＫｅＶ程度のエネルギーで３〜７
Ｅ１５ａｔｏｍｓ／ｃｍ2 のヒ素を使用した。以後の工
程で、通常の熱処理を行う事によって、半導体装置に係
る一連の製造過程が完了する。
び第２のサイドウォール３３をマスクとして、第４のＮ
型不純物を半導体基板１の主面上にイオン注入する。こ
こでは、３０〜１００ＫｅＶ程度のエネルギーで３〜７
Ｅ１５ａｔｏｍｓ／ｃｍ2 のヒ素を使用した。以後の工
程で、通常の熱処理を行う事によって、半導体装置に係
る一連の製造過程が完了する。
【００４２】これまで示した製造方法では、第２のサイ
ドウォールスペーサ３３の直下に位置するＮ型不純物層
Ｆ２はドレイン側Ｄとソース側Ｓで異なる構造を得てい
るがドレイン側はリンのみだが、二回に分けてイオン注
入されて形成されている。一方、ソース側Ｓに関して
は、リンが二回に分けてイオン注入されて更にヒ素が１
回、計３回のイオン注入が行われて形成されている。
ドウォールスペーサ３３の直下に位置するＮ型不純物層
Ｆ２はドレイン側Ｄとソース側Ｓで異なる構造を得てい
るがドレイン側はリンのみだが、二回に分けてイオン注
入されて形成されている。一方、ソース側Ｓに関して
は、リンが二回に分けてイオン注入されて更にヒ素が１
回、計３回のイオン注入が行われて形成されている。
【００４３】次に、本発明に係る半導体装置の他の具体
例について図５を参照しながら詳細に説明する。つま
り、上記した具体例では、サイドウォールスペーサ３直
下のＮ型不純物層、つまり第１のＮ型不純物層Ｆ１はド
レイン側領域Ｄとソース側領域Ｓで同じイオン種が用い
られている。
例について図５を参照しながら詳細に説明する。つま
り、上記した具体例では、サイドウォールスペーサ３直
下のＮ型不純物層、つまり第１のＮ型不純物層Ｆ１はド
レイン側領域Ｄとソース側領域Ｓで同じイオン種が用い
られている。
【００４４】そこで、本具体例に於いては、当該サイド
ウォール３の直下に於けるドレイン側領域Ｄをリンのみ
で拡散層を形成し、当該ソース側領域Ｓに於いては、リ
ンとヒ素の二種類のイオン種を混在させて拡散層を形成
させるものである。まず、図５（Ａ）に示す様に、半導
体基板１上にゲート電極２を形成し、続いて、ソース側
領域Ｓに位置する半導体基板１上に第１のレジストマス
ク４１を形成する。
ウォール３の直下に於けるドレイン側領域Ｄをリンのみ
で拡散層を形成し、当該ソース側領域Ｓに於いては、リ
ンとヒ素の二種類のイオン種を混在させて拡散層を形成
させるものである。まず、図５（Ａ）に示す様に、半導
体基板１上にゲート電極２を形成し、続いて、ソース側
領域Ｓに位置する半導体基板１上に第１のレジストマス
ク４１を形成する。
【００４５】次で、当該レジスト４１と当該電極７をマ
スクとして、第１のＮ型不純物をイオン注入し、第１の
Ｎ型不純物層Ｆ１を形成する。ここでは２０〜３０Ｋｅ
Ｖ程度のエネルギーで２〜４Ｅ１３ａｔｏｍｓ／ｃｍ 2
のリンを使用した。ここで形成されたＮ型不純物層を第
１のＮ型不純物層Ｆ１とする。
スクとして、第１のＮ型不純物をイオン注入し、第１の
Ｎ型不純物層Ｆ１を形成する。ここでは２０〜３０Ｋｅ
Ｖ程度のエネルギーで２〜４Ｅ１３ａｔｏｍｓ／ｃｍ 2
のリンを使用した。ここで形成されたＮ型不純物層を第
１のＮ型不純物層Ｆ１とする。
【００４６】次に、図５（Ｂ）に示す様に、第１のレジ
ストマスク４１を除去した後、ドレイン側領域Ｄに位置
する半導体基板１上に第２のレジストマスク４２を形成
する。続いてレジスト４２と当該電極７をマスクとし
て、第２のＮ型不純物をイオン注入する。ここでは、３
０〜４０ＫｅＶ程度のエネルギーで２〜４Ｅ１３ａｔｏ
ｍｓ／ｃｍ2 のヒ素を使用した。
ストマスク４１を除去した後、ドレイン側領域Ｄに位置
する半導体基板１上に第２のレジストマスク４２を形成
する。続いてレジスト４２と当該電極７をマスクとし
て、第２のＮ型不純物をイオン注入する。ここでは、３
０〜４０ＫｅＶ程度のエネルギーで２〜４Ｅ１３ａｔｏ
ｍｓ／ｃｍ2 のヒ素を使用した。
【００４７】ここで形成されたＮ型不純物層を第２のＮ
型不純物層Ｆ２とする。この時点ではソース領域Ｓとド
レイン領域Ｄとが当該電極２の仮想中心線Ｏから見て、
左右非対称の構造を得ている。次に、図５（Ｃ）に示す
様に、第１のサイドウォールスペーサ３を形成する。こ
のサイドウォールスペーサ３はＣＶＤ法により酸化膜等
を半導体基板全面に成膜し、続いて異方性ドライエッチ
ングによりエッチバックすれば容易に形成できる。
型不純物層Ｆ２とする。この時点ではソース領域Ｓとド
レイン領域Ｄとが当該電極２の仮想中心線Ｏから見て、
左右非対称の構造を得ている。次に、図５（Ｃ）に示す
様に、第１のサイドウォールスペーサ３を形成する。こ
のサイドウォールスペーサ３はＣＶＤ法により酸化膜等
を半導体基板全面に成膜し、続いて異方性ドライエッチ
ングによりエッチバックすれば容易に形成できる。
【００４８】なお、この第１のサイドウォールスペーサ
３の幅で第１のＮ型不純物層領域Ｆ１及び第２のＮ型不
純物層領域Ｆ２が規定される。次に、図５（Ｄ）に示す
様に、ソース側領域Ｓに位置する半導体基板１上に第３
のレジストマスク４３を形成し、当該第３のレジストマ
スク４３と当該電極２及び第１のサイドウォール３をマ
スクとして第３のＮ型不純物をイオン注入する。
３の幅で第１のＮ型不純物層領域Ｆ１及び第２のＮ型不
純物層領域Ｆ２が規定される。次に、図５（Ｄ）に示す
様に、ソース側領域Ｓに位置する半導体基板１上に第３
のレジストマスク４３を形成し、当該第３のレジストマ
スク４３と当該電極２及び第１のサイドウォール３をマ
スクとして第３のＮ型不純物をイオン注入する。
【００４９】ここでは、３０〜４０ＫｅＶ程度のエネル
ギーで３〜５Ｅ１３ａｔｏｍｓ／ｃｍ2 のリンを使用し
た。ここで形成されたＮ型不純物層を第３のＮ型不純物
層Ｆ３とする。次に、図５（Ｅ）に示す様に、第３のレ
ジストマスク４３を除去した後、ドレイン側領域Ｄに位
置する半導体基板１上に第４のレジストマスク４４を形
成し、続いて当該第４のレジストマスク４４と当該電極
２及び第１のサイドウォール３をマスクとし第４のＮ型
不純物をイオン注入する。
ギーで３〜５Ｅ１３ａｔｏｍｓ／ｃｍ2 のリンを使用し
た。ここで形成されたＮ型不純物層を第３のＮ型不純物
層Ｆ３とする。次に、図５（Ｅ）に示す様に、第３のレ
ジストマスク４３を除去した後、ドレイン側領域Ｄに位
置する半導体基板１上に第４のレジストマスク４４を形
成し、続いて当該第４のレジストマスク４４と当該電極
２及び第１のサイドウォール３をマスクとし第４のＮ型
不純物をイオン注入する。
【００５０】ここでは、５０〜７０ＫｅＶ程度のエネル
ギーで６〜９Ｅ１３ａｔｏｍｓ／ｃｍ2 のヒ素を使用し
た。ここで形成されたＮ型不純物層を第４のＮ型不純物
層Ｆ４とする。次に、図５（Ｆ）に示す様に、第４のレ
ジストマスク４４を除去して、第１のサイドウォールス
ペーサ３を形成する時と同じ手順で、第２のサイドウォ
ールスペーサ３３を形成する。この第２のサイドウォー
ルスペーサ３３の幅で、第３のＮ型不純物層領域Ｆ３と
第４のＮ型不純物層領域Ｆ４を規定している。
ギーで６〜９Ｅ１３ａｔｏｍｓ／ｃｍ2 のヒ素を使用し
た。ここで形成されたＮ型不純物層を第４のＮ型不純物
層Ｆ４とする。次に、図５（Ｆ）に示す様に、第４のレ
ジストマスク４４を除去して、第１のサイドウォールス
ペーサ３を形成する時と同じ手順で、第２のサイドウォ
ールスペーサ３３を形成する。この第２のサイドウォー
ルスペーサ３３の幅で、第３のＮ型不純物層領域Ｆ３と
第４のＮ型不純物層領域Ｆ４を規定している。
【００５１】最後に第５のＮ型不純物を半導体基板１の
主面上にイオン注入する。ここでは、３０〜１００Ｋｅ
Ｖ程度のエネルギーで３〜７Ｅ１５ａｔｏｍｓ／ｃｍ2
のヒ素を使用した。通常はこれ以降の工程で熱処理を行
う事によって、半導体装置の一連の製造過程が完了す
る。以上の工程を経ることで、サイドウォールスペーサ
３、３３直下のＮ型不純物層をドレイン側Ｄとソース側
Ｓで異なるイオン種にて形成することが出来る。
主面上にイオン注入する。ここでは、３０〜１００Ｋｅ
Ｖ程度のエネルギーで３〜７Ｅ１５ａｔｏｍｓ／ｃｍ2
のヒ素を使用した。通常はこれ以降の工程で熱処理を行
う事によって、半導体装置の一連の製造過程が完了す
る。以上の工程を経ることで、サイドウォールスペーサ
３、３３直下のＮ型不純物層をドレイン側Ｄとソース側
Ｓで異なるイオン種にて形成することが出来る。
【００５２】ただしこの製法を用いても、ゲート電極に
近づくほどＮ型不純物層が階段的に不純物濃度が薄く、
Ｘｊが浅くなる構造を得る。この製法は、レジストマス
クを多く使用するので製法がやや複雑だが、ソース側の
Ｎ型不純物層を拡散係数の小さなヒ素のみで形成するの
で短チャネル効果を、前記具体例より抑制することが出
来る。
近づくほどＮ型不純物層が階段的に不純物濃度が薄く、
Ｘｊが浅くなる構造を得る。この製法は、レジストマス
クを多く使用するので製法がやや複雑だが、ソース側の
Ｎ型不純物層を拡散係数の小さなヒ素のみで形成するの
で短チャネル効果を、前記具体例より抑制することが出
来る。
【００５３】以上の製造方法は、レジストマスクを４回
使用しなければならず工程数、製造コストの増加が伴っ
てしまう。次にレジストマスクの使用回数を２回まで減
らした本発明に係る当該半導体装置の製造方法に関する
別の具体例を図６を参照しながら、以下に説明する。ま
ず、図６（Ａ）に示す様に、半導体基板１上にゲート電
極２を形成し、更に、当該ゲート電極２をマスクとして
当該基板１上から第１のＮ型不純物をイオン注入する。
使用しなければならず工程数、製造コストの増加が伴っ
てしまう。次にレジストマスクの使用回数を２回まで減
らした本発明に係る当該半導体装置の製造方法に関する
別の具体例を図６を参照しながら、以下に説明する。ま
ず、図６（Ａ）に示す様に、半導体基板１上にゲート電
極２を形成し、更に、当該ゲート電極２をマスクとして
当該基板１上から第１のＮ型不純物をイオン注入する。
【００５４】ここでは２０〜３０ＫｅＶ程度のエネルギ
ーで１〜２Ｅ１３ａｔｏｍｓ／ｃｍ 2 のリンを使用し
た。ここで形成されたＮ型不純物層を第１のＮ型不純物
層Ｆ１とする。この状態では、左右対称の構造を得てい
る。次に、図６（Ｂ）に示す様に、第１のサイドウォー
ルスペーサ３を形成する。
ーで１〜２Ｅ１３ａｔｏｍｓ／ｃｍ 2 のリンを使用し
た。ここで形成されたＮ型不純物層を第１のＮ型不純物
層Ｆ１とする。この状態では、左右対称の構造を得てい
る。次に、図６（Ｂ）に示す様に、第１のサイドウォー
ルスペーサ３を形成する。
【００５５】このサイドウォールスペーサ３はＣＶＤ法
により酸化膜等を半導体基板全面に成膜し、続いて異方
性ドライエッチングによりエッチバックすれば容易に形
成できる。なお、この第１のサイドウォールスペーサ３
の幅で第１のＮ型不純物層領域Ｆ１が規定される。
により酸化膜等を半導体基板全面に成膜し、続いて異方
性ドライエッチングによりエッチバックすれば容易に形
成できる。なお、この第１のサイドウォールスペーサ３
の幅で第１のＮ型不純物層領域Ｆ１が規定される。
【００５６】次に、図６（Ｃ）に示す様に、ソース側領
域Ｓに位置する半導体基板１上に第１のレジストマスク
４５を形成し、続いて当該レジストマスク４５と電極２
及び当該サイドウォール３をマスクとして、第２のＮ型
不純物をイオン注入する。ここでは、３０〜４０ＫｅＶ
程度のエネルギーで２〜４Ｅ１３ａｔｏｍｓ／ｃｍ2 の
リンを使用した。ここで形成されたＮ型不純物層を第２
のＮ型不純物層Ｆ２とする。
域Ｓに位置する半導体基板１上に第１のレジストマスク
４５を形成し、続いて当該レジストマスク４５と電極２
及び当該サイドウォール３をマスクとして、第２のＮ型
不純物をイオン注入する。ここでは、３０〜４０ＫｅＶ
程度のエネルギーで２〜４Ｅ１３ａｔｏｍｓ／ｃｍ2 の
リンを使用した。ここで形成されたＮ型不純物層を第２
のＮ型不純物層Ｆ２とする。
【００５７】次に、図６（Ｄ）に示す様に、ドレイン側
領域Ｄに位置する半導体基板１上に第２のレジストマス
ク４６を形成し、続いて第３のＮ型不純物をイオン注入
する。ここでは、３０〜８０ＫｅＶ程度のエネルギーで
３〜６Ｅ１３ａｔｏｍｓ／ｃｍ2 のヒ素を使用した。こ
こで形成されたＮ型不純物層を第３のＮ型不純物層Ｆ３
とする。
領域Ｄに位置する半導体基板１上に第２のレジストマス
ク４６を形成し、続いて第３のＮ型不純物をイオン注入
する。ここでは、３０〜８０ＫｅＶ程度のエネルギーで
３〜６Ｅ１３ａｔｏｍｓ／ｃｍ2 のヒ素を使用した。こ
こで形成されたＮ型不純物層を第３のＮ型不純物層Ｆ３
とする。
【００５８】次に、図６（Ｅ）に示す様に、第２のレジ
ストマスク４６を除去して、第１のサイドウォールスペ
ーサ３を形成する時と同じ手順で、第２のサイドウォー
ルスペーサ３３を形成する。当該第２のサイドウォール
スペーサ３３の幅で、第２のＮ型不純物層領域Ｆ２と第
３のＮ型不純物層領域Ｆ３を規定している。
ストマスク４６を除去して、第１のサイドウォールスペ
ーサ３を形成する時と同じ手順で、第２のサイドウォー
ルスペーサ３３を形成する。当該第２のサイドウォール
スペーサ３３の幅で、第２のＮ型不純物層領域Ｆ２と第
３のＮ型不純物層領域Ｆ３を規定している。
【００５９】最後に、図６（Ｆ）に示す様に、第４のＮ
型不純物を、当該電極２及び第２のサイドウォール３３
をマスクとして、半導体基板１の主面上にイオン注入す
る事によって第４のＮ型不純物層領域Ｆ４が形成され
る。ここでは、３０〜１００ＫｅＶ程度のエネルギーで
３〜７Ｅ１５ａｔｏｍｓ／ｃｍ2 のヒ素を使用した。
型不純物を、当該電極２及び第２のサイドウォール３３
をマスクとして、半導体基板１の主面上にイオン注入す
る事によって第４のＮ型不純物層領域Ｆ４が形成され
る。ここでは、３０〜１００ＫｅＶ程度のエネルギーで
３〜７Ｅ１５ａｔｏｍｓ／ｃｍ2 のヒ素を使用した。
【００６０】その後、所定の熱処理を行うことによっ
て、当該半導体装置の製造方法に係る一連の製造過程が
完了する。以上の工程を経ることで、ゲート電極２に近
づくほどＮ型不純物層が階段的に不純物濃度が薄く、Ｘ
ｊが浅くなる構造を得ることが出来る。上記した各具体
例の説明から理解される様に、本発明に係る当該半導体
装置の製造方法の基本的な構成としては、電界効果型ト
ランジスタに於けるゲート電極下部に形成されるチャネ
ル領域を挟んでその両側に配置されるソース領域とドレ
イン領域を形成するに際し、当該ソース領域とドレイン
領域が、当該ゲート電極の中心縦線に対して互いに非対
称に形成される様に、不純物を基板内に導入する様に構
成された半導体装置の製造方法である。
て、当該半導体装置の製造方法に係る一連の製造過程が
完了する。以上の工程を経ることで、ゲート電極２に近
づくほどＮ型不純物層が階段的に不純物濃度が薄く、Ｘ
ｊが浅くなる構造を得ることが出来る。上記した各具体
例の説明から理解される様に、本発明に係る当該半導体
装置の製造方法の基本的な構成としては、電界効果型ト
ランジスタに於けるゲート電極下部に形成されるチャネ
ル領域を挟んでその両側に配置されるソース領域とドレ
イン領域を形成するに際し、当該ソース領域とドレイン
領域が、当該ゲート電極の中心縦線に対して互いに非対
称に形成される様に、不純物を基板内に導入する様に構
成された半導体装置の製造方法である。
【００６１】本発明に於ける当該半導体装置の製造方法
のより具体的な構成としては、当該ソース領域とドレイ
ン領域を形成するに際し、当該ゲート電極の側面にサイ
ドウォールを形成した後、当該サイドウォール部直下の
ソース領域とドレイン領域に於けるそれぞれの部位が、
互いに非対称となる様に当該不純物を基板内に導入する
事が望ましい。
のより具体的な構成としては、当該ソース領域とドレイ
ン領域を形成するに際し、当該ゲート電極の側面にサイ
ドウォールを形成した後、当該サイドウォール部直下の
ソース領域とドレイン領域に於けるそれぞれの部位が、
互いに非対称となる様に当該不純物を基板内に導入する
事が望ましい。
【００６２】又、本発明に於ける当該半導体装置の製造
方法と他の具体例としては、当該ソース領域とドレイン
領域は、少なくとも２重ソース領域と２重ドレイン領域
が形成される様に当該不純物を基板内に導入する様に構
成されるものである。更に、本発明に於いては、当該ソ
ース領域とドレイン領域は、それぞれが少なくとも２段
の段階状に形成される事も望ましい。
方法と他の具体例としては、当該ソース領域とドレイン
領域は、少なくとも２重ソース領域と２重ドレイン領域
が形成される様に当該不純物を基板内に導入する様に構
成されるものである。更に、本発明に於いては、当該ソ
ース領域とドレイン領域は、それぞれが少なくとも２段
の段階状に形成される事も望ましい。
【００６３】又、本発明に於ける当該半導体装置の製造
方法としては、当該ソース領域とドレイン領域に導入さ
れるそれぞれの不純物を互いに相違させる様に当該不純
物を基板内に導入する様に構成するものであり、又、他
の具体例としては、当該ソース領域とドレイン領域を構
成するそれぞれの領域の不純物の濃度が互いに相違する
様に当該不純物を基板内に導入する様に構成することで
ある。
方法としては、当該ソース領域とドレイン領域に導入さ
れるそれぞれの不純物を互いに相違させる様に当該不純
物を基板内に導入する様に構成するものであり、又、他
の具体例としては、当該ソース領域とドレイン領域を構
成するそれぞれの領域の不純物の濃度が互いに相違する
様に当該不純物を基板内に導入する様に構成することで
ある。
【００６４】又、本発明に於ける当該半導体装置の製造
方法に於いては、当該ソース領域とドレイン領域を構成
するそれぞれの領域に於ける当該不純物の拡散深さが互
いに相違する様に当該不純物を基板内に導入する様に構
成されている事が望ましい。更に、本発明に於いては、
当該半導体装置の製造方法において、当該ソース領域と
ドレイン領域に於けるそれぞれの不純物濃度が、当該ゲ
ート電極に接近するに従って薄くなる様に当該不純物を
基板内に導入する様に構成するか、当該ソース領域とド
レイン領域に於けるそれぞれの不純物の拡散深さが、当
該ゲート電極に接近するに従って浅くなる様に当該不純
物を基板内に導入する様に構成する事も望ましい。
方法に於いては、当該ソース領域とドレイン領域を構成
するそれぞれの領域に於ける当該不純物の拡散深さが互
いに相違する様に当該不純物を基板内に導入する様に構
成されている事が望ましい。更に、本発明に於いては、
当該半導体装置の製造方法において、当該ソース領域と
ドレイン領域に於けるそれぞれの不純物濃度が、当該ゲ
ート電極に接近するに従って薄くなる様に当該不純物を
基板内に導入する様に構成するか、当該ソース領域とド
レイン領域に於けるそれぞれの不純物の拡散深さが、当
該ゲート電極に接近するに従って浅くなる様に当該不純
物を基板内に導入する様に構成する事も望ましい。
【００６５】一方、本発明に於ける当該半導体装置の製
造方法に於いては、当該ドレイン領域に於ける当該不純
物の濃度若しくは当該不純物の拡散深さは、当該ソース
領域に於ける当該不純物の濃度よりも濃いか若しくは当
該ソース領域に於ける当該不純物の拡散深さよりも深く
なる様に、当該不純物を基板内に導入するか或いは、当
該ソース領域に於ける当該不純物の濃度若しくは当該不
純物の拡散深さが、当該ドレイン領域に於ける当該不純
物の濃度よりも薄いか若しくは当該ドレイン領域に於け
る当該不純物の拡散深さよりも浅くなる様に、当該不純
物を基板内に導入する様に構成する事も望ましい。
造方法に於いては、当該ドレイン領域に於ける当該不純
物の濃度若しくは当該不純物の拡散深さは、当該ソース
領域に於ける当該不純物の濃度よりも濃いか若しくは当
該ソース領域に於ける当該不純物の拡散深さよりも深く
なる様に、当該不純物を基板内に導入するか或いは、当
該ソース領域に於ける当該不純物の濃度若しくは当該不
純物の拡散深さが、当該ドレイン領域に於ける当該不純
物の濃度よりも薄いか若しくは当該ドレイン領域に於け
る当該不純物の拡散深さよりも浅くなる様に、当該不純
物を基板内に導入する様に構成する事も望ましい。
【００６６】本発明に係る当該半導体装置の製造方法の
より特定された具体例としては、半導体基板上にゲート
電極を形成する工程と、前記半導体基板主面上に第１の
Ｎ型不純物をイオン注入する工程と、前記ゲート電極の
側壁に第１のサイドウォールスペーサを形成する工程
と、前記半導体基板主面上に第２のＮ型不純物をイオン
注入する工程と、ドレイン領域にレジストマスクを形成
し第３のＮ型不純物をイオン注入する工程と、前記サイ
ドウォールスペーサの側壁に第２のサイドウォールスペ
ーサを形成する工程と、前記半導体基板に第４のＮ型不
純物をイオン注入する様に構成されているものである。
より特定された具体例としては、半導体基板上にゲート
電極を形成する工程と、前記半導体基板主面上に第１の
Ｎ型不純物をイオン注入する工程と、前記ゲート電極の
側壁に第１のサイドウォールスペーサを形成する工程
と、前記半導体基板主面上に第２のＮ型不純物をイオン
注入する工程と、ドレイン領域にレジストマスクを形成
し第３のＮ型不純物をイオン注入する工程と、前記サイ
ドウォールスペーサの側壁に第２のサイドウォールスペ
ーサを形成する工程と、前記半導体基板に第４のＮ型不
純物をイオン注入する様に構成されているものである。
【００６７】本発明に係る当該半導体装置及びその製造
方法は、上記した具体例に特定されるものではなく、非
対称構造のソース領域とドレイン領域を持つ半導体装置
全般に適用されるものであり、当該イオン注入される不
純物も上記した具体例に係わらず任意の種類、濃度、拡
散層深さ、混合条件を採用することが可能である。又、
本発明に係る当該半導体装置に於いては、３段階の階段
状を持つソース領域とドレイン領域に特定されるもので
はなく、２段階の階段状形状を持つソース領域とドレイ
ン領域を構成するもので有っても良い事は言うまでもな
い。
方法は、上記した具体例に特定されるものではなく、非
対称構造のソース領域とドレイン領域を持つ半導体装置
全般に適用されるものであり、当該イオン注入される不
純物も上記した具体例に係わらず任意の種類、濃度、拡
散層深さ、混合条件を採用することが可能である。又、
本発明に係る当該半導体装置に於いては、３段階の階段
状を持つソース領域とドレイン領域に特定されるもので
はなく、２段階の階段状形状を持つソース領域とドレイ
ン領域を構成するもので有っても良い事は言うまでもな
い。
【００６８】
【発明の効果】本発明に係る当該半導体装置及び半導体
装置の製造方法に於いては、上記した様な技術構成を採
用しているので、トランジスターの高性能化と高信頼性
を損なうことのない高集積化、高微細化された半導体装
置及びその製造方法を容易に得る事が出来るのである。
装置の製造方法に於いては、上記した様な技術構成を採
用しているので、トランジスターの高性能化と高信頼性
を損なうことのない高集積化、高微細化された半導体装
置及びその製造方法を容易に得る事が出来るのである。
【図１】図１は、本発明に係る半導体装置の一具体例の
構成を示す断面図である。
構成を示す断面図である。
【図２】図２は、本発明に係る図１に示された半導体装
置に於けるドレイン側部分の拡大断面図である。
置に於けるドレイン側部分の拡大断面図である。
【図３】図３は、本発明に係る図１に示された半導体装
置に於けるソース側部分の拡大断面図である。
置に於けるソース側部分の拡大断面図である。
【図４】図４（Ａ）から図４（Ｆ）は、本発明に係る半
導体装置の他の具体例に於ける製造方法の要部工程での
断面図である。
導体装置の他の具体例に於ける製造方法の要部工程での
断面図である。
【図５】図５（Ａ）から図５（Ｆ）は、本発明に係る半
導体装置の別の具体例に於ける製造方法の要部工程での
断面図である。
導体装置の別の具体例に於ける製造方法の要部工程での
断面図である。
【図６】図６（Ａ）から図６（Ｆ）は、本発明に係る半
導体装置の更に他の具体例に於ける製造方法の要部工程
での断面図である。
導体装置の更に他の具体例に於ける製造方法の要部工程
での断面図である。
【図７】図７（Ａ）から図７（Ｅ）は、従来に於ける半
導体装置の製造方法の要部工程での断面図である。
導体装置の製造方法の要部工程での断面図である。
【図８】図８（Ａ）及び図８（Ｂ）は、従来に於ける半
導体装置の一具体例の構成を説明する断面図である。
導体装置の一具体例の構成を説明する断面図である。
１…半導体基板 ２…ゲート電極 ３…第１のサイドウォール ３３…第３のサイドウォール ４…レジスト膜 ４１〜４６…レジスト膜 Ｓ、Ｓ１、Ｓ２、Ｓ３…ソース領域 Ｄ、Ｄ１、Ｄ２、Ｄ３…ドレイン領域 Ｆ１…第１のＮ型不純物領域 Ｆ２…第２のＮ型不純物領域 Ｆ３…第３のＮ型不純物領域 Ｆ４…第４のＮ型不純物領域
Claims (24)
- 【請求項１】 電界効果型トランジスタに於けるゲート
電極下部に形成されるチャネル領域を挟んで形成されて
いるソース領域とドレイン領域が、当該ゲート電極の中
心縦線に対して互いに非対称に形成されている事を特徴
とする半導体装置。 - 【請求項２】 当該ゲート電極の側壁に設けられている
サイドウォール部直下のソース領域とドレイン領域に於
けるそれぞれの部位が、互いに非対称である事を特徴と
する請求項１記載の半導体装置。 - 【請求項３】 当該ソース領域とドレイン領域は、少な
くとも２重ソース領域と２重ドレイン領域をそれぞれ形
成しているものである事を特徴とする請求項１又は２に
記載の半導体装置。 - 【請求項４】 当該ソース領域とドレイン領域は、それ
ぞれが少なくとも２段の段階状に形成されている事を特
徴とする請求項３に記載の半導体装置。 - 【請求項５】 当該ソース領域とドレイン領域を構成す
るそれぞれの不純物が互いに相違している事を特徴とす
る請求項１乃至４の何れかに記載の半導体装置。 - 【請求項６】 当該ソース領域とドレイン領域を構成す
るそれぞれの領域の不純物濃度が互いに相違している事
を特徴とする請求項１乃至５の何れかに記載の半導体装
置。 - 【請求項７】 当該ソース領域とドレイン領域を構成す
るそれぞれの領域に於ける当該不純物の拡散深さが互い
に相違している事を特徴とする請求項１乃至６の何れか
に記載の半導体装置。 - 【請求項８】 当該ソース領域とドレイン領域に於ける
それぞれの不純物濃度は、当該ゲート電極に接近するに
従って薄くなる様に構成されている事を特徴とする請求
項１乃至７の何れかに記載の半導体装置。 - 【請求項９】 当該ソース領域とドレイン領域に於ける
それぞれの不純物の拡散深さは、当該ゲート電極に接近
するに従って浅くなる様に構成されている事を特徴とす
る請求項１乃至８の何れかに記載の半導体装置。 - 【請求項１０】 当該ドレイン領域に於ける当該不純物
の濃度若しくは当該不純物の拡散深さは、当該ソース領
域に於ける当該不純物の濃度よりも濃いか若しくは当該
ソース領域に於ける当該不純物の拡散深さよりも深い事
を特徴とする請求項１乃至９の何れかに記載の半導体装
置。 - 【請求項１１】 当該ソース領域に於ける当該不純物の
濃度若しくは当該不純物の拡散深さは、当該ドレイン領
域に於ける当該不純物の濃度よりも薄いか若しくは当該
ドレイン領域に於ける当該不純物の拡散深さよりも浅い
事を特徴とする請求項１乃至１０の何れかに記載の半導
体装置。 - 【請求項１２】 電界効果型トランジスタに於けるゲー
ト電極下部に形成されるチャネル領域を挟んでその両側
に配置されるソース領域とドレイン領域を形成するに際
し、当該ソース領域とドレイン領域が、当該ゲート電極
の中心縦線に対して互いに非対称に形成される様に、不
純物を基板内に導入する事を特徴とする半導体装置の製
造方法。 - 【請求項１３】 当該ソース領域とドレイン領域を形成
するに際し、当該ゲート電極の側面にサイドウォールを
形成した後、当該サイドウォール部直下のソース領域と
ドレイン領域に於けるそれぞれの部位が、互いに非対称
となる様に当該不純物を基板内に導入する事を特徴とす
る請求項１２記載の半導体装置の製造方法。 - 【請求項１４】 当該ソース領域とドレイン領域は、少
なくとも２重ソース領域と２重ドレイン領域が形成され
る様に当該不純物を基板内に導入する事を特徴とする請
求項１２又は１３に記載の半導体装置の製造方法。 - 【請求項１５】 当該ソース領域とドレイン領域は、そ
れぞれが少なくとも２段の段階状に形成される事を特徴
とする請求項１４に記載の半導体装置の製造方法。 - 【請求項１６】 当該ソース領域とドレイン領域に導入
されるそれぞれの不純物を互いに相違させる様に当該不
純物を基板内に導入する事を特徴とする請求項１２乃至
１５の何れかに記載の半導体装置の製造方法。 - 【請求項１７】 当該ソース領域とドレイン領域を構成
するそれぞれの領域の不純物の濃度が互いに相違する様
に当該不純物を基板内に導入する事を特徴とする請求項
１２乃至１６の何れかに記載の半導体装置の製造方法。 - 【請求項１８】 当該ソース領域とドレイン領域を構成
するそれぞれの領域に於ける当該不純物の拡散深さが互
いに相違する様に当該不純物を基板内に導入する事を特
徴とする請求項１２乃至１７の何れかに記載の半導体装
置の製造方法。 - 【請求項１９】 当該ソース領域とドレイン領域に於け
るそれぞれの不純物濃度が、当該ゲート電極に接近する
に従って薄くなる様に当該不純物を基板内に導入する事
を特徴とする請求項１２乃至１８の何れかに記載の半導
体装置の製造方法。 - 【請求項２０】 当該ソース領域とドレイン領域に於け
るそれぞれの不純物の拡散深さが、当該ゲート電極に接
近するに従って浅くなる様に当該不純物を基板内に導入
する事を特徴とする請求項１２乃至１９の何れかに記載
の半導体装置の製造方法。 - 【請求項２１】 当該ドレイン領域に於ける当該不純物
の濃度若しくは当該不純物の拡散深さは、当該ソース領
域に於ける当該不純物の濃度よりも濃いか若しくは当該
ソース領域に於ける当該不純物の拡散深さよりも深くな
る様に、当該不純物を基板内に導入する事を特徴とする
請求項１２乃至２０の何れかに記載の半導体装置の製造
方法。 - 【請求項２２】 当該ソース領域に於ける当該不純物の
濃度若しくは当該不純物の拡散深さが、当該ドレイン領
域に於ける当該不純物の濃度よりも薄いか若しくは当該
ドレイン領域に於ける当該不純物の拡散深さよりも浅く
なる様に、当該不純物を基板内に導入する事を特徴とす
る請求項１２乃至２０の何れかに記載の半導体装置の製
造方法。 - 【請求項２３】 当該サイドウォールの形成工程を少な
くとも２工程実行する事を特徴とする請求項１３乃至２
２の何れかに記載の半導体装置の製造方法。 - 【請求項２４】 半導体基板上にゲート電極を形成する
工程と、前記半導体基板主面上に第１のＮ型不純物をイ
オン注入する工程と、前記ゲート電極の側壁に第１のサ
イドウォールスペーサを形成する工程と、前記半導体基
板主面上に第２のＮ型不純物をイオン注入する工程と、
ドレイン領域にレジストマスクを形成し第３のＮ型不純
物をイオン注入する工程と、前記サイドウォールスペー
サの側壁に第２のサイドウォールスペーサを形成する工
程と、前記半導体基板に第４のＮ型不純物をイオン注入
することを特徴とする請求項１２乃至１５の何れかに記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11007778A JP2000208756A (ja) | 1999-01-14 | 1999-01-14 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11007778A JP2000208756A (ja) | 1999-01-14 | 1999-01-14 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000208756A true JP2000208756A (ja) | 2000-07-28 |
Family
ID=11675146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11007778A Pending JP2000208756A (ja) | 1999-01-14 | 1999-01-14 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000208756A (ja) |
Cited By (12)
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|---|---|---|---|---|
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| US9272206B2 (en) | 2002-04-05 | 2016-03-01 | Mq Gaming, Llc | System and method for playing an interactive game |
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-
1999
- 1999-01-14 JP JP11007778A patent/JP2000208756A/ja active Pending
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| US9579568B2 (en) | 2000-02-22 | 2017-02-28 | Mq Gaming, Llc | Dual-range wireless interactive entertainment device |
| US9713766B2 (en) | 2000-02-22 | 2017-07-25 | Mq Gaming, Llc | Dual-range wireless interactive entertainment device |
| US9814973B2 (en) | 2000-02-22 | 2017-11-14 | Mq Gaming, Llc | Interactive entertainment system |
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