KR100503514B1 - 반도체 장치의 전극 형성 방법 - Google Patents

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KR100503514B1 KR10-2003-0042844A KR20030042844A KR100503514B1 KR 100503514 B1 KR100503514 B1 KR 100503514B1 KR 20030042844 A KR20030042844 A KR 20030042844A KR 100503514 B1 KR100503514 B1 KR 100503514B1
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  • Electrodes Of Semiconductors (AREA)
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Abstract

새로운 전구체를 도입하여 반도체 장치의 전극을 형성 방법이 개시되어 있다. 먼저, 고유전막을 형성하고, 고유전막에 대하여 우수한 내반응성을 가지며 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 전구체를 사용하여 탄탈륨 질화막을 형성한다. 이후 커패시터 금속막이나 게이트 금속막을 형성하고, 이들을 패터닝하여 커패시터 전극이나 게이트 전극 구조체를 형성하도록 한다. 상기한 탄탈륨 아민 전구체는 듀얼 게이트의 형성이나, 커패시터의 전극 형성시에도 적용가능하다. 새로운 전구체를 사용하여 전극을 형성하면 특히 인접막에 대한 부정적인 영향이 감소되어 반도체 장치의 품질을 향상시키게 된다.

Description

반도체 장치의 전극 형성 방법{Method of forming electrode of semiconductor device}
본 발명은 반도체 장치의 전극 형성 방법에 관한 것으로서, 상세하게는 새로운 탄탈륨 전구체를 도입하여 형성되는 반도체 장치의 질화탄탈륨 전극의 형성 방법에 관한 것이다.
반도체 소자 중 트랜지스터는 반도체 기판의 활성 영역상에 형성된 게이트 전극, 게이트 전극과 반도체 기판 사이에 개재된 게이트 절연막 및 게이트 전극 양측의 활성 영역에 형성된 소오스/드레인 영역을 포함한다. 최근의 반도체 장치들은 대부분 반도체 기판 상에 차례로 적층된 게이트 절연막 및 게이트 전극을 구비하는 모오스 전계 효과 트랜지스터 (MOSFET) 유형을 채용한다. 특히, 고속의 동작 속도 및 낮은 소비 전력의 요구를 만족시키기 위해, MOS형 고집적 반도체 장치들은 대부분 NMOS 트랜지스터 및 PMOS 트랜지스터를 함께 구비하는 CMOS형이다. 이러한 CMOS형 반도체 장치는 공정 단순화 등의 목적을 위해, NMOS 및 PMOS 트랜지스터의 게이트 전극으로 한 종류의 도전성 물질을 사용한다. 상기 게이트 전극으로 사용되는 도전성 물질은 일반적으로 n형 다결정 실리콘이다.
또한 게이트 절연막으로는 열산화막으로 이루어진 실리콘 산화막이 현재 가장 폭넓게 사용되며, 실리콘 산화막과 접하는 게이트 전극은 도핑된 폴리실리콘막을 사용한다. 한편, 상기한 반도체 장치의 고속화에 따라, 상기 게이트 절연막의 두께 역시 감소되는 추세이다. 하지만, 상기 게이트 절연막의 두께가 임계 두께 이하로 감소할 경우, 반도체 장치의 특성을 악화시키는 누설 전류의 문제가 발생한다. 현재 반도체 장치에서 게이트 절연막으로 널리 사용되는 실리콘 산화막의 두께는 이미 임계 두께 이하로 근접하고 있다. 이에 따라, 실리콘 산화막을 게이트 절연막으로 사용하는 방법은 이제 기술적 한계에 이르렀다고 볼 수 있다. 그 결과, 최근에는 게이트 절연막으로서 고유전막을 사용하려는 연구가 활발하게 진행중이다.
고유전막은 등가 산화막 두께 (equivalent oxide thickness, EOT)를 실리콘 산화막의 임계 두께 이하로 형성하더라도 여전히 우수한 누설 전류 차단 특성을 가진다. 고유전막의 등가 산화막 두께는 고유전막과 동일한 정전 용량을 갖는 실리콘 산화막의 두께를 의미한다. 따라서, 상기 게이트 절연막으로서 고유전막을 사용하는 방법은 실리콘 산화막보다 더 두꺼운 물리적 두께를 갖되 전기적으로는 더 얇은 게이트 절연막을 사용하는 것과 동등한 효과를 갖는다.
그런데 게이트 절연막으로 고유전막을 사용할 경우, 게이트 전극으로 사용되는 n형 다결정 실리콘은 고유전막과 반응하여 실리콘 산화막을 형성하게 된다. 이에 따라 형성된 실리콘 산화막은 전체적인 게이트 절연막의 등가 산화막 두께를 증가시킨다. 게이트 절연막으로 고유전막이 사용될 경우, 게이트 전극은 상기 고유전막에 대한 내반응성을 갖는 물질로 형성하는 것이 바람직하다.
한편, 반도체 소자를 구성하는 트랜지스터는 채널을 이동하는 주 캐리어에 따라 NMOS 트랜지스터 및 PMOS 트랜지스터로 구분할 수 있다. NMOS 트랜지스터는 채널을 이동하는 주 캐리어가 전자이고, PMOS 트랜지스터는 정공이다. 이로 인하여, PMOS 트랜지스터의 PMOS 게이트 전극이 갖는 일함수 (work function)는 NMOS 트랜지스터의 NMOS 게이트 전극이 갖는 일함수에 비하여 커야 한다. 이로 인하여, PMOS 및 NMOS 게이트 전극을 형성하는 방법은 복잡하다.
도 1a 내지 1c는 종래의 듀얼게이트 형성 방법을 설명하기 위한 개략적인 단면도이다.
도 1a를 참고하면, 먼저 반도체 기판(1) 상에 소자분리막(2)을 형성하고, 불순물을 도핑하여 p형 활성 영역(3) 및 n형 활성영역(4)을 한정한다. 상기 p형 및 n형 활성영역(3, 4)을 갖는 반도체 기판(1) 상에 NMOS 게이트 절연막(5) 및 NMOS 게이트 전극막(6)을 차례로 형성한다.
도 1b를 참고하면, NMOS 게이트 전극막(6) 및 NMOS 게이트 절연막(5)을 연속적으로 패터닝하여 NMOS 게이트 전극(6a)을 형성한다. 이 때, NMOS 게이트 전극(6a)은 p형 활성영역(3) 상에 위치한다. NMOS 게이트 전극(6a)을 갖는 반도체 기판(1)에 PMOS 게이트 절연막(7) 및 PMOS 게이트 전극막(8)을 차례로 형성한다. PMOS 게이트 전극막(8)의 일함수는 NMOS 게이트 전극막(6)의 일함수에 비하여 높다.
도 1c를 참고하면, PMOS 게이트 전극막(8) 및 PMOS 게이트 절연막(7)을 연속적으로 식각하여 n형 활성 영역상에 PMOS 게이트 전극(8a)을 형성한다. 이 때, NMOS 게이트 전극(6a)이 손상을 입을 수 있다. 이로 인하여 NMOS 게이트 전극(6a)을 갖는 NMOS 트랜지스터의 특성이 열화될 수 있다. 또한 다마신(damascene) 공정을 적용하여 NMOS 및 PMOS 게이트 전극(6a, 8a)을 형성할 경우, 더욱 복잡한 과정으로 진행될 수도 있다.
한편, 반도체 장치의 제조 공정에 적용되는 전극의 다른 예로서 커패시터용 전극을 들 수 있다.
일반적으로, 반도체 장치 중에서 디램(DRAM) 장치는 하나의 엑세스 트랜지스터(access transistor)와 하나의 축적 커패시터(storage capacitor)로 이루어진다. 커패시터는 집적도의 증가가 요구되는 메모리 장치에 부응하기 위하여 그 크기가 더욱 감소되어야 한다. 따라서, 축소된 크기와 높은 축적 용량을 갖는 커패시터를 제조하는 것이 보다 중요한 문제로 부각되고 있다. 실제로, 기판상에서 커패시터가 차지하는 수평 면적은 증가시키지 않은 상태에서 커패시터의 축적 용량을 향상시키는 것이 과제로 대두되고 있다.
축적 용량을 향상시키기 위한 방법으로서 큰 유전 상수를 갖는 유전체를 이용하여 유전층을 형성하는 방법, 커패시터의 유효 면적을 증가시키는 방법 또는 유전층의 두께를 감소시키는 방법 등을 고려할 수 있다. 따라서, 최근에는 유전체로서 Ta2O5, TiO2, Al2O3, Y2O3, ZrO2, HfO2, BaTiO3, SrTiO3 등과 같은 큰 유전 상수를 갖는 금속 산화물이 채택되고 있다. 금속 산화물을 유전체로 사용하는 커패시터에 대한 일 예는 미합중국 특허 제 5,316,982호(issued to Taniguchi)에 개시되어 있다. 그러나 금속 산화물을 사용하여 유전층을 만들 경우, 금속 산화물은 커패시터의 하부 전극층 또는 상부 전극층과 쉽게 반응한다는 문제점이 있다.
구체적으로, 전극층들이 폴리실리콘 물질을 포함함으로써 금속 산화물의 산소 성분과 전극층들의 실리콘 성분이 쉽게 반응하기 때문이다. 그러므로, 상기 반응에 의하여 전극층들과 유전층의 계면에는 산화층이 형성되거나, 유전층의 유전율은 변화된다. 결국, 산화층의 형성 또는 유전율의 변화는 커패시터의 특성을 저하시키고, 더 나아가 반도체 장치의 신뢰도를 저하시킨다. 따라서 최근에는 금속 산화물을 유전층으로 용이하게 사용할 수 있는 새로운 전극 물질이 요구되고 있다.
한편, 금속 박막으로서 탄탈륨 질화층을 형성하는 방법에 대한 예들이 미합중국 특허 제 6,204,204호 (issued to Paranjpe et al.), 제 6,153,519호 (issued to Jain et al.), 제 5,668,054호 (issued to Sun et al.) 등에 개시되어 있다. 특히, 상기 미합중국 특허 제 5,668,054호에 개시된 내용에 의하면 반응 물질로서 터부틸이미도-트리스-디에틸아미도 탄탈륨 (terbutylimido-tris-diethylamido tantalum; (NEt2)3Ta=NtBu; TBTDET)을 사용하는 화학 기상 증착을 수행하여 탄탈륨 질화층을 적층하고 있다. 개시된 방법에 의하면 증착은 600℃ 이상의 온도에서 수행된다. 만약 증착 공정을 500℃ 정도의 온도에서 수행할 경우 탄탈륨 질화층이 약 10,000μΩ·cm 이상의 비저항 값을 갖기 때문에 증착 온도는 600℃ 이상이 되도록 해야 한다.
또한 최근에는 원자층 적층 (atomic layer deposition; ALD) 방법이 상기 화학 기상 증착을 대체하는 기술로서 제안되고 있다. 상기 원자층 적층 방법에 의하면 통상의 박막 형성 방법보다 낮은 온도에서 적층을 수행할 수 있고 우수한 스텝 커버리지의 구현이 가능하다는 장점이 있다. 원자층 적층 방법을 이용한 탄탈륨 질화층의 적층 방법에 대한 일례는 미합중국 특허 제 6,203,613호 (issued to Gates) 및 다른 문헌 (Electrochemical and Solid-State Letters, 4(4) C17-C19 (2001), Kang et al.)에 개시되어 있다. 강 등의 방법에 의하면, 상기 TBTDET를 사용하는 원자층 적층 방법에 의해 400μΩ·cm 정도의 비저항 값을 갖는 탄탈륨 질화층을 형성할 수 있는 것으로 보고되어 있다. 이 때, 적층 공정은 약 260℃ 정도의 온도에서 수행된다. 이와 같이, 상기 강 등의 방법에 의하면 상대적으로 낮은 온도에서, 낮은 비저항을 갖는 탄탈륨 질화층을 용이하게 형성할 수 있다.
그런데 상기 강 등의 방법에서는 플라즈마 증대 화학 증착 방법으로 형성하는 하이드로겐 라디컬을 환원제로 사용한다. 따라서 적층을 수행할 때 챔버 내에 파워 소스가 인가된다. 그렇기 때문에 강의 방법은 파워 소스의 제어 등과 같은 공정 변수를 갖는다. 따라서 강 등의 방법에 의하면 상대적으로 낮은 온도에서 낮은 비저항을 갖는 박막을 형성할 수 있음에도 불구하고 파워 소스의 제어와 같은 공정 변수가 부가된다는 단점이 있다. 이에 더하여, 강 등의 방법은 파워 소스가 기판이 놓여지는 부위에 직접 가해지기 때문에 기판에 손상이 가해질 수도 있다는 문제가 있다.
그리고 미국 특허 제6,357,901 B2호(Cha et al.)에는 반도체 장치의 트랜지스터 형성 방법이 개시되어 있다. 상기 특허에서는 NMOS 영역과 PMOS 영역이 정의된 기판상에 게이트 절연막을 형성하고, 상기 NMOS 영역의 게이트 절연막상에 일함수(work function)가 4.0∼4.4 eV 인 Ta막 또는 TaNx막을 형성하고, 상기 PMOS 영역의 게이트 절연막 상에 일함수가 4.8∼5.2eV인 Ta막 또는 TaNx막을 형성한 후, 텅스텐과 같은 저저항 금속층을 형성하는 공정을 포함한다. 이 때, 상기 Ta의 전구체로서 TaCl, Ta(OCH), TDMAT, TDEAT 등을 사용하고 있다.
또한 미국 특허 제 6,504,214 B1호(Yu et al.)에서는 높은 유전율을 갖는 유전절연층을 갖는 MOSFET 제조 방법을 개시하고 있다. 상기 특허에 의하면, 완충 표면(buffer surface)을 갖는 반도체 기판상에 고유전 물질로 된 게이트 유전막을 형성하고, 텅스텐, 탄탈륨 등의 금속 또는 TiN, TaN 으로 게이트 전극을 형성한 후, 게이트 전극상에 금속 실리사이드 또는 금속으로 게이트 전극 컨택을 형성하고 있다. 미국 특허 제6,492,217 B1호(Bai et al.)에서는 반도체 기판상에 게이트 유전막을 형성하고, 게이트 유전막상에 TiN, TaSiN, TaN 등으로 배리어층을 형성한후, 상기 배리어층 상에 게이트 전극을 형성하는 기술을 개시하고 있다. 그리고 미국 특허 제6,168,991 B1호(Choi et al.)에서는 제1, 제2 전극 및 유전층 박막을 포함하는 DRAM 셀의 커패시터 제조 방법에 관하여 개시하고 있다. 이에 의하면, 제1 전극과 배리어로서의 기능을 하는 제1 전극층을 Ta, TaN 또는 이들의 조합으로 형성하고, 고유전막을 형성한 후, 상기 제1 전극과 동일한 물질로 제2 전극층을 형성하고 있다.
그 외의 TaN 박막 증착과 관련된 선행 기술로서는 TaCl5 소스를 이용한 ALD 방법 (Controlled Growth of TaN, Ta3N5 and TaOxNy Thin Films by Atomic Layer Deposition, Mikko Ritala et al., Chem. Mater. 1999, 11, pp1712-1218)과 TBTDET 소스를 이용하여 CVD 방식으로 증착하는 방법 (Metalorganic chemical vapor deposition of Tantalum Nitride by Terbutylimidotris(Diethylamido)Tantalum for advanced metallization, Tsai MH et al., Applied Physics Letters, V. 67 N. 8, 19950821) 등이 있다.
그러나 기존의 TaN 증착 공정은 소스에 대한 문제들로 인하여 여러 가지 문제들을 내포하고 있다. TaCl5 의 경우에는 할로겐 소스를 사용하기 때문에 소스 자체가 높은 녹는점을 가지는 고체로서, 이를 채용하는 경우에 파티클이 유발되며 증착하는 TaN 박막에 Cl 불순물을 남겨 이로 인한 추가적인 문제가 야기된다. 또한 TBTDET 소스를 사용하는 경우에는 낮은 증기압으로 인하여 증착 속도가 너무 늦다는 단점이 있다.
한편, 일본공개특허 제2002-193981호에서는 터셔리아밀이미도-트리스-디메틸아미도탄탈륨 (TAIMATA; Ta(NC(CH3)2C2H5)(N(CH3) 2)3)의 제조 방법 및 이를 포함하는 용액을 전구체로 한 MOCVD(metal organic CVD) 방법을 개시하고 있다.
상기 방법에 의하면 TaCl5 1몰과 LiNMe2 4몰과 LiNHtAm 1몰을 유기용매 내, 실온에서 반응시키고, 여과 및 용매 제거하여 신규화합물 TAIMATA를 제조하게 된다. 이 원료를 핵산과 같은 유기 용매에 첨가하여 용해시키고 이를 사용하여 CVD 실 내에서 기판상에 증착하여 TaN 박막을 형성할 수 있는 것으로 기재되어 있다.
그러나 상기한 방법에 의하면, TAIMATA의 제조는 용이하게 수행할 수 있겠으나 이를 사용한 TaN 박막의 형성에 있어서는 TAIMATA 만을 사용하여 수행하는 것으로 기재되어 있어 이의 단독 사용에 의한 막의 형성 여부가 확실하지 않으며, 이를 단독으로 사용하여 CVD 방식으로 기판상에 증착 공정을 수행할 경우에 증기압이 충분히 높지 않아서 비효율적이라는 문제점이 있다.
본 출원인은 유기 금속 전구체 또는 탄탈륨 할라이드 전구체 등을 반응 물질로 사용하여 원자층 및 박막을 형성하는 방법을 개시한 바 있다. 대한민국 공개특허 공보 제2003-0009093호(2003년 1월 29일자로 공개됨)에 의하면, 기판이 놓여있는 챔버내에 가스 상태의 반응 물질을 도입하고, 이를 원자층 단위로 적층하는 방법이 보고되어 있다.
보고된 내용에 의하면 상대적으로 낮은 온도에서, 낮은 비저항을 갖는 금속 원소를 포함하는 원자층을 용이하게 형성할 수 있게 된다. 그러나 개시된 기술과 비교하여 더욱 향상된 효과를 제공해 주는 원료에 대한 연구와 공정상의 기술 개선을 위한 노력은 지속적으로 이루어져야 할 것이다.
본 발명에서는 상기한 바와 같은 문제점을 고려하여 전극의 형성을 위하여 새로운 전구체를 도입하는 것에 의해 높은 내반응성 및 높은 도전성을 가지며 낮은 등가 산화막 두께를 갖는 게이트 전극 구조체의 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은 전극의 형성을 위하여 새로운 전구체를 도입하는 것에 의해 게이트 절연막 및 금속 게이트 전극의 신뢰성을 향상시킬 수 있는 반도체 장치의 듀얼 게이트 형성 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 새로운 전구체를 도입하여 전극을 형성하는 것에 의해 큰 축적 용량을 갖고 일정한 특성을 유지할 수 있는 커패시터의 형성 방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여 본 발명에서는
기판상에 고유전막을 형성하는 단계;
상기 고유전막상에 반응 물질로서 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 유도체를 도입하여 배리어 금속막을 형성하는 단계;
상기 배리어 금속막 상에 게이트 금속막을 형성하는 단계; 및
상기 게이트 금속막 및 배리어 금속막을 패터닝하여 배리어 금속 패턴 및 게이트 금속 패턴을 형성하는 단계를 포함하는 게이트 전극 구조체 형성 방법을 제공한다.
상기한 본 발명의 목적은 또한
기판상에 고유전막을 형성하는 단계;
상기 고유전막상에 반응 물질로서 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 유도체를 도입하여 게이트 금속막을 형성하는 단계; 및
상기 게이트 금속막을 패터닝하여 배리어 금속 패턴 및 게이트 금속 패턴을 형성하는 단계를 포함하는 게이트 전극 구조체 형성 방법에 의해서도 달성된다.
상기한 본 발명의 다른 목적을 달성하기 위하여 본 발명에서는
엔모스 트랜지스터 영역 및 피모스 트랜지스터 영역을 갖는 반도체 기판을 준비하는 단계;
상기 기판상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막상에 반응 물질로서 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 유도체를 도입하여 초기 금속질화막을 형성하는 단계;
상기 피모스 트랜지스터 영역 내의 상기 초기 금속질화막 내부에 선택적으로 질소 이온을 주입하여 질소가 풍부한 금속질화막을 형성하는 단계; 및
상기 초기 금속질화막 및 상기 질소가 풍부한 금속질화막을 패터닝하여 상기 엔모스 트랜지스터 영역 및 상기 피모스 트랜지스터 영역 내에 각각 엔모스 게이트 전극 및 피모스 게이트 전극을 형성하는 단계를 포함하는 듀얼 게이트 형성 방법을 제공한다.
상기한 본 발명의 다른 목적은
엔모스 트랜지스터 영역 및 피모스 트랜지스터 영역을 갖는 반도체 기판을 준비하는 단계;
상기 기판상에 몰드절연막을 형성하는 단계;
상기 몰드 절연막을 패터닝하여 상기 엔모스 트랜지스터 영역의 소정 영역을 노출시키는 엔모스 게이트 홈 및 상기 피모스 트랜지스터 영역의 소정 영역을 노출시키는 피모스 게이트 홈을 형성하는 단계;
상기 엔모스 및 피모스 게이트 홈 내부를 포함하는 반도체 기판 전면에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막상에 반응 물질로서 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 유도체를 도입하여 상기 엔모스 및 피모스 게이트 홈들의 내부를 채우도록 초기 금속질화막을 형성하는 단계;
상기 초기 금속질화막을 평탄화하여 상기 엔모스 및 피모스 게이트 홈 내부에 각각 엔모스 게이트 전극 및 예비 피모스 게이트 전극을 형성하는 단계; 및
상기 예비 피모스 게이트 전극 내부에 선택적으로 질소 이온을 주입하여 피모스 게이트 전극을 형성하는 단계를 포함하는 듀얼 게이트 형성 방법에 의해서도 달성된다.
상기한 본 발명의 또 다른 목적은
기판상에 반응 물질로서 화학식 Ta(NR1)(NR2R3)3(여기서 R1 , R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 유도체를 도입하여 탄탈륨 질화물을 포함하는 제1 전극을 형성하는 단계;
상기 제1 전극층상에 유전층을 형성하는 단계;
상기 유전층상에 제2 전극층을 형성하는 단계를 포함하는 커패시터 형성 방법에 의해서 달성된다.
상기한 본 발명의 또 다른 목적은
기판상에 제1 전극층을 형성하는 단계;
상기 제1 전극층상에 유전층을 형성하는 단계; 및
상기 유전층상에 반응 물질로서 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 유도체를 도입하여 탄탈륨 질화물을 포함하는 제2 전극층을 형성하는 단계를 포함하는 커패시터 형성 방법에 의해서도 달성된다.
이하, 본 발명을 더욱 상세히 설명하기로 한다.
본 발명에서는 고유전막 및 다층의 금속막을 형성하는 단계를 포함하는 게이트 전극 구조체 형성 방법을 제공한다. 이 방법은 반도체 기판상에 고유전막, 배리어 금속막 및 게이트 금속막을 형성한 후, 게이트 금속막 및 배리어 금속막을 패터닝하여 배리어 금속 패턴 및 게이트 금속 패턴을 형성하는 단계를 포함한다. 이 때, 배리어 금속 패턴 및 게이트 금속 패턴은 게이트 전극을 구성한다.
바람직하게는, 상기 고유전막은 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 란탈륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST막, PZT막, 이들의 복합물 등으로 형성한다.
상기 고유전 금속막은 화학 기상 증착 또는 원자층 화학 기상 증착을 포함하는 화학기상증착 기술을 사용하여 형성하는 것이 바람직한데, 스퍼터링을 포함하는 물리적 증착 기술을 사용하여 형성할 수도 있다. 또한, 상기 배리어 금속막을 형성하기 전에, 고유전막이 형성된 반도체 기판을 열처리하는 단계를 더 실시할 수도 있다.
상기 배리어 금속막은 상기 고유전막에 대해 내반응성을 갖는 물질로 형성하며, 바람직하게는 3.9 내지 5.5eV의 일함수를 갖는 물질로 형성한다. 바람직하게는 상기 게이트 금속막 또는 배리어 금속막은 탄탈륨 질화막으로 형성한다.
상기 배리어 금속막인 TaN은 터셔리아밀이미도-트리스-디메틸아미도 탄탈륨 (tertiaryamylimido-tris-dimethylamido tantalum: Ta(=NC(CH3)2C2H5 )(N(CH3)2)3)를 전구체로 사용하는 것이 바람직하다. 게이트 금속 또는 배리어 금속은 CVD(chemical vapor deposition), PECVD(plasma enhanced CVD), ALD(atomic layer deposition), RAALD(radical assisted ALD) 등의 방식으로 형성할 수 있다. TaN을 형성하기 위한 반응가스로는 NH3, N2, H2, SiH4, Si2H 6 등이 가능하다.
반응 물질로서 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 유도체, 예컨대, 터셔리아밀이미도-트리스-디메틸아미도탄탈륨 (Ta(NC(CH3)2C2H5)(N(CH 3)2)3)를 사용하여 전극 형성을 위한 금속막의 형성 방법을 설명하기로 한다.
먼저, 원자층 적층 방식에 의하면, 탄탈륨 아민 유도체를 기판 상에 도입하도록 한다. 상기 반응 물질은 기판이 놓여 있는 챔버의 내부 즉, 상기 기판상에 도입된다.
이어서, 상기 반응 물질의 일부를 기판 상에 화학적으로 흡착시키도록 한다. 반응 물질 중에서 일부가 기판상에 화학적으로 흡착되고, 나머지는 물리적으로 흡착된다. 이에 따라 반응 물질 중에서 화학적으로 흡착되지 않은 반응 물질을 기판으로부터 제거시키도록 한다. 화학적으로 흡착하지 않은 반응 물질, 즉, 물지적으로 흡착한 반응 물질들은 불활성 가스를 사용하여 제거하도록 한다. 이러한 불활성 가스로서는 Ar, He, N2 등을 예로들 수 있다.
이후, 기판상에 반응 가스를 도입하여 상기 화학적으로 흡착된 반응 물질에 포함되는 리간드 결합을 갖는 원소들을 상기 반응 물질로부터 제거시켜 TaN을 함유하는 고체 물질을 형성하도록 한다. 상기 리간드 결합 원소들은 H2, NH3, SiH4 , Si2H6 및 이들의 혼합물 중에서 어느 하나의 반응 가스를 사용하여 제거시키도록 한다. 바람직하게, 상기 반응가스는 리모트 플라즈마 등을 이용하여 활성화시켜서 사용하도록 한다. 이러한 방식을 통하여 기판상에 TaN 층을 형성할 수가 있는 것이다.
상술한 원자층 적층(ALD; atomic layer deposition) 방식은 열적 원자층 적층(thermal ALD) 방식 또는 리모트 플라즈마(remote plasma)를 이용하는 라디칼 보조 원자층 적층(radical assisted ALD) 방식일 수도 있다.
이러한 원자층 적층은 약 0.01∼30 torr의 일정 압력하에서 수행될 수 있다. 바람직하게는 0.01∼10 torr, 더욱 바람직하게 0.01∼5 torr의 압력하에서 수행된다. 또한 상술한 각 단계는 100∼650℃의 온도 범위에서 수행되는 것이 바람직하며, 더욱 바람직하게는 100∼600℃ 온도 범위에서 수행된다.
상기 반응 가스의 도입에 의해 기판상에 화학적으로 흡착한 반응 물질들의 결합 원소들 중에서 리간드 결합하는 원소들이 제거된다. 이러한 제거는 리간드 결합 원소들의 리간드 교환에 의해 이루어질 수도 있다. 상기 반응 가스가 리간드 결합 원소와 반응하는 반응력이 리간드 결합 원소가 결합되어 있는 결합력보다 크기 때문에 리간드 결합을 갖는 원소를 제거시킬 수 있는 것이다. 이 때, Ta=N 결합은 이중 결합이기 때문에 상기 반응 가스에 의해 별다른 영향을 받지 않는다. 따라서, 리간드 결합 원소가 제거됨으로써 기판상에는 Ta=N을 함유하는 원자층 박막이 적층되는 것이다. 이러한 원리에 따라, 기판 상에 TaN이 함유되는 원자층이 적층, 형성된다.
원자층 박막의 적층에서, 환원제를 이용한 반응 메카니즘에 대해서는 종래 기술에 개시된 강의 문헌에 개시되어 있다. 그러나, 상기 강에 의하면 본 발명에서와 같이 반응 가스를 사용하여 리간드 결합 원소를 제거하는 것이 아니라 하이드로겐 라디칼을 환원제로 사용하여 리간드 결합 원소와 치환되는 것으로 생각된다.
상기 원자층 적층을 이용한 박막 형성 방법에 의하면 상대적으로 낮은 온도에서 낮은 비저항을 갖는 박막을 용이하게 형성할 수 있다. 특히, 이러한 방법은 리모트 플라즈마 방식에 의해 활성화시킨 반응 가스를 사용하기 때문에 플라즈마 형성으로 인한 공정 변수를 배제할 수 있다. 따라서 낮은 온도에서 공정을 수행할 수 있다.
상술한 원자층 적층 방법을 반복적으로 수행하는 것에 의해 TaN 박막을 형성할 수 있으며 이를 배리어 금속막으로 적용가능한 것이다.
또한 상기한 탄탈륨 아민 유도체는 화학 기상 증착 방식에 의해서도 적용가능하다.
즉, 반응 물질로서 화학식 Ta(NR1)(NR2R3)3(여기서 R1 , R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 유도체 및 H2, NH3, SiH4, Si2H6 및 이들의 혼합물 중 어느 하나의 반응 가스를 혼합하여 증착하는 것으로 박막을 형성할 수 있다.
특히, 상기 증착 방식으로는 화학 기상 증착(CVD; chemical vapor deposition) 방식이 바람직하게 적용되고, 열적 화학 기상 증착(thermal CVD) 방식, 플라즈마 증대 화학 기상 증착(PECVD; plasma enhaced CVD) 방식 등도 용이하게 적용될 수 있다.
상기 반응 물질과 함께 Ar, He, N2 등의 불활성 가스를 혼합하여 증착하는 것이 또한 바람직하다.
그리고 상기 H2, NH3, SiH4 및 Si2H6로 포함하는 반응 가스는 리모트 플라즈마 등을 사용하여 활성화시켜 적용하는 것이 바람직하다. 상기 증착 단계는 100∼650℃ 온도 범위에서 수행되는 것이 바람직하며 더욱 바람직하게는 150∼600℃ 온도 범위에서 수행하도록 한다. 증착시 압력은 0.01∼30 torr 범위에서 수행될 수 있으며 바람직하게는 0.01∼10 torr, 더욱 바람직하게는 0.01∼5 torr 범위에서 수행된다.
상기 베리어 금속막 위 게이트 금속막은 폴리실리콘으로 형성하는 것이 가능하며, 낮은 비저항을 갖는 물질로 형성하는 것이 바람직하다. 즉, 텅스텐, 탄탈륨, 티타늄, 알루미늄, 구리, 티타늄 실리사이드, 코발트 실리사이드 등이 사용가능하다. 또한 게이트 금속막은 텅스텐 질화막, 탄탈륨 질화막, 티타늄 질화막 등으로 형성하는 것이 가능하다. 이를 위해 상기 게이트 금속막은 물리 기상 증착 공정, 화학 기상 증착 공정, 원자층 기상 증착 공정 또는 실리사이드화 공정을 적용하여 형성하는 것이 바람직하다.
한편, 상기 고유전막을 형성하기 전에 게이트 전극이 형성될 위치에서 반도체 기판의 상부면을 노출시키는 개구부를 갖는 주형 패턴을 형성하는 단계를 더 포함할 수도 있다. 이 때, 상기 배리어 금속막 및 게이트 금속막을 패터닝하는 단계는 상기 개구부 내에 배치되는 고유전막 패턴, 배리어 금속 패턴 및 게이트 금속 패턴을 형성한 후, 상기 주형 패턴을 제거하는 단계를 통하여 수행되는 것이 바람직하다.
상기 개구부 내에 배치되는 고유전막 패턴, 배리어 금속 패턴 및 게이트 금속 패턴은 상기 주형 패턴의 상부면이 노출될 때까지 상기 주형 패턴 상부에 적층된 게이트 금속막, 배리어 금속막 및 고유전막을 차례로 평탄화 식각함으로써 형성하는 것이 바람직하다. 또한 상기 주형 패턴을 제거하는 단계는 배리어 금속 패턴, 게이트 금속 패턴 및 고유전막에 대해 선택비를 갖는 식각 래서피를 사용한, 등방성 식각 방법으로 실시하는 것이 바람직하다.
본 발명에서는 또한 고유전막 및 낮은 비저항을 갖는 금속막을 포함하는 다층의 금속막으로 구성된 게이트 구조체를 제공한다. 이 게이트 구조체는 반도체 기판상에 배치된 고유전막, 상기 고유전막 상에 배치된 배리어 금속 패턴 및 상기 배리어 금속 패턴 상에 배치된 게이트 금속 패턴을 포함한다.
이 때, 상기 고유전막은 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 란탈륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST막, PZT막 등의 물질로 형성한다.
상기 배리어 금속 패턴은 고유전막에 대해 내반응성을 갖고, 3.9 내지 5.5eV의 일함수를 갖는 물질이 바람직하다. 이에 따라, 상기 배리어 금속 패턴은 탄탈륨 질화막인 것이 바람직하다. 또한 상기 게이트 금속 패턴은 텅스텐, 탄탈륨, 티타늄, 알루미늄, 구리, 티타늄 실리사이드, 코발트 실리사이드 등이 바람직하게 사용될 수 있다.
한편, 상기 배리어 금속 패턴은 상기 게이트 금속 패턴의 하부면 및 측벽을 덮도록 U자형의 단면을 가질 수도 있다.
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 하기에서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사항이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판상에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수 있다.
도 2a 내지 2d는 본 발명의 바람직한 제1 실시예에 따른 게이트 구조체의 형성 방법을 나타내는 공정 단면도들이다.
도 2a를 참고하면, 반도체 기판(100)의 소정 영역에 활성 영역을 한정하는 소자분리막(110)을 형성한다. 상기 소자분리막(100)을 포함하는 반도체 기판의 전면에 고유전막(120)을 형성한다.
반도체 장치의 고집적화를 위해, 상기 소자분리막(110)은 통상적인 트렌치 소자 분리 기술을 사용하여 형성하는 것이 바람직하다. 이 때, 상기 소자분리막(110)과 반도체 기판(100) 사이에는 열산화막(도시하지 않음) 및 실리콘 질화막 라이너(도시하지 않음)가 형성될 수도 있다.
고유전막(120)은 본 발명에 따른 MOS 트랜지스터에서 게이트 절연막의 역할을 하는 물질이다. 종래 기술에서 설명한 바와 같이, 반도체 장치의 고집적화를 위해, 고유전막은 고유전 상수를 갖는 절연막인 것이 바람직하다. 이를 위해, 고유전막(120)은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO 2), 지르코늄 산화막(ZrO2), 알루미늄 산화막(Al2O3), 니오븀 산화막(Nb2O 5), 세슘 산화막(CeO2), 이트륨 산화막(Y2O3), 인듐 산화막(InO3), 이리듐 산화막(IrO2), SrTiO3, PbTiO3, SrRuO3, CaRuO3, (Ba,Sr)TiO3, Pb(Zr,Ti)O3, (Pb,La)(Zr,Ti)O3, (Sr,Ca)RuO3 등이 바람직하게 사용될 수 있다. 상기 고유전막(120)은 라미네이트 구조(laminate structure), 즉, 상기 예시된 물질들로 복수의 얇은 층을 구성하는 구조로 형성할 수도 있다.
상기 고유전막(120)은 CVD(chemical vapor deposition) 기술을 사용하여 형성하는 것이 바람직하다. 이러한 화학기상증착 기술외에도 원자층 증착(atomic layer deposition, ALD) 기술 및 금속유기화학기상증착(metal-organic chemical vapor deposition, MOCVD) 기술 등이 사용가능하다.
상기 고유전막(120)이 갖는 고유전(high k) 특성은 강한 이온 분극(strong ionic polarization)의 결과이다. 이러한 고유전 특성을 갖기 위해서는, 상기 고유전막(120)은 불순물이 없고 (free of impurities), 정확한 화학양론적 조성을 갖고 (have correct stoichiometry) 그리고 결정화(crystalline) 되어야 한다. 그런데, 많은 경우에 있어서, 상기 고유전막(120)은 우수한 층덮힘성을 갖도록 저온 (예를 들면, 400 내지 500℃)에서 실시되는 금속유기 화학기상증착 기술을 사용하여 형성된다. 하지만, 상기 저온에서 형성되는 고유전막(120)은 고유전 특성을 위한 세가지 조건은 만족시키지 못한다. 이에 따라, 저온에서 형성된 고유전막(120)이 적절한 정전용량 및 누설 전류의 특성을 갖게 하는 열처리 공정을 더 실시하는 것이 바람직하다.
상기 열처리는 세가지 기능을 갖는다. 첫째로, 열처리는 상기 증착된 막에서 불순물을 제거하는 기능을 갖는다. 예를 들면, 대략 600℃에서 실시하는 열처리는 탄탈륨 산화막에서 메탄(CH4) 가스 및 수증기(H2O)를 배출시킨다. 유사하게, 900℃에서 실시하는 열처리는 BST막에서, 그 내부에 포함된 금속 탄화염 불순물(metal carbonate impurities)의 분해 결과인 이산화탄소(CO2)를 배출시킨다. 이러한 현상들은 열탈착분광(thermal desortion spectroscopy)을 통해 확인할 수 있다. 상기 불순물이 제거됨으로써 막의 밀도가 증가하며, 그 결과로 열처리된 막은 증가된 정전 용량과 감소된 누설 전류의 특성을 갖는다.
두 번째로, 상기 열처리는 최적의 전기적 특성을 위해 요구되는 화학양론적 조성을 맞추는 기능을 한다. 예를 들면, 탄탈륨 산화막은 증착된 상태에서 산소 결핍이지만, 산소 분위기에서 열처리함에 따라 정확한 화학양론적 조성을 갖게 된다.
세 번째로, 상기 열처리는 고유전막(120)을 결정화시키는 기능을 갖는다. 저온에서 증착된 막은 아멀퍼스 상(phase)이며, 바람직한 전기적 특성을 위해 요구되는 미세구조(microstructure)를 갖지 못한다. 탄탄륨 산화막 및 BST를 결정화시키기 위해 요구되는 열처리 온도는 각각 대략 800℃ 및 700℃ 이다.
한편, 고유전막(120)에 대한 열처리 시간이 과도할 경우, 산소 원자가 고유전막(120)을 관통하여 반도체 기판(100)과 반응함으로써, 고유전막(120)과 반도체 기판(100) 사이에 개재되는 실리콘 산화막(도시하지 않음)을 형성할 수도 있다. 이러한 실리콘 산화막은 게이트 절연막의 정전 용량을 감소시키는 원인이 되므로, 열처리 공정은 세심하게 조절되어야 한다. 이러한 실리콘 산화막 생성의 문제점을 최소화하기 위하여, 열처리 공정은 급속 열처리 기술을 사용하여 실시하는 것이 바람직하다.
도 2b를 참고하면, 고유전막(120) 상에 배리어 금속막(130) 및 게이트 금속막(140)을 차례로 형성한다.
배리어 금속막(130)은 고유전막(120)과 반응하지 않는 특성을 갖는 도전막으로 형성한다. 특히, 종래 기술에서 설명한 문제점의 한가지인, 등가 산화막 두께 (equivalent oxide thickness, EOT)의 증가를 유발하는 산화 반응의 방지를 위해, 상기 배리어 금속막(130)은 우수한 내산화성(oxidation resistance)을 갖는 도전막인 것이 바람직하다.
상기 배리어 금속막(130)은 CVD, PECVD, ALD, RAALD 등의 방법으로 형성할 수 있다. 배리어 금속막(130)으로서 TaN을 형성하기 위한 반응 가스로는 NH3, N2, H2, SiH4, Si2H6 등이 가능하다. 탄탈륨 질화막을 형성하는 경우, 100-650℃의 공정 온도, 0.01-30 torr의 공정 조건에서, 터셔리아밀이미도-트리스-디메틸아미도 탄탈륨(tertiaryamylamido-tris-dimethylamido tantalum: Ta(=NC(CH3)2C2H5 )(N(CH3)2)3)를 전구체로 사용하는 것이 바람직하다.
이 때, 상기 고유전막(120)과 배리어 금속막(130)은, 후속 게이트 패터닝 공정의 편의를 위해, 서로 식각 선택성을 갖는 물질로 형성하는 것이 바람직하다.
한편, 상기 배리어 금속막(130) 역시 도전막이지만, 게이트 전극으로 사용하기에는 반도체 장치의 고속화 요구를 만족시키지 못한다. 이에 더하여, 배리어 금속막(130) 형성을 위해 금속 유기 전구체(metal organic precursor)를 사용할 경우, 비저항의 증가를 유발하는 탄소(C)의 함량이 높아진다. 반도체 장치의 고속화를 위해서는, 게이트 전극의 비저항을 감소시킬 필요가 있다. 이를 위해, 게이트 금속막(140)은 낮은 비저항을 갖는 금속으로 형성한다. 바람직하게는 게이트 금속막(140)은 텅스텐(W), 탄탈륨(Ta), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 티타늄 실리사이드(TiSiX), 코발트 실리사이드(CoSiX) 등으로 형성한다. 또한 상기 게이트 금속막(140)은 물리기상증착 공정, 화학기상증착 공정 또는 실리사이드화 공정(silicidation)을 사용하여 형성하는 것이 바람직하다.
도 2c를 참고하면, 게이트 금속막(140) 및 배리어 금속막(130)을 차례로 패터닝 하여, 게이트 금속 패턴(145) 및 배리어 금속 패턴(135)을 형성한다. 배리어 금속 패턴(135) 및 게이트 금속 패턴(145)은 차례로 적층되어 게이트 패턴(190)을 구성한다. 이 때, 게이트 패턴(190)은 상기 고유전막(120)을 노출시키면서 소자분리막(110)을 가로지른다(도시하지 않음).
게이트 패턴(190) 형성을 위한 식각 공정은 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각법인 것이 바람직하다. 이 때, 게이트 패턴(190) 주변에 잔존하는 고유전막(120)은 후속 저농도 불순물 영역 형성을 위한 이온주입 공정에서 이온 채널링을 방지하는 버퍼막으로 사용될 수 있다. 또한, 상기 게이트 패턴(190) 주변의 반도체 기판은, 이온 주입 공정을 통해, 반도체 트랜지스터의 전기적 특성에 영향을 주는 소오스/드레인이 형성되는 영역이다. 따라서, 상기 식각 공정은 고유전막(120) 및 그 하부의 반도체 기판(100)에서의 식각 손상의 문제를 최소화하도록 실시되는 것이 바람직하다. 이를 위해, 게이트 패턴(190) 형성을 위한 식각 공정은 고유전막(120)에 대해 선택성을 갖는 식각 레서피를 사용하여 실시한다.
상기 게이트 패턴(190)을 이온 주입 마스크로 사용한 저농도 이온 주입 공정을 실시하여 게이트 패턴(190) 주변의 반도체 기판(100)에 저농도 불순물 영역(150)을 형성한다.
도 2d를 참고하면, 상기 게이트 패턴(190)의 측벽에 게이트 스페이서(160)를 형성한다. 게이트 스페이서(160)를 마스크로 사용한 고농도 이온 주입 공정을 실시하여, 게이트 스페이서(160) 주변의 반도체 기판(100)에 고농도 불순물 영역(170)을 형성한다.
게이트 스페이서(160)를 형성하는 단계는 저농도 불순물 영역(150)을 포함하는 반도체 기판의 저면에 스페이서 절연막(도시하지 않음)을 형성한 후, 이를 이방성 식각하는 단계를 포함한다. 상기 게이트 스페이서(160) 형성을 위한 이방성 식각 공정은 고유전막(120)에 대해 선택성을 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다.
고농도 이온 주입 공정을 실시한 후, 주입된 불순물의 활성화를 위한 열처리 공정을 더 실시하는 것이 바람직하다. 열처리 공정은 급속 열처리 공정인 것이 바람직하다.
도 3a 내지 3c는 본 발명의 바람직한 제2 실시예에 따른 게이트 구조체 형성 방법을 나타내는 공정 단면도들이다. 제2 실시예는 다마신 공정을 이용하여 게이트 패턴을 형성하는 점에서 제1 실시예와 차이를 갖는다. 두 실시예에서 동일한 막질은 동일한 참조 번호로 나타내었으며, 각 막질의 물질 종류 및 형성 방법은 도 2a 내지 2d를 통해 설명된 바와 동일하다. 따라서 중복되는 설명은 가능한한 생략한다.
도 3a를 참고하면, 반도체 기판(100)의 소정 영역에 활성 영역을 한정하는 소자분리막(110)을 형성한다. 소자분리막(110)을 포함하는 반도체 기판 전면에 주형막을 형성한 후, 이를 패터닝하여 주형 패턴(200)을 형성한다. 주형 패턴(200)은 소자분리막(110)을 가로지르면서 반도체 기판(100)의 상부면을 노출시키는 개구부(205)를 갖는다. 다마신 공정을 사용하여 게이트 패턴을 형성할 경우, 주형 패턴(200)은 게이트 패턴을 정의하는 거푸집의 역할을 한다. 이후, 주형 패턴(200)을 포함하는 반도체 기판의 전면에, 차례로 적층된 고유전막(120'), 배리어 금속막(130') 및 게이트 금속막(140')을 형성한다.
주형 패턴(200) 형성을 위한 패터닝 공정은 반도체 기판(100)에 대해 선택성을 갖는 식각 레서피를 사용한 이방성 식각 방법으로 실시하는 것이 바람직하다. 이를 위해, 주형막은 반도체 기판(100)에 대해 식각 선택성을 갖는 물질막으로 형성한다. 또한, 후속 공정에서 형성될 게이트 패턴이 후속 주형 패턴 제거 공정에서 손상되는 것을 최소화하기 위해, 주형막은 고유전막(120'), 배리어 금속막(130') 및 게이트 금속막(140')에 대해 식각 선택비를 갖는 물질인 것이 바람직하다. 이를 위해, 주형막은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중에서 선택된 적어도 한가지 물질막으로 형성한다.
주형 패턴(200) 형성을 위한 사진 공정의 편의를 위해, 주형 패턴(200)의 상부에 반사방지막(210)을 더 형성할 수도 있다. 반사방지막(210)은 실리콘 산화질화막(SiON)으로 형성하는 것이 바람직하다. 따라서, 상기 주형막을 실리콘 산화질화막으로 형성할 경우에는 반사방지막(210)을 형성할 필요는 없다.
고유전막(120'), 배리어 금속막(130') 및 게이트 금속막(140')의 물질 종류는 도 2b에서 설명한 바와 동일하다. 또한 그 형성 방법들 역시 도 2b에서 설명한 바와 동일하게 ALD, 플라즈마 강화 원자층 증착 기술 (PEALD), CVD, PECVD, RAALD 기술 중의 한가지를 사용하는 것이 바람직하다.
한편, 반도체 장치의 고집적화에 따라, 반도체 장치의 게이트 패턴은 미세한 폭을 갖는다. 이에 따라, 게이트 패턴을 정의하는 개구부(205)는 큰 종횡비(aspect ratio)를 가질 수도 있다. 이에 더하여, 증착된 고유전막(120') 및 배리어 금속막(130')에 의해, 개구부(205)는 더 큰 종횡비를 갖게 된다.
특히, 배리어 금속막(130')이 불량한 층덮힘성을 가질 경우, 개구부(205)의 입구가 더 좁아지는 문제가 발생한다. 이러한 문제를 최소화하기 위해, 고유전막(120') 및 배리어 금속막(130')은 우수한 층덮힘성을 갖도록 형성한다. 또한, 고유전막(120')은 게이트 절연막으로 사용되기 때문에 균일한 두께로 형성하는 것이 필요하다. 원자층 증착 기술 및 플라즈마 강화 원자층 증착 기술은 고유전막(120') 및 배리어 금속막(130')에 요구되는, 우수한 층덮힘성 및 두께의 균일성을 만족시킬 수 있는 바람직한 방법이다.
도 2b에서 설명한 것처럼, 게이트 금속막(140')은 낮은 비저항을 갖는 금속으로 형성한다. 또한 상기한 바와 같이 배리어 금속막(130')이 덮인 개구부(205)는 큰 종횡비를 갖는다. 따라서, 게이트 금속막(140')은 우수한 매립 특성을 갖는 증착 방법을 사용하는 것이 바람직하다. 한편, 이러한 제 2 실시예는 다마신 공정을 사용하므로, 게이트 금속막(140')으로 구리를 사용하는 것이 용이한 특징을 갖는다. 구리고 게이트 금속막(140')을 형성하는 방법은 전기 도금 기술을 사용하는 단계를 포함한다.
도 3b를 참고하면, 게이트 금속막(140'), 배리어 금속막(130') 및 고유전막(120')을 차례로 평탄화 식각하여, 반사방지막(210)의 상부면을 노출시킨다. 이에 따라, 개구부(205)를 채우는 고유전막 패턴(125), 배리어 금속 패턴(135') 및 게이트 금속 패턴(145')이 형성되며, 이들 패턴들은 게이트 패턴(190')을 구성한다.
도시한 바와 같이, 단면에서 볼 때, 고유전막 패턴(125) 및 배리어 금속 패턴(135')은 모두 U자형이고, 게이트 금속 패턴(145')은 사각형이다. 이 때, 고유전막 패턴(125)의 하부면은 게이트 절연막의 역할을 한다. 하지만 평면적으로 볼 때, 고유전막 패턴(125), 배리어 금속 패턴(135') 및 게이트 금속 패턴(145')은 소자분리막(110)을 가로지른다.
상기 평탄화 식각 공정은 CMP 기술을 사용하여 실시하는 것이 바람직하다.
도 3c를 참고하면, 반사방지막(210) 및 주형 패턴(200)을 제거하여, 게이트 패턴(190') 주위의 반도체 기판(100)을 노출시킨다. 상기 제거 공정은 반도체 기판(100), 고유전막 패턴(125), 배리어 금속 패턴(135') 및 게이트 금속 패턴(145')에 대해 선택성을 갖는 식각 레서피를 사용한, 등방성 식각의 방법으로 실시하는 것이 바람직하다.
이후, 게이트 패턴(190')을 이온 주입 마스크로 사용한 이온 주입 공정을 실시하여, 게이트 패턴(190') 측면의 노출된 반도체 기판(100)에 저농도 불순물 영역(150)을 형성한다. 저농도 불순물 영역(150) 형성을 위한 이온 주입 공정은 반도체 기판의 소정 영역 (예를 들면, 주변 회로 영역의 PMOS 트랜지스터 영역)을 가지는 포토레지스트 패턴을 형성한 후 실시될 수도 있다.
이후, 게이트 패턴(190')의 측벽에 게이트 스페이서(160)를 형성한다. 게이트 스페이서(160) 및 게이트 패턴(190')을 이온 주입 마스크로 사용한 이온 주입 공정을 실시하여 게이트 스페이서(160) 측면의 노출된 반도체 기판(100)에 고농도 불순물 영역(170)을 형성한다. 이후, 주입된 불순물들의 활성화를 위한 열처리 공정을 실시한다.
고농도 불순물 영역(170)은 저농도 불순물 영역(150) 보다 높은 불순물 농도를 갖되, 동일한 도전형의 불순물을 포함한다. 또한, 저농도 불순물 영역(150)은 게이트 패턴(190') 하부의 채널 영역과 고농도 불순물 영역(170) 사이에 개재된다. 이에 따라, 고농도 불순물 영역(170) 및 저농도 불순물 영역(150)은 LDD(lightly doped drain) 구조를 형성한다.
한편 상기 고농도 불순물 영역(170) 및 저농도 불순물 영역(150) 형성을 위한, 각각의 이온 주입 공정들은 노출된 반도체 기판(100)에 대해 실시된다. 이 때 발생할 수 있는 이온 채널링을 최소화하기 위해, 노출된 반도체 기판(100)을 덮는 버퍼막을 형성하거나 경사진 이온 주입 기술이 적용될 수도 있다.
고유전막 패턴(125)은 게이트 전극으로 사용되는 배리어 금속 패턴(135')의 측벽을 덮는다. 이에 따라, 열처리 공정에서의 불순물 확산에 따른 채널 길이의 감소 문제는 고유전막 패턴(125)의 두께만큼 최소화될 수 있다.
도 4는 도 2a 내지 2d를 통해 설명된, 본 발명의 바람직한 제1 실시예에 따라 형성된 게이트 구조체를 나타내는 사시도이다. 도 5는 도 3a 내지 3c를 통해 설명된, 본 발명의 바람직한 제 2 실시예에 따라 형성된 게이트 구조체를 나타내는 사시도이다.
도 4 및 도 5를 참고하면, 반도체 기판(100)의 소정 영역에 활성 영역을 한정하는 소자분리막(110)이 배치된다. 활성 영역상에는 소자분리막(110)을 가로지르는 게이트 패턴(190. 190')이 배치된다. 게이트 패턴(190, 190')의 측벽에는 게이트 스페이서(160)가 배치된다. 게이트 패턴(190, 190')은 차례로 적층된 배리어 금속 패턴(135, 135') 및 게이트 금속 패턴(145, 145')으로 구성된다.
게이트 패턴(190, 190') 주변의 반도체 기판(100)에는 저농도 불순물 영역(150)이 배치된다. 게이트 스페이서(160) 주변의 반도체 기판(100)에는 고농도 불순물 영역(170)이 배치된다. 고농도 불순물 영역(170) 및 저농도 불순물 영역(150)은 서로 동일한 도전형이되, 반도체 기판(100)에 대해서는 반대 도전형의 불순물을 포함하는 것이 바람직하다. 또한 상기 고농도 불순물 영역(170)은 저농도 불순물 영역(150) 보다 더 높은 농도 및 더 깊은 깊이를 갖는다. 이에 따라, 고농도 불순물 영역(170) 및 저농도 불순물 영역(150)은 통상적인 LDD 구조를 갖고, 반도체 트랜지스터의 소오스/드레인 역할을 한다.
한편, 반도체 기판(100)과 게이트 패턴(190, 190') 사이에는 고유전 상수의 물질로 이루어진 게이트 절연막이 배치된다. 도 4를 통해 도시된 본 발명의 제1 실시예에 따르면, 게이트 스페이서(160)와 반도체 기판(100) 사이에는 고유전막(120)이 개재된다. 이 때, 고유전막(120)은 활성 영역의 상부로 연장될 수도 있다. 또한 도 5를 통해 도시된 본 발명의 제2 실시예에 따르면, 게이트 스페이서(160)와 게이트 패턴(190') 사이에는 고유전막 패턴(125)이 개재된다. 각 실시예에서, 고유전막(120) 및 고유전막 패턴(125)은 모오스 트랜지스터를 구성하는 게이트 절연막의 역할을 한다.
고유전막(120) 및 고유전막 패턴(125)은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 알루미늄 산화막(Al 2O3), 니오븀 산화막(Nb2O5), 세슘 산화막(CeO2), 이트륨 산화막(Y2O 3), 인듐 산화막(InO3), 이리듐 산화막(IrO2), SrTiO3, PbTiO3, SrRuO3, CaRuO3 , (Ba,Sr)TiO3, Pb(Zr,Ti)O3, (Pb,La)(Zr,Ti)O3, (Sr,Ca)RuO3 등이 바람직하게 사용될 수 있다. 즉, 상기 고유전막(120)은 라미네이트 구조(laminate structure), 즉, 상기 예시된 물질들로 복수의 얇은 층을 구성하는 구조로 형성할 수도 있다.
상기 배리어 금속 패턴(135, 135')은 각각 상기 고유전막(120)과 게이트 금속막(145) 또는 고유전막 패턴(125)과 게이트 금속막(145')이 반응하는 것을 방지하기 위한 물질막이다. 따라서, 배리어 금속 패턴(135, 135')은 고유전막(120) 및 고유전막 패턴(125)에 대한 내반응성이 우수한 물질인 것이 바람직하다. 이를 위해, 배리어 금속 패턴(135, 135')은 우수한 내반응성을 갖는, 탄탈륨 질화막, 텅스텐 질화막 및 티타늄 질화막 중의 어느 한가지인 것이 바람직하다. 이에 더하여, 본 발명에서 게이트 전극으로 사용되는 배리어 금속 패턴(135, 135')은 4.2 내지 5.5 eV의 일함수를 갖는 것으로 알려진 탄탈륨 질화막인 것이 바람직하다.
게이트 금속 패턴(145, 145')은 앞서 설명한 것처럼, 반도체 장치의 고속화를 위한 물질막으로, 낮은 비저항을 갖는 금속 물질로 형성하는 것이 바람직하다. 이를 위해, 게이트 금속 패턴(145, 145')은 텅스텐, 탄탈륨, 티타늄, 알루미늄, 구리, 티타늄 실리사이드 및 코발트 실리사이드 중에서 선택된 적어도 한가지 물질인 것이 바람직하다. 종래 기술에서는 게이트 전극으로 사용되는 금속 물질들이 고유전막(120, 125)과 반응하여 금속 산화물을 형성하는 문제점을 가졌다. 하지만 본 발명에 따를 경우, 배리어 금속 패턴(130, 130')에 의해 금속 산화물 형성의 문제점은 최소화된다. 또한 도 4에 도시한 바와 같이, 배리어 금속 패턴(135')은 게이트 금속 패턴(145') 하부면 및 측벽을 덮도록 U자형의 단면을 가질 수도 있다.
본 발명에 따른 게이트 전극 구조체는 상술한 바와 같이 형성하는 것이 바람직하지만, 고유전막상에 베리어 금속막의 형성없이 바로 게이트 금속막을 형성하고 패터닝하는 방식으로 형성하는 것도 가능하다. 이는 게이트 금속막을 반응 물질로서 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 유도체를 도입하여 형성하는 경우에 가능하다.
이 경우에도 상기 탄탈륨 아민 유도체가 터셔리아밀이미도-트리스-디메틸아미도탄탈륨 (Ta(NC(CH3)2C2H5)(N(CH3)2) 3)이 바람직하게 적용된다. 이러한 탄탈륨 아민 유도체의 도입은 화학 기상 증착(CVD; chemical vapor deposition) 방식, 플라즈마 증대 화학 기상 증착(PECVD; plasma enhanced CVD) 방식, 원자층 적층(ALD; atomic layer deposition) 방식 및 라디칼 보조 원자층 적층(RAALD; radical assisted LAD) 방식중 어느 하나의 방식으로 수행되는 것이 바람직하다.
또한 상기 고유전막은 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, 란탈륨 산화막, BST막 및 PZT막 중에서 선택된 적어도 한가지 물질로 형성하도록 하며, 화학 기상 증착(chemical vapor deposition) 방식, 원자층 화학 기상 증착(atomic layer chemical vapor deposition) 방식 및 물리 기상 증착 방식중 어느 하나의 방식으로 형성하는 것이 바람직하다.
상술한 방식으로 형성되는 TaN 게이트 금속막은 3.9 내지 5.5 eV의 일함수를 갖는 것이 바람직하다.
상기 반응 물질의 도입시에 반응가스로서 NH3, H2, N2, SiH4, Si2H6로 등의 물질을 더 도입하는 것이 바람직하며, 상기 반응 물질의 도입시의 조건은 100 내지 650℃의 온도 범위 및 0.01 내지 30 torr의 압력 범위가 되도록 한다.
또한 상기 게이트 금속막의 형성후에 리모트 플라즈마 방식 또는 다이렉트 플라즈마 방식으로 활성화 시킨 NH3, H2, N2, SiH4, Si2 H6 등의 물질로 포스트 처리하도록 한다.
이 경우에도 상기 게이트 금속막을 형성하기 전에 상기 고유전막이 형성된 기판을 열처리하는 단계를 더 수행하는 것이 좋다.
구체적인 공정 단계 및 이에 대한 설명은 상술한 도 2a 내지 2d 및 도 4, 그리고 도 3a 내지 3c 및 도 5에 나타난 도면에서 베리어 금속막을 생략한 경우와 동일하므로 생략하기로 한다.
이와 같이 게이트 금속막을 상술한 방식에 따라 TaN으로 형성하면 비저항이 높다는 단점은 있으나 베리어 금속막의 형성 공정이 생략되므로 공정 측면에서 유리하고, 플라즈마 처리시에는 게이트 금속막의 비저항이 낮아지므로 충분히 적용가능하다.
이하, 본 발명의 방법에 따른 반도체 장치의 듀얼 게이트 형성 방법을 상세히 설명하기로 한다.
이를 위하여 먼저, 엔모스 트랜지스터 영역 및 피모스 트랜지스터 영역을 갖는 반도체 기판을 준비하도록 한다. 기판상에 게이트 절연막을 형성하고, 그 상부에 반응 물질로서 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 유도체를 도입하여 초기 금속질화막을 형성하도록 한다. 피모스 트랜지스터 영역 내의 상기 초기 금속질화막 내부에 선택적으로 질소 이온을 주입하여 질소가 풍부한 금속질화막을 형성한다. 이후, 초기 금속질화막 및 상기 질소가 풍부한 금속질화막을 패터닝하여 상기 엔모스 트랜지스터 영역 및 상기 피모스 트랜지스터 영역 내에 각각 엔모스 게이트 전극 및 피모스 게이트 전극을 형성하도록 한다.
이 경우, 상기 질소가 풍부한 금속질화막의 일함수가 상기 초기 금속질화막의 일함수 보다 크게 된다.
상기 탄탈륨 아민 유도체의 바람직한 예로서 터셔리아밀이미도-트리스-디메틸아미도탄탈륨 (TAIMATA; Ta(NC(CH3)2C2H5)(N(CH3) 2)3)를 들 수 있으며, 이는 화학 기상 증착(CVD; chemical vapor deposition) 방식, 플라즈마 증대 화학 기상 증착(PECVD; plasma enhanced CVD) 방식, 원자층 적층(ALD; atomic layer deposition) 방식 및 라디칼 보조 원자층 적층(RAALD; radical assisted LAD) 방식중 어느 하나의 방식으로 수행가능하다. 반응 물질의 도입시에는 반응가스로서 NH3, H2, N2, SiH4, Si2H6 등을 동시에 도입하도록 한다.
게이트 절연막은 실리콘 산화막보다 높은 유전율을 갖는 고유전 절연막인 것이 바람직한데, 구체적으로는 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 알루미늄 산화막(Al2O3), 이트륨 산화막(Y2O3), 란탈륨 산화막 등을 예로들 수 있다. 이 경우, 게이트 절연막을 형성하기 전에 상기 기판상에 실리케이트막을 형성하는 단계를 더 수행하는 것이 바람직하다. 상기 게이트 절연막은 실리콘 산화막으로 형성하는 것도 물론 가능하다.
또한, 상기 질소 이온의 주입후 어닐링하는 단계를 더 수행하는 것이 가능하다.
한편, 상기 질소가 풍부한 금속질화막을 형성한 후, 상기 초기 금속질화막 및 상기 질소가 풍부한 금속질화막상에 상기 초기 금속 질화막 및 상기 질소가 풍부한 금속질화막보다 비저항이 낮은 도전막을 형성하는 단계를 더 수행하는 것이 바람직하며, 이러한 도전막으로서는 텅스텐(W)막, 탄탈륨(Ta)막, 티타늄(Ti)막, 티타늄실리사이드(TiSix)막, 텅스텐 실리사이드(WSix)막, 코발트 실리사이드(CoSix)막 등이 적용가능하다.
그리고, 상기 엔모스 게이트 전극 및 상기 피모스 게이트 전극을 형성하는 단계는, 상기 도전막 및 상기 초기 금속질화막을 연속적으로 패터닝항 상기 엔모스 트랜지스터 영역 내에 차례로 적층된 초기 금속질화막 패턴 및 엔모스 금속막 패턴을 형성함과 동시에, 상기 도전막 및 상기 질소가 풍부한 금속질화막을 연속적으로 패터닝하여 상기 피모스 트랜지서터 영역 내에 차례로 적층된 질소가 풍부한 금속질화막 패턴 및 피모스 금속막 패턴을 형성하는 단계를 포함할 수 있다. 이 경우, 상기 초기 금속질화막 패턴 및 상기 엔모스 금속막 패턴은 상기 엔모스 게이트 전극을 구성하고, 상기 질소가 풍부한 금속질화막 패턴 및 상기 피모스 금속막 패턴은 상기 피모스 게이트 전극을 구성하도록 된다.
본 발명의 방식을 적용하고 다마신 방식으로 듀얼 게이트를 형성하는 것 또한 가능하다.
이를 위해 먼저, 엔모스 트랜지스터 영역 및 피모스 트랜지스터 영역을 갖는 반도체 기판을 준비하도록 한다. 기판상에 몰드절연막을 형성하고 몰드 절연막을 패터닝하여 상기 엔모스 트랜지스터 영역의 소정 영역을 노출시키는 엔모스 게이트 홈 및 상기 피모스 트랜지스터 영역의 소정 영역을 노출시키는 피모스 게이트 홈을 형성하도록 한다. 엔모스 및 피모스 게이트 홈 내부를 포함하는 반도체 기판 전면에 게이트 절연막을 형성하고, 게이트 절연막상에 반응 물질로서 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3 는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 유도체를 도입하여 상기 엔모스 및 피모스 게이트 홈들의 내부를 채우도록 초기 금속질화막을 형성하도록 한다. 이후, 초기 금속질화막을 평탄화하여 상기 엔모스 및 피모스 게이트 홈 내부에 각각 엔모스 게이트 전극 및 예비 피모스 게이트 전극을 형성하고, 예비 피모스 게이트 전극 내부에 선택적으로 질소 이온을 주입하여 피모스 게이트 전극을 형성하도록 한다.
이 경우에도 상기 게이트 절연막은 실리콘 산화막보다 높은 유전율을 갖는 고유전 절연막일 수 있으며 고유전 절연막은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 알루미늄 산화막(Al2O3), 이트륨 산화막(Y2O3), 란탈륨 산화막 등으로 형성 가능하다. 이 경우, 상기 게이트 절연막을 형성하기 전에 상기 기판상에 콘포말한 실리케이트막을 형성하는 단계를 더 수행하는 것이 바람직하다.
한편, 상기 게이트 절연막은 열산화막으로 형성하되, 상기 열산화막은 상기 노출된 엔모스 및 피모스 트랜지스터 영역에 형성되는 것이 바람직하다.
또한 상기 피모스 게이트 전극을 형성하는 단계는, 상기 질소 이온들이 주입된 예비 피모스 게이트 전극을 갖는 반도체 기판을 어닐링하는 단계를 더 포함하는 것이 바람직하다. 그리고 피모스 게이트 전극을 형성한 후에는 노출된 게이트 절연막 및 상기 몰드절연막을 등방성 식각으로 제거하는 단계를 더 수행하도록 한다.
이하, 상술한 방법에 따른 듀얼 게이트 형성 방법을 구체적인 실시예를 통하여 좀 더 상세히 설명하기로 한다.
도 6a 내지 도 6e는 본 발명의 제3 실시예에 따른 반도체 소자의 듀얼 게이트 형성 방법을 설명하기 위한 단면도들이다. 참조 부호 "a" 및 "b"는 각각 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역을 나타낸다.
도 6a를 참고하면, 반도체 기판(101)에 소자분리막(102)을 형성하여 활성 영역들을 한정한다. 활성 영역들 중 NMOS 트랜지스터 영역(a)에 위치하는 활성 영역은 p형 활성 영역(103)으로 형성시키고, 활성 영역들 중 PMOS 트랜지스터 영역(b)에 위치하는 활성 영역은 n형 활성 영역(104)으로 형성시킨다.
p형 및 n형 활성 영역(103, 104)을 형성하는 방법은 먼저, 활성 영역들의 각각에 p형 및 n형의 불순물 이온들을 주입하여 형성할 수 있다. 다른 방법으로 p형 반도체 기판(101)에 소자분리막(102)을 형성하여 p형 활성 영역들(103)을 형성한다. p형 활성 영역들(103) 중 PMOS 트랜지스터 영역(b)에 배치되는 활성 영역에 n형 불순물 이온들을 주입하여 n형 활성 영역(104)을 형성할 수 있다. 이와는 반대로, n형 반도체 기판(101)에 형성된 n형 활성 영역(104)들 중 NMOS 트랜지스터(a) 영역에 배치된 활성 영역에 p형 불순물 이온들을 주입하여 p형 활성 영역(103)을 형성할 수 있다.
상기 NMOS 및 PMOS 트랜지스터 영역(a, b)을 갖는 반도체 기판상에 실리케이트막(k, silicate layer), 게이트 절연막(105) 및 TAIMATA를 이용한 초기 TaN (107)을 차례로 형성한다. 게이트 절연막(105)은 일반적인 실리콘 산화막에 비하여 높은 유전율을 갖는 고유전 절연막으로 형성하는 것이 바람직하다. 고유전 절연막은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2 ), 지르코늄 산화막(ZrO2), 알루미늄 산화막(Al2O3), 이트륨 산화막(Y2O3 ) 등을 사용하여 형성할 수 있다. 실리케이트막(k)은 고유전 절연막이 반도체 기판과 반응하여 실리케이트막을 형성하는 것을 방지하기 위한 절연막이다. 예를 들면, 하프늄 산화막(HfO2)을 게이트 절연막(107)으로 형성할 경우, 실리케이트막(k)은 하프늄 산화실리케이트막(HfSiOx)을 형성한다. 이 때, 하프늄 산화실리케이트막의 두께는 하프늄 산화막이 반도체 기판과 반응하여 생성되는 하프늄 산화실리케이트막의 두께에 비하여 낮게 형성하는 것이 바람직하다. 즉, 후속의 열공정으로 인하여 생성되는 실리케이트막을 미리 형성시키되, 생성되는 실리케이트막의 두께보다 적게 형성시킴으로써 실리케이트막의 두께를 최소화 할 수 있다. 상기 실리케이트막(k)은 생략될 수 있다. 게이트 절연막(105)은 실리콘 산화막으로 형성할 수 있다. 게이트 절연막(105)을 실리콘 산화막으로 형성할 경우, 실리케이트막(k)은 요구되지 않는다.
터셔리아밀이미도-트리스-디메틸아미도 탄탈륨 (TAIMATA: tertiaryamylimido-tris-dimethylamido tantalum: Ta(=NC(CH3)2C2H5 )(N(CH3)2)3)를 이용한 탄탈륨 질화막은 CVD, PECVD, ALD, RAALD 등의 방식으로 형성할 수 있다. TaN을 형성하기 위한 반응가스로는 NH3, N2, H2, SiH4, Si2 H6등이 가능하다.
도 6b를 참고하면, 초기 금속질화막(107) 상에 감광막 패턴(110)을 형성한다. 감광막 패턴(110)은 PMOS 트랜지스터 영역(b) 내의 초기 금속질화막(107)을 노출시킨다. 노출된 초기 금속질화막(107) 내에 질소 이온들을 주입(I)하여 질소가 풍부한 금속질화막(108, nitrogen-rich metal nitride layer)을 형성한다. 질소가 풍부한 금속질화막(108) 형성시, 질소 이온들을 주입(I)한 후에, 질소 이온들이 주입된 초기 금속질화막(107)을 활성화하기 위한 어닐링 공정(annealing process)을 진행하는 것이 바람직하다. 일반적으로, 금속질화막은 질소 이온들의 농도가 높을수록 일함수(work function)가 높아진다. 이로 인하여, 질소가 풍부한 금속질화막(108)의 일함수는 금속질화막(107)의 일함수에 비하여 크다.
도 6c를 참고하면, 감광막 패턴(110)을 제거하고, 초기 금속질화막(107) 및 질소가 풍부한 금속질화막(108) 상에 금속막(112)을 형성하는 것이 바람직하다. 금속막(112)은 초기 금속질화막(107) 및 질소가 풍부한 금속질화막(108)에 비하여 낮은 비저항을 갖는 도전막으로 형성하는 것이 바람직하다. 금속막(112)은 텅스텐(W)막, 탄탈륨(Ta)막, 티타늄(Ti)막, 티타늄실리사이드(TiSix)막, 텅스텐 실리사이드(WSix)막, 코발트 실리사이드(CoSix)막 등으로 형성할 수 있다.
도 6d를 참고하면, 금속막(112), 초기 금속 질화막(107), 게이트 절연막(105) 및 실리케이트막(k)을 연속적으로 패터닝하여 p형 활성 영역(103) 상에 NMOS 게이트 패턴(115)을 형성한다. NMOS 게이트 패턴(115)은 p형 활성 영역(103) 상에 차례로 적층된 실리케이트막(k), 게이트 절연막 패턴(105a), 초기 금속질화막 패턴(107a) 및 NMOS 금속막 패턴(112a)으로 구성된다. 초기 금속질화막 패턴(107a) 및 NMOS 금속막 패턴(112a)은 NMOS 게이트 전극(113)을 구성한다. 금속막(112), 질소가 풍부한 금속질화막(108), 게이트 절연막(105) 및 실리케이트막(k)을 연속적으로 패터닝 하여 n형 활성 영역(104) 상에 PMOS 게이트 패턴(115a)을 형성한다.
상기 PMOS 게이트 패턴(115a)은 n형 활성 영역(104) 상에 차례로 적층된 실리케이트막(k), 게이트 절연막 패턴(105a), 질소가 풍부한 금속질화막 패턴(108a) 및 PMOS 금속막 패턴(112b)으로 구성된다. 질소가 풍부한 금속질화막 패턴(108a) 및 PMOS 금속막 패턴(112b)은 PMOS 게이트 전극(113a)을 구성한다. 상기 NMOS 및 PMOS 게이트 패턴(115, 115a)은 동시에 형성된다.
상술한 바와 같이, 초기 금속질화막(107)에 질소 이온들을 주입하여 질소가 풍부한 금속질화막(108)을 형성하고, NMOS 및 PMOS 게이트 패턴(115, 115a)을 동시에 형성함으로써, 종래의 듀얼 게이트 형성 방법에 비하여 공정을 단순화 할 수 있다. 이로 인하여, 반도체 소자의 생산성을 향상시킬 수 있다.
도 6e를 참고하면, 상기 NMOS 및 PMOS 게이트 패턴(115, 115a) 들의 양측벽에 스페이서(117)를 형성한다. NMOS 게이트 패턴(115) 양측의 p형 활성 영역에 n형 불순물 이온들을 주입하여 NMOS 소오스/드레인 영역(118)을 형성하고, PMOS 게이트 패턴(115a) 양측의 n형 활성 영역에 p형 불순물 이온들을 주입하여 PMOS 소오스/드레인 영역(119)을 형성한다.
이렇게 하여 듀얼 게이트 형성을 완료한다.
이하, 본 발명의 제4 실시예에서는 상기한 제3 실시예의 기술 사상을 다마신 공정에 적용한 듀얼 게이트 형성 방법을 제공한다.
도 7a 내지 7e는 본 발명의 제4 실시예에 따른 반도체 소자의 듀얼 게이트 형성 방법을 설명하기 위한 단면도들이다. 참조부호 "c" 및 "d"는 각각 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역을 나타낸다.
도 7a를 참고하면, 반도체 기판(201)에 소자분리막(202)을 형성하여 활성 영역들을 형성하고, 활성 영역들 중 NMOS 트랜지스터 영역(c)에 배치된 활성 영역은 p형 활성 영역으로 형성시키고, 활성 영역들 중 PMOS 트랜지스터 영역(d)에 배치된 활성 영역은 n형 활성 영역으로 형성시킨다. 상기 p형 및 n형 활성 영역들(203, 204)의 형성 방법은 일 실시예에서 상술한 방법과 동일하게 형성한다.
상기 NMOS 및 PMOS 트랜지스터 영역들(c, d)을 갖는 반도체 기판(201)에 몰드절연막(205)을 형성한다. 상기 몰드절연막(205)은 일반적인 CVD 실리콘 산화막으로 형성하는 것이 바람직하다.
도 7b를 참고하면, 몰드절연막(205)을 패터닝하여 p형 활성 영역(203)의 소정 영역을 노출시키는 NMOS 게이트홈(206) 및 n형 활성 영역(204)의 소정 영역을 노출시키는 PMOS 게이트홈(206a)을 형성한다. NMOS 및 PMOS 게이트홈들(206, 206a) 내부를 포함하는 반도체 기판 전면에 콘포말한 실리케이트막(m) 및 게이트 절연막(207)을 형성한다. 게이트 절연막(206)은 일반적인 실리콘 산화막에 대하여 높은 유전율을 갖는 고유전 절연막으로 형성하는 것이 바람직하다. 고유전 절연막은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2 ), 지르코늄 산화막(ZrO2), 알루미늄 산화막(Al2O3), 이트륨 산화막(Y2O3 ) 중 어느 하나를 사용할 수 있다. 실리케이트막(k)은 고유전 절연막이 반도체 기판(201)과 반응하여 형성되는 실리케이트막을 최소화하는 역할을 한다. 실리케이트막(m)을 형성하는 방법은 제3 실시예에서 상술한 방법과 동일한 방법으로 형성하는 것이 바람직하다. 실리케이트막(m)은 생략될 수 있다. 게이트 절연막(207)은 실리콘 산화막으로 형성할 수 있다. 게이트 절연막(207)이 실리콘 산화막으로 형성될 경우, 실리케이트막(m)은 요구되지 않는다. 게이트 절연막(207)이 열산화막으로 이루어진 실리콘 산화막을 형성할 경우, 게이트 절연막(207)은 노출된 p형 및 n형 활성 영역(203, 204)의 표면에만 형성될 수 있다.
게이트 절연막(207) 상에 NMOS 및 PMOS 게이트홈들(206, 206a) 내부를 채우는 초기 TAIMATA를 이용한 TaN(210)을 형성한다. 초기 TaN(210)은 순수 금속막에 비하여 게이트 절연막(207)에 대한 내산화성이 우수하다. 이로 인하여, 종래의 질화공정으로 인한, 탄탈륨막이 게이트 절연막(207)과 반응하여 산화하는 현상을 최소화할 수 있다.
탄탈륨질화막은 터셔리아밀이미도-트리스-디메틸아미도 탄탈륨 (TAIMATA: tertiaryamylimido-tris-dimethylamido tantalum: Ta(=NC(CH3)2C2H5 )(N(CH3)2)3)를 이용하여 CVD, PECVD, ALD, RAALD 등의 방식으로 형성할 수 있다. TaN을 형성하기 위한 반응가스로는 NH3, N2, H2, SiH4, Si2H6 등이 가능하다.
도 7c를 참고하면, 초기 금속질화막(210)을 게이트 절연막(207)이 노출될 때까지 평탄화하여, NMOS 게이트홈(206) 내부에 NMOS 게이트 전극(215) 및 PMOS 게이트홈(206a) 내부에 예비 PMOS 게이트 전극(215)을 형성한다. 이 때, 게이트 절연막(207)이 열산화막으로 형성될 경우, 초기 금속질화막(210)은 몰드절연막(205)이 노출될 때까지 평탄화시킨다.
도 7d를 참고하면, 게이트 전극들(215, 220)을 갖는 반도체 기판(201)상에 감광막 패턴(212)을 형성한다. 감광막 패턴(212)은 PMOS 트랜지스터 영역(d)을 노출시킨다. 이로 인하여, 예비 PMOS 게이트 패턴(220)의 상부면이 노출된다. 상기 감광막 패턴(212)을 갖는 반도체 기판(201)에 질소 이온들을 주입(J)하여 PMOS 게이트 전극(220a)을 형성한다. PMOS 게이트 전극(220a)은 질소가 풍부한 금속질화막이다. 그 결과, PMOS 게이트 전극(220a)의 일함수가 NMOS 게이트 전극(215)의 일함수 보다 크다.
도 7e를 참고하면, 노출된 게이트 절연막(205), 실리케이트막(m) 및 몰드절연막(207)을 등방성 식각을 통하여 제거한다. 이 때, 게이트 전극들(215, 220a)과 활성 영역들(203, 204)의 표면 사이에 게이트 절연막 패턴(207a)들이 형성된다. 게이트 전극들(215, 220a) 양측벽에 스페이서(225)를 형성하고, NMOS 게이트 전극(215) 양측의 p형 활성 영역에 NMOS 소오스/드레인 영역(226)을 형성하고, PMOS 게이트 전극(220a) 양측의 n형 활성 영역에 PMOS 소오스/드레인 영역(227)을 형성한다.
이렇게 하여 다마신 방식에 의한 듀얼 게이트 구조체의 형성이 완료된다.
이하, 반도체 장치에 적용되는 또 다른 전극인 커패시터 전극의 형성을 위해 본 발명의 사상을 적용한 예를 설명하기로 한다.
커패시터의 형성을 위해 먼저, 기판상에 반응 물질로서 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3 는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 유도체를 도입하여 탄탈륨 질화물을 포함하는 제1 전극을 형성하도록 한다. 이후, 제1 전극층상에 유전층을 형성하고, 제2 전극층을 형성하도록 한다.
다르게는 먼저, 기판상에 제1 전극층 및 유전층을 형성하고, 상기 유전층상에 반응 물질로서 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 유도체를 도입하여 탄탈륨 질화물을 포함하는 제2 전극층을 형성하도록 한다.
상기 방법들에 따르면 탄탈륨 질화물을 포함하는 전극층들을 형성함으로서 금속 산화물을 포함하는 유전층과의 반응을 감소시킬 수 있다. 따라서, 상기 커패시터의 특성을 일정하게 유지할 수 있다. 또한, 상기 탄탈륨 질화물을 포함하는 전극층들을 형성함으로서 큰 유전 상수를 갖는 금속 산화물을 유전층으로 용이하게 채택할 수 있다. 이에 따라, 보다 큰 축적 용량을 갖는 커패시터를 형성할 수 있다.
이하, 본 발명의 방법에 따른 커패시터 형성 방법에 대하여 상세하게 설명한다.
먼저, TAIMATA를 사용하여 기판상에 탄탈륨 질화물을 포함하는 제1 전극층을 형성한다.
상기 제1 전극층은 100 내지 650℃의 온도에서 형성하는 것이 바람직하다. 그러므로, 상기 공정 온도에서 제1 전극층을 형성할 때, 공정 압력은 0.01 내지 30 torr 인 것이 바람직하다.
그리고, 상기 제1 전극층을 형성할 때, 상기 TAIMATA는 버블러 또는 LDS (liquid delivery system)를 사용하여 개체 상태로 상기 기판상에 도입되는 것이 바람직하다.
상기 TAIMATA를 사용하여 제1 전극층을 형성하는 방법의 예로서는 원자층 적층 방법, 라디칼 보조 원자층 적층 방법, 화학 기상 증착 방법, 플라즈마 증대 화학 기상 증착 방법 등을 들 수 있다.
상기 방법에 의한 제1 전극층을 형성하기 위해 먼저, 제1 전극층을 형성하기 위한 기판을 반응 챔버(100) 내에 위치시킨다. 그리고, 반응 챔버(100) 내부의 온도 및 압력을 전술한 범위로 조정한다.
또한, 상기 제1 전극층을 형성한 다음, 제1 전극층을 포스트 처리할 수도 있다. 포스트 처리에서는 저,고주파 플라즈마를 사용한다. 그리고 고주파 플라즈마는 리모트 플라즈마 방식 또는 다이렉트 (direct) 플라즈마 방식으로 활성화시키는데, H2, N2, NH3, SiH4 또는 Si2H6를 사용한다. 이들은 단독으로 사용하는 것이 바람직하지만 2 이상을 혼합하여 사용할 수도 있다. 그리고, 상기 포스트 처리는 제1 전극층 내에 불순물이 잔류하는 것을 방지하기 위하여 수행한다.
여기서, 리모트 플라즈마 방식은 고주파 플라즈마를 반응 챔버 외부에서 생성하여 상기 반응 챔버로 제공하는 방식이고, 다이렉트 플라즈마 방식은 고주파 플라즈마를 반응 챔버 내부에서 생성하는 방식이다.
이와 같이, 본 발명에서는 탄탈륨 전구체를 이용하는 원자층 적층 또는 화학 기상 증착을 통하여 탄탈륨 질화물을 포함하는 제1 전극층을 형성할 수 있다.
그리고, 제1 전극층 상에 유전층을 형성한다. 유전층은 금속 산화층을 포함한다. 금속 산화층의 예로서는 Ta2O5층, TiO2층, Al2O3 층, Y2O3층, ZrO2층, HfO2층, BaTiO3층, SrTiO3층, La2O3층을 들 수 있다. 이들은 단독층으로 적층하는 것이 바람직하지만 2 이상의 복합층으로 적층할 수도 있다.
이어서, 유전층 상에 제2 전극층을 형성한다. 제2 전극층의 예로서는 탄탈륨 질화물을 포함하는 박막, 폴리 실리콘 박막, Ru 박막, Pt 박막, Ir 박막, TiN 박막, TaN 박막, WN 박막 등을 들 수 있다. 또한, 상기 제2 전극층이 TaN 박막이 아닌 경우, 제2 전극층 상에 캡핑층을 더 형성할 수도 있다. 상기 캡핑층의 예로서는 TaN 박막을 들 수 있다. 그리고, 제2 전극층이 탄탈륨 질화물을 포함하는 박막인 경우, 제2 전극층은 전술한 제1 전극층과 동일한 방법을 통하여 형성한다.
이에 따라, 제1 전극층, 유전층, 제2 전극층을 포함하는 커패시터를 제조할 수 있다. 그러므로, 제1 전극층은 하부 전극층에 해당하고, 제2 전극층은 상부 전극층에 해당한다. 구체적으로, 제1 전극층은 반도체 커패시터의 스토리지 전극에 해당하고, 제2 전극층은 반도체 커패시터의 플레이트 전극에 해당한다.
특히, 본 발명에서는 탄탈륨 질화물을 포함하는 제1 전극층 및/또는 제2 전극층을 형성함으로써 큰 유전 상수를 갖는 금속 산화물을 유전층으로 용이하게 채택할 수 있다. 이에 따라, 보다 큰 축적 용량을 갖는 커패시터를 형성할 수 있다. 그리고, 탄탈륨 질화물을 포함하는 제1 전극층 및/또는 제2 전극층을 형성함으로서 금속 산화물을 포함하는 유전층과의 반응을 감소시킬 수 있다. 따라서, 커패시터의 특성을 일정하게 유지할 수 있다.
이하, 본 발명의 커패시터 형성 방법에 대한 구체적인 예로서 하기 제5 실시예 및 제6 실시예를 기술하기로 한다. 하기 제5 및 제6 실시예에서는 1기가 디램 장치에 본 발명의 커패시터 형성 방법을 응용하는 방법을 나타낸다.
도 8a 내지 8g는 본 발명의 제5 실시예에 따른 반도체 장치의 커패시터 형성 방법을 설명하기 위한 단면도들이다.
도 8a를 참고하면, 통상의 소자 분리 공정을 수행하여 기판(300)에 트랜치 구조물(302)을 형성한다. 따라서, 기판(300)은 활성 영역과 비활성 영역으로 분리된다. 그리고, 기판(300)에 불순물을 부분적으로 주입하여 p웰 및 n웰을 형성한다. 이어서, 기판(300)의 활성 영역 상에 폴리 실리콘(304a), 텅스텐 실리사이드(304b) 및 실리콘 질화물(304c)로 이루어지고, 디램 장치의 워드 라인으로 제공되는 게이트 패턴(304)들을 형성한다. 게이트 패턴(304)은 고농도의 불순물이 도핑된 폴리 실리콘(304a)과 텅스텐 실리사이드(304b)가 적층되는 폴리 사이드 구조로 형성된다. 그리고, 게이트 패턴(304)의 측벽들에 실리콘 질화물로 이루어지는 스페이서(306)를 더 형성할 수도 있다.
계속해서, 게이트 패턴(304)들을 마스크로 이용하여 불순물의 주입을 수행하여 게이트 패턴(304)들과 연결되는 기판(300) 표면 부위에 소스(305a)/드레인(305b)을 형성한다. 이에 따라, 게이트 패턴(304), 소스(305a)/드레인(305b)으로 이루어지는 트랜지스터 구조물이 형성된다. 여기서, 트랜지스터 구조물의 소스(305a)/드레인(305b) 중의 하나는 커패시터의 하부 전극층과 연결되는 커패시터 콘택 영역이고, 다른 하나는 비트 라인 구조물과 연결되는 비트 라인 콘택 영역이다. 본 실시예에서는 트랜지스터 구조물의 소스(305a)가 커패시터 콘택 영역에 해당하고, 트랜지스터 구조물의 드레인(305b)이 비트 라인 콘택 영역에 해당한다.
그리고, 트랜지스터 구조물의 게이트 패턴(304)들 사이에 폴리 실리콘을 필링시켜 커패시터의 하부 전극층과 전기적으로 접촉하는 커패시터 콘택 패드(310a) 및 비트 라인 구조물과 전기적으로 접촉하는 비트 라인 콘택 패드(310b)를 형성한다. 여기서, 커패시터 콘택 영역에 필링되는 폴리 실리콘(310)은 커패시터 콘택 패드(310a)에 해당하고, 비트 라인 콘택 영역에 필링되는 폴리실리콘(310)은 비트 라인 콘택 패드(310b)에 해당한다.
도 8b를 참고하면, 비트 라인 콘택 패드(310b)와 전기적으로 접촉하는 비트 라인 구조물(320)을 형성한다. 구체적으로, 트랜지스터 구조물의 게이트 패턴(304) 및 게이트 패턴(304) 사이에 필링된 폴리 실리콘(310) 상에 제2 층간 절연층(322)을 연속적으로 적층한다. 그리고, 통상의 사진 식각 공정을 통하여 제1 층간 절연층(322)을 부분적으로 식각하여 비트 라인 콘택 패드(310b)의 표면을 노출시키는 비트 라인 콘택홀(323)을 형성한다. 이어서, 상기 비트 라인 콘택홀(323) 및 제1 층간 절연층(322) 상에 텅스텐(320a)을 연속적으로 적층한다. 그 결과, 텅스텐(320a)은 비트 라인 콘택홀(323) 내에 완전하게 필링된다. 계속해서, 텅스텐(320a) 상에 실리콘 질화물(320b)을 적층한다. 그리고, 통상의 사진 식각 공정을 통하여 실리콘 질화물(320b)과 텅스텐(320a)을 부분적으로 식각함으로서 텅스텐(320a)과 실리콘 질화물(320b)로 이루어지는 비트 라인 구조물(320)을 형성한다.
이어서, 비트 라인 구조물(320) 및 제1 층간 절연층(322) 상에 실리콘 질화물을 적층한다. 그리고, 실리콘 질화물을 스페이서 식각시킴으로서 비트 라인 구조물(320)의 측벽들에 실리콘 질화물로 이루어지는 스페이서 구조물(324)을 형성한다. 이에 따라, 비트 라인 구조물(320)의 텅스텐(320a)은 마스크층의 실리콘 질화물(320b)에 의해 덮여지고, 스페이서 구조물(324)의 실리콘 질화물에 의해 둘러싸여 진다.
계속해서, 비트 라인 구조물(320), 스페이서 구조물(324) 및 제1 층간 절연층(322) 상에 제2 층간 절연층(330)을 연속적으로 적층한다. 제2 층간 절연층(330)은 실리콘 산화물로 이루어지고 고밀도 플라즈마 증착에 의해 적층된다.
도 8c를 참고하면, 제2 층간 절연층(330) 및 제1 층간 절연층(322)을 연속적으로 식각하여 커패시터의 콘택 패드의 표면이 노출되는 셀프얼라인 콘택홀(332)을 형성한다. 식각은 비트 라인 구조물(320)과 스페이스 구조물(324)의 실리콘 질화물 및 제2 층간 절연층(330)과 제1 층간 절연층(322)의 실리콘 산화물의 식각 속도 차이에 의해 달성된다.
도 8d를 참고하면, 커패시터의 하부 전극층(334)을 셀프 얼라인 콘택홀(332) 내에 필링시킨다. 하부 전극층(334)은 전술한 본 발명의 원자층 적층 또는 화학 기상 증착에 의해 형성된다. 그러므로, 하부 전극층(334)은 탄탈륨 질화물을 포함한다.
도 8e를 참고하면, 통상의 사진 식각 공정을 통하여 하부 전극층(334)을 식각함으로서 실린더 타입 하부 전극층(334a)을 형성한다.
구체적으로, 하부 전극층(334a)을 형성하는 방법은 다음과 같다.
먼저, 셀프 얼라인 콘택홀(332) 내에 제1 하부 전극 물질을 필링시킨다. 그리고 화학 기계적 연마(CMP)를 통하여 제2 층간 절연층(330) 상에 적층된 제1 하부 전극 물질을 연마시킨다. 이에 따라, 제1 하부 전극 물질은 셀프 얼라인 콘택홀(332) 내에만 필링된다. 계속해서, 제2 층간 절연층(330) 및 셀프 얼라인 콘택홀(332) 내에 필링된 제1 하부 전극 물질상에 연속적으로 산화층(도시되지 않음)을 형성한다. 그리고 산화층을 실린더 타입으로 패터닝한다. 이어서, 실린더 타입으로 패터닝된 산화층 상에 제2 하부 전극 물질을 적층한다. 그리고, 산화층을 식각한다. 이에 따라, 실린더 타입을 갖는 하부 전극층(334a)이 형성된다.
도 8f를 참고하면, 실린더 타입 하부 전극층(334a)의 표면 상에 유전층(336)을 형성한다. 유전층(336)은 전술한 본 발명의 금속 산화물을 적층한다. 유전층(336)의 예로서는 Ta2O5층, TiO2층, Al2O3층, Y2O3층, ZrO2층, HfO2층, BaTiO3층, SrTiO3층, La2O3층 등을 들 수 있다.
도 8g를 참고하면, 유전층(336) 상에 커패시터의 상부 전극층(338)을 형성한다. 상부 전극층(338)의 예로서는 탄탈륨 질화물을 포함하는 박막, 폴리 실리콘 박막, Ru 박막, Pt 박막, Ir 박막, TiN 박막, TaN 박막 또는 WN 박막을 들 수 있다. 특히, 상부 전극층(338)이 탄탈륨 질화물을 포함하는 박막인 경우, 상부 전극층(338)은 전술한 제1 전극층과 동일한 방법을 통하여 형성한다.
이에 따라, 하부 전극층, 유전층 및 상부 전극층을 포함하는 반도체 커패시터가 형성된다.
전술한 바와 같이, 실시예 5를 통하여 탄탈륨 질화물을 포함하는 커패시터의 하부 전극층 및/또는 상부 전극층을 용이하게 형성할 수 있다. 이에 따라, 본 발명의 커패시터는 큰 유전 상수를 갖는 금속 산화물을 유전층으로 채택할 수 있다.
이하, 본 발명의 방법을 적용하여 커패시터를 형성하기 위한 다른 실시예로서, 실시예 6을 설명하기로 한다.
먼저, 실시예 5의 셀프 얼라인 콘택홀을 형성하는 공정과 동일한 공정을 수행한다.
그리고, 커패시터의 하부 전극층을 셀프 얼라인 콘택홀 내에 필링시키고 제2 전극층상에 형성시킨다. 하부 전극층의 예로서는 탄탈륨 질화물을 포함하는 박막, 폴리 실리콘 박막, Ru 박막, Pt 박막, Ir 박막, TiN 박막, TaN 박막 또는 WN 박막을 들 수 있다. 특히, 하부 전극층이 탄탈륨 질화물을 포함하는 박막인 경우, 하부 전극층은 전술한 제1 전극층과 동일한 방법을 통하여 형성한다.
이어서, 통상의 사진 식각 공정을 통하여 하부 전극층을 식각함으로서 실린더 타입 하부 전극층을 형성한다.
그리고, 실린더 타입 하부 전극층의 표면상에 유전층을 형성한다. 유전층은 전술한 본 발명의 금속 산화물을 적층한다. 유전층의 예로서는 Ta2O5층, TiO2 층, Al2O3층, Y2O3층, ZrO2층, HfO2층, BaTiO 3층, SrTiO3층, La2O3층 등을 들 수 있다.
계속해서, 유전층 상에 커패시터의 상부 전극층을 형성한다. 하부 전극층은 전술한 본 발명의 원자층 적층 또는 화학 기상 증착에 의해 형성된다. 그러므로, 상부 전극층은 탄탈륨 질화물을 포함한다.
이에 따라, 하부 전극층, 유전층 및 상부 전극층을 포함하는 반도체 커패시터가 형성된다.
전술한 바와 같이, 실시예 6을 통하여 탄탈륨 질화물을 포함하는 커패시터의 하부 전극층 및/또는 상부 전극층을 용이하게 형성할 수 있다. 이에 따라, 본 발명의 커패시터는 큰 유전 상수를 갖는 금속 산화물을 유전층으로 채택할 수 있다.
이하, 본 발명의 방법을 포함하여 여러 가지 방법으로 게이트 전극 구조체를 형성하고 이에 대한 게이트 전극의 일함수(Wf; work function)를 평가하여 하기 표 1에 나타내었다. 하기 표 1에서, I→A 는 inversion→accumulation을 의미하고, A→I는 accumulation→inversion을 의미한다. 델타(delta)는 I→A와 A→I의 차이로서, 이들은 원래 동일한 값이 나와야 하는데 산화물 트랩 차지(oxide trap charge) 때문에 전압을 가한 방향에 따라 달리 나온다. 이를 히스테리시스라고 하며, I→A 또는 A→I를 통해 Vfb(flat band voltage→workfunction)를 구한다. 표준 일함수는 TiN=4.7 eV 이고, 폴리=4.1 eV 이다.
I→A A→I delta Wf
P-TiN(Ti-rich) -0.36 -0.33 30 4.75
P-TiN(N-rich) -0.42 -0.33 110 4.69
P-TaN(Ta-rich) -0.8 -0.78 20 4.31
P-TaN(N-rich) -0.72 -0.73 10 4.39
P-Ta -0.79 -0.79 0 4.32
A-TaN 100Å -0.62 -0.62 0 4.49
A-TaN 200Å -0.66 -0.67 10 4.45
C-TaN 200Å -0.34 -0.35 10 4.77
A-TaN 400Å -0.85 -0.83 20 4.26
Poly -1.03 -1.32 290 4.08
도 9는 다양한 방법에 따라 게이트 구조체를 형성한 경우에 CET 에 대한 누설전류 특성을 나타내는 그래프이다. CET (capacitance measured equivalent oxide thickness) 와 LKG가 낮은 경우에 전극 특성이 우수하다. 그래프로부터, ALD-TaN 보다 CVD-TaN의 전극 특성이 더 우수하다는 것을 확인할 수 있다.
도 10은 다양한 방법에 따라 형성되는 상부 전극을 포함하는 커패시터를 형성시 인가된 전압에 따른 누설 전류 특성을 나타내는 그래프이다. 도면에서, 그래프 a는 TaN 200Å(560C)-19.3Å, 그래프 b는 CVD TaN 200Å-54.3Å, 그래프 c는 TaN 100Å(250C)-24.8Å, 그래프 d는 TaN 200Å-26.9Å, 그래프 e는 TaN 400Å-24.6Å, 그래프 f는 TiN 200Å(560C)-19.3Å, 그래프 g는 TiN 200Å(450C)-18.4Å 에 대한 것이다. 도면에서, 본 발명의 방법에 따라 형성된 커패시터가 낮은 누설 전류 특성을 나타냄을 확인할 수 있다.
이상과 같은 본 발명의 방법에 의해 TaN 막을 반도체 장치의 게이트 전극층 형성시 배리어 금속 패턴으로 적용하면, 이는 고유전막에 대하여 우수한 내반응성을 갖기 때문에 특히 고유전막 및 높은 도전성의 전극을 갖는 게이트 구조체에 우수한 전극 특성을 부여하게 된다. 또한 낮은 등가 산화막 두께와 낮은 비저항을 갖는 게이트의 형성이 가능하게 된다. 그리고 게이트 절연막 및 금속 게이트 전극의 신뢰성을 향상시킬 수 있는 반도체 장치의 듀얼 게이트 형성이 가능하게 된다.
이에 더하여, 탄탈륨 질화물을 포함하는 커패시터의 전극층을 형성함으로써 유전층으로서 금속 산화물을 용이하게 채택할 수 있으며 전극층과 유전층의 계면 반응이 방지되고 유전층의 유전율이 변화되는 현상이 방지되어 반도체 장치의 신뢰도를 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 1c는 종래의 듀얼게이트 형성 방법을 설명하기 위한 개략적인 단면도이다.
도 2a 내지 2d는 본 발명의 바람직한 제 1 실시예에 따른 게이트 구조체의 형성 방법을 나타내는 공정 단면도들이다.
도 3a 내지 3c는 본 발명의 바람직한 제 2 실시예에 따른 게이트 구조체 형성 방법을 나타내는 공정 단면도들이다.
도 4는 도 2a 내지 2d를 통해 설명된, 본 발명의 바람직한 제1 실시예에 따라 형성된 게이트 구조체를 나타내는 사시도이다.
도 5는 도 3a 내지 3c를 통해 설명된, 본 발명의 바람직한 제 2 실시예에 따라 형성된 게이트 구조체를 나타내는 사시도이다.
도 6a 내지 도 6e는 본 발명의 바람직한 제3 실시예에 따른 반도체 장치의 듀얼 게이트 형성 방법을 설명하기 위한 단면도들이다.
도 7a 내지 7e는 본 발명의 바람직한 제4 실시예에 따른 반도체 장치의 듀얼 게이트 형성 방법을 설명하기 위한 단면도들이다.
도 8a 내지 8g는 본 발명의 바람직한 제5 실시예에 따른 반도체 장치의 커패시터 형성 방법을 설명하기 위한 단면도들이다.
도 9는 다양한 방법에 따라 게이트 구조체를 형성한 경우에 CET 에 대한 누설전류 특성을 나타내는 그래프이다.
도 10은 다양한 방법에 따라 커패시터를 형성시 인가된 전압에 따른 누설 전류 특성을 나타내는 그래프이다.

Claims (79)

  1. 기판상에 고유전막을 형성하는 단계;
    상기 고유전막상에 반응 물질로서 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 유도체를 도입하여 배리어 금속막을 형성하는 단계;
    상기 배리어 금속막 상에 게이트 금속막을 형성하는 단계; 및
    상기 게이트 금속막 및 배리어 금속막을 패터닝하여 배리어 금속 패턴 및 게이트 금속 패턴을 형성하는 단계를 포함하는 게이트 전극 구조체 형성 방법.
  2. 제1항에 있어서, 상기 탄탈륨 아민 유도체가 터셔리아밀이미도-트리스-디메틸아미도탄탈륨 (Ta(NC(CH3)2C2H5)(N(CH3)2 )3)인 것을 특징으로 하는 게이트 전극 구조체 형성 방법.
  3. 제1항에 있어서, 상기 탄탈륨 아민 유도체의 도입은 화학 기상 증착(CVD; chemical vapor deposition) 방식, 플라즈마 증대 화학 기상 증착(PECVD; plasma enhanced CVD) 방식, 원자층 적층(ALD; atomic layer deposition) 방식 및 라디칼 보조 원자층 적층(RAALD; radical assisted LAD) 방식중 어느 하나의 방식으로 수행되는 것을 특징으로 하는 게이트 전극 구조체 형성 방법.
  4. 제1항에 있어서, 상기 고유전막은 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, 란탈륨 산화막, BST막 및 PZT막 중에서 선택된 적어도 한가지 물질로 형성하는 것을 특징으로 하는 게이트 전극 구조체 형성 방법.
  5. 제1항에 있어서, 상기 고유전막은 화학 기상 증착(chemical vapor deposition) 방식, 원자층 화학 기상 증착(atomic layer chemical vapor deposition) 방식 및 물리 기상 증착 방식중 어느 하나의 방식으로 형성하는 것을 특징으로 하는 게이트 전극 구조체 형성 방법.
  6. 제1항에 있어서, 상기 배리어 금속막은 3.9 내지 5.5 eV의 일함수를 갖는 것을 특징으로 하는 게이트 전극 구조체 형성 방법.
  7. 제1항에 있어서, 상기 반응 물질의 도입시에 반응가스로서 NH3, H2, N2, SiH4 및 Si2H6로 이루어진 군에서 선택된 적어도 하나의 물질을 더 도입하는 것을 특징으로 하는 게이트 전극 구조체 형성 방법.
  8. 제1항에 있어서, 상기 반응 물질의 도입시의 조건은 100 내지 650℃의 온도 범위 및 0.01 내지 30 torr의 압력 범위인 것을 특징으로 하는 게이트 전극 구조체 형성 방법.
  9. 제1항에 있어서, 상기 배리어 금속막의 형성후에 리모트 플라즈마 방식 또는 다이렉트 플라즈마 방식으로 활성화 시킨 NH3, H2, N2, SiH4 및 Si2H6로 이루어진 군에서 선택된 적어도 하나의 물질로 포스트 처리하는 것을 특징으로 하는 게이트 전극 구조체 형성 방법.
  10. 제1항에 있어서, 상기 배리어 금속막을 형성하기 전에 상기 고유전막이 형성된 기판을 열처리하는 단계를 더 수행하는 것을 특징으로 하는 게이트 전극 구조체 형성 방법.
  11. 제1항에 있어서, 상기 게이트 금속막은 폴리실리콘으로 형성되는 것을 특징으로 하는 게이트 전극 구조체 형성 방법.
  12. 제1항에 있어서, 상기 게이트 금속막은 텅스텐, 탄탈륨, 티타늄, 알루미늄, 구리, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 질화물, 탄탈륨 질화물 및 티타늄 질화물로 이루어진 군에서 선택된 적어도 하나의 물질로 형성되는 것을 특징으로 하는 게이트 전극 구조체 형성 방법.
  13. 제1항에 있어서, 상기 게이트 금속막은 물리 기상 증착 방식, 화학 기상 증착 방식, 원자층 기상 증착 방식 및 실리사이드화 공정중 어느 하나의 공정을 사용하여 형성하는 것을 특징으로 하는 게이트 전극 구조체 형성 방법.
  14. 제1항에 있어서, 상기 고유전막을 형성하기 전에 상기 배리어 금속 패턴이 형성되는 위치에서 상기 반도체 기판의 상부면을 노출시키는 개구부를 갖는 주형 패턴을 형성하는 단계를 더 수행하는 것을 특징으로 하는 게이트 전극 구조체 형성 방법.
  15. 제14항에 있어서, 상기 배리어 금속 패턴 및 게이트 금속 패턴을 형성하는 단계가
    상기 주형 패턴의 상부면이 노출될 때까지, 상기 게이트 금속막, 배리어 금속막 및 고유전막을 차례로 평탄화 식각함으로써 상기 개구부내에 배치되는 배리어 금속 패턴, 게이트 금속 패턴 및 고유전막 패턴을 형성하는 단계; 및
    상기 주형 패턴을 제거하는 단계를 통하여 수행되는 것을 특징으로 하는 게이트 전극 구조체 형성 방법.
  16. 제15항에 있어서, 상기 주형 패턴을 제거하는 단계가 상기 배리어 금속 패턴, 게이트 금속 패턴 및 고유전막 패턴에 대하여 선택비를 갖는 식각 레서피로 수행하는 것을 특징으로 하는 게이트 전극 구조체 형성 방법.
  17. 제15항에 있어서, 상기 주형 패턴을 제거하는 단계가 등방성 식각 방식으로 수행되는 것을 특징으로 하는 게이트 전극 구조체 형성 방법.
  18. 기판상에 고유전막을 형성하는 단계;
    상기 고유전막상에 반응 물질로서 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 유도체를 도입하여 게이트 금속막을 형성하는 단계; 및
    상기 게이트 금속막을 패터닝하여 배리어 금속 패턴 및 게이트 금속 패턴을 형성하는 단계를 포함하는 게이트 전극 구조체 형성 방법.
  19. 제18항에 있어서, 상기 탄탈륨 아민 유도체가 터셔리아밀이미도-트리스-디메틸아미도탄탈륨 (Ta(NC(CH3)2C2H5)(N(CH3)2 )3)인 것을 특징으로 하는 게이트 전극 구조체 형성 방법.
  20. 제18항에 있어서, 상기 탄탈륨 아민 유도체의 도입은 화학 기상 증착(CVD; chemical vapor deposition) 방식, 플라즈마 증대 화학 기상 증착(PECVD; plasma enhanced CVD) 방식, 원자층 적층(ALD; atomic layer deposition) 방식 및 라디칼 보조 원자층 적층(RAALD; radical assisted LAD) 방식중 어느 하나의 방식으로 수행되는 것을 특징으로 하는 게이트 전극 구조체 형성 방법.
  21. 제18항에 있어서, 상기 고유전막은 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, 란탈륨 산화막, BST막 및 PZT막 중에서 선택된 적어도 한가지 물질로 형성하는 것을 특징으로 하는 게이트 전극 구조체 형성 방법.
  22. 제18항에 있어서, 상기 고유전막은 화학 기상 증착(chemical vapor deposition) 방식, 원자층 화학 기상 증착(atomic layer chemical vapor deposition) 방식 및 물리 기상 증착 방식중 어느 하나의 방식으로 형성하는 것을 특징으로 하는 게이트 전극 구조체 형성 방법.
  23. 제18항에 있어서, 상기 게이트 금속막은 3.9 내지 5.5 eV의 일함수를 갖는 것을 특징으로 하는 게이트 전극 구조체 형성 방법.
  24. 제18항에 있어서, 상기 반응 물질의 도입시에 반응가스로서 NH3, H2, N2, SiH4 및 Si2H6로 이루어진 군에서 선택된 적어도 하나의 물질을 더 도입하는 것을 특징으로 하는 게이트 전극 구조체 형성 방법.
  25. 제18항에 있어서, 상기 반응 물질의 도입시의 조건은 100 내지 650℃의 온도 범위 및 0.01 내지 30 torr의 압력 범위인 것을 특징으로 하는 게이트 전극 구조체 형성 방법.
  26. 제18항에 있어서, 상기 게이트 금속막의 형성후에 리모트 플라즈마 방식 또는 다이렉트 플라즈마 방식으로 활성화 시킨 NH3, H2, N2, SiH4 및 Si2H6로 이루어진 군에서 선택된 적어도 하나의 물질로 포스트 처리하는 것을 특징으로 하는 게이트 전극 구조체 형성 방법.
  27. 제18항에 있어서, 상기 게이트 금속막을 형성하기 전에 상기 고유전막이 형성된 기판을 열처리하는 단계를 더 수행하는 것을 특징으로 하는 게이트 전극 구조체 형성 방법.
  28. 엔모스 트랜지스터 영역 및 피모스 트랜지스터 영역을 갖는 반도체 기판을 준비하는 단계;
    상기 기판상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 반응 물질로서 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 유도체를 도입하여 초기 금속질화막을 형성하는 단계;
    상기 피모스 트랜지스터 영역 내의 상기 초기 금속질화막 내부에 선택적으로 질소 이온을 주입하여 질소가 풍부한 금속질화막을 형성하는 단계; 및
    상기 초기 금속질화막 및 상기 질소가 풍부한 금속질화막을 패터닝하여 상기 엔모스 트랜지스터 영역 및 상기 피모스 트랜지스터 영역 내에 각각 엔모스 게이트 전극 및 피모스 게이트 전극을 형성하는 단계를 포함하는 듀얼 게이트 형성 방법.
  29. 제28항에 있어서, 상기 탄탈륨 아민 유도체가 터셔리아밀이미도-트리스-디메틸아미도탄탈륨 (Ta(NC(CH3)2C2H5)(N(CH3)2 )3)인 것을 특징으로 하는 듀얼 게이트 형성 방법.
  30. 제28항에 있어서, 상기 탄탈륨 아민 유도체의 도입은 화학 기상 증착(CVD; chemical vapor deposition) 방식, 플라즈마 증대 화학 기상 증착(PECVD; plasma enhanced CVD) 방식, 원자층 적층(ALD; atomic layer deposition) 방식 및 라디칼 보조 원자층 적층(RAALD; radical assisted LAD) 방식중 어느 하나의 방식으로 수행되는 것을 특징으로 하는 듀얼 게이트 형성 방법.
  31. 제28항에 있어서, 상기 질소가 풍부한 금속질화막의 일함수가 상기 초기 금속질화막의 일함수 보다 큰 것을 특징으로 하는 듀얼 게이트 형성 방법.
  32. 제28항에 있어서, 상기 게이트 절연막은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 알루미늄 산화막(Al2O3), 이트륨 산화막(Y2O3) 및 란탈륨 산화막(La2O3)으로 이루어진 군에서 선택된 적어도 하나인 것을 특징으로 하는 듀얼 게이트 형성 방법.
  33. 삭제
  34. 제32항에 있어서, 상기 게이트 절연막을 형성하기 전에 상기 기판상에 실리케이트막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 듀얼 게이트 형성 방법.
  35. 제28항에 있어서, 상기 게이트 절연막은 실리콘 산화막으로 이루어지는 것을 특징으로 하는 듀얼 게이트 형성 방법.
  36. 제28항에 있어서, 상기 반응 물질의 도입시에 반응가스로서 NH3, H2, N2, SiH4 및 Si2H6로 이루어진 군에서 선택된 적어도 하나의 물질을 더 도입하는 것을 특징으로 하는 듀얼 게이트 형성 방법.
  37. 제28항에 있어서, 상기 반응 물질의 도입시 조건은 100 내지 650℃의 온도 범위 및 0.01 내지 30 torr의 압력 범위인 것을 특징으로 하는 듀얼 게이트 형성 방법.
  38. 제28항에 있어서, 상기 초기 금속질화막의 형성후에 리모트 플라즈마 방식 또는 다이렉트 플라즈마 방식으로 활성화 시킨 NH3, H2, N2, SiH4 및 Si2H6로 이루어진 군에서 선택된 적어도 하나의 물질로 포스트 처리하는 것을 특징으로 하는 듀얼 게이트 형성 방법.
  39. 제28항에 있어서, 상기 질소 이온의 주입후 어닐링하는 단계를 더 수행하는 것을 특징으로 하는 듀얼 게이트 형성 방법.
  40. 제28항에 있어서, 상기 질소가 풍부한 금속질화막을 형성한 후,
    상기 초기 금속질화막 및 상기 질소가 풍부한 금속질화막상에 상기 초기 금속 질화막 및 상기 질소가 풍부한 금속질화막보다 비저항이 낮은 도전막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 듀얼 게이트 형성 방법.
  41. 제40항에 있어서, 상기 도전막은 텅스텐(W)막, 탄탈륨(Ta)막, 티타늄(Ti)막, 티타늄실리사이드(TiSix)막, 텅스텐 실리사이드(WSix)막 및 코발트 실리사이드(CoSix)막으로 이루어진 군에서 선택된 적어도 하나의 막으로 이루어진 것을 특징으로 하는 듀얼 게이트 형성 방법.
  42. 제40항에 있어서, 상기 엔모스 게이트 전극 및 상기 피모스 게이트 전극을 형성하는 단계는,
    상기 도전막 및 상기 초기 금속질화막을 연속적으로 패터닝하여 상기 엔모스 트랜지스터 영역 내에 차례로 적층된 초기 금속질화막 패턴 및 엔모스 금속막 패턴을 형성함과 동시에, 상기 도전막 및 상기 질소가 풍부한 금속질화막을 연속적으로 패터닝하여 상기 피모스 트랜지서터 영역 내에 차례로 적층된 질소가 풍부한 금속질화막 패턴 및 피모스 금속막 패턴을 형성하는 단계를 포함하되,
    상기 초기 금속질화막 패턴 및 상기 엔모스 금속막 패턴은 상기 엔모스 게이트 전극을 구성하고, 상기 질소가 풍부한 금속질화막 패턴 및 상기 피모스 금속막 패턴은 상기 피모스 게이트 전극을 구성하는 것을 특징으로 하는 듀얼 게이트 형성 방법.
  43. 엔모스 트랜지스터 영역 및 피모스 트랜지스터 영역을 갖는 반도체 기판을 준비하는 단계;
    상기 기판상에 몰드절연막을 형성하는 단계;
    상기 몰드 절연막을 패터닝하여 상기 엔모스 트랜지스터 영역의 소정 영역을 노출시키는 엔모스 게이트 홈 및 상기 피모스 트랜지스터 영역의 소정 영역을 노출시키는 피모스 게이트 홈을 형성하는 단계;
    상기 엔모스 및 피모스 게이트 홈 내부를 포함하는 반도체 기판 전면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 반응 물질로서 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 유도체를 도입하여 상기 엔모스 및 피모스 게이트 홈들의 내부를 채우도록 초기 금속질화막을 형성하는 단계;
    상기 초기 금속질화막을 평탄화하여 상기 엔모스 및 피모스 게이트 홈 내부에 각각 엔모스 게이트 전극 및 예비 피모스 게이트 전극을 형성하는 단계; 및
    상기 예비 피모스 게이트 전극 내부에 선택적으로 질소 이온을 주입하여 피모스 게이트 전극을 형성하는 단계를 포함하는 듀얼 게이트 형성 방법.
  44. 제43항에 있어서, 상기 탄탈륨 아민 유도체가 터셔리아밀이미도-트리스-디메틸아미도탄탈륨 (Ta(NC(CH3)2C2H5)(N(CH3)2 )3)인 것을 특징으로 하는 듀얼 게이트 형성 방법.
  45. 제43항에 있어서, 상기 탄탈륨 아민 유도체의 도입은 화학 기상 증착(CVD; chemical vapor deposition) 방식, 플라즈마 증대 화학 기상 증착(PECVD; plasma enhanced CVD) 방식, 원자층 적층(ALD; atomic layer deposition) 방식 및 라디칼 보조 원자층 적층(RAALD; radical assisted LAD) 방식중 어느 하나의 방식으로 수행되는 것을 특징으로 하는 듀얼 게이트 형성 방법.
  46. 제43항에 있어서, 상기 질소가 풍부한 금속질화막의 일함수가 상기 초기 금속질화막의 일함수 보다 큰 것을 특징으로 하는 듀얼 게이트 형성 방법.
  47. 제43항에 있어서, 상기 게이트 절연막은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 알루미늄 산화막(Al2O3), 이트륨 산화막(Y2O3) 및 란탈륨 산화막(La2O3)으로 이루어진 군에서 선택된 적어도 하나인 것을 특징으로 하는 듀얼 게이트 형성 방법.
  48. 삭제
  49. 제47항에 있어서, 상기 게이트 절연막을 형성하기 전에 상기 기판상에 콘포말한 실리케이트막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 듀얼 게이트 형성 방법.
  50. 제43항에 있어서, 상기 게이트 절연막은 열산화막으로 형성하되, 상기 열산화막은 상기 노출된 엔모스 및 피모스 트랜지스터 영역에 형성되는 것을 특징으로 하는 듀얼 게이트 형성 방법.
  51. 제43항에 있어서, 상기 반응 물질의 도입시에 반응가스로서 NH3, H2, N2, SiH4 및 Si2H6로 이루어진 군에서 선택된 적어도 하나의 물질을 더 도입하는 것을 특징으로 하는 듀얼 게이트 형성 방법.
  52. 제43항에 있어서, 상기 반응 물질의 도입시 조건은 100 내지 650℃의 온도 범위 및 0.01 내지 30 torr의 압력 범위인 것을 특징으로 하는 듀얼 게이트 형성 방법.
  53. 제43항에 있어서, 상기 초기 금속질화막의 형성후에 리모트 플라즈마 방식 또는 다이렉트 플라즈마 방식으로 활성화 시킨 NH3, H2, N2, SiH4 및 Si2H6로 이루어진 군에서 선택된 적어도 하나의 물질로 포스트 처리하는 것을 특징으로 하는 듀얼 게이트 형성 방법.
  54. 제43항에 있어서, 상기 피모스 게이트 전극을 형성하는 단계는,
    상기 질소 이온들이 주입된 예비 피모스 게이트 전극을 갖는 반도체 기판을 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 듀얼 게이트 형성 방법.
  55. 제43항에 있어서, 상기 피모스 게이트 전극을 형성한 후에,
    상기 노출된 게이트 절연막 및 상기 몰드절연막을 등방성 식각으로 제거하는 단계를 더 수행하는 것을 특징으로 하는 듀얼 게이트 형성 방법.
  56. 기판상에 반응 물질로서 화학식 Ta(NR1)(NR2R3)3(여기서 R1 , R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 유도체를 도입하여 탄탈륨 질화물을 포함하는 제1 전극을 형성하는 단계;
    상기 제1 전극층상에 유전층을 형성하는 단계;
    상기 유전층상에 제2 전극층을 형성하는 단계를 포함하는 커패시터 형성 방법.
  57. 제56항에 있어서, 상기 탄탈륨 아민 유도체가 터셔리아밀이미도-트리스-디메틸아미도탄탈륨 (Ta(NC(CH3)2C2H5)(N(CH3)2 )3)인 것을 특징으로 하는 커패시터 형성 방법.
  58. 제56항에 있어서, 상기 탄탈륨 아민 유도체의 도입은 화학 기상 증착(CVD; chemical vapor deposition) 방식, 플라즈마 증대 화학 기상 증착(PECVD; plasma enhanced CVD) 방식, 원자층 적층(ALD; atomic layer deposition) 방식 및 라디칼 보조 원자층 적층(RAALD; radical assisted LAD) 방식중 어느 하나의 방식으로 수행되는 것을 특징으로 하는 커패시터 형성 방법.
  59. 제56항에 있어서, 상기 탄탈륨 아민 유도체는 LDS(liquid delivery system) 및 Bubbler 중 어느 하나로 도입되는 것을 특징으로 하는 커패시터 형성 방법.
  60. 제56항에 있어서, 상기 제1 전극층의 형성을 위한 조건은 100 내지 650℃의 온도 범위 및 0.01 내지 30 torr의 압력 범위인 것을 특징으로 하는 커패시터 형성 방법.
  61. 제56항에 있어서, 상기 반응 물질의 도입시에 반응가스로서 NH3, H2, N2, SiH4 및 Si2H6로 이루어진 군에서 선택된 적어도 하나의 물질을 더 도입하는 것을 특징으로 하는 커패시터 형성 방법.
  62. 제56항에 있어서, 상기 제1 전극층의 형성후에 리모트 플라즈마 방식 또는 다이렉트 플라즈마 방식으로 활성화 시킨 NH3, H2, N2, SiH4 및 Si2H6로 이루어진 군에서 선택된 적어도 하나의 물질로 포스트 처리하는 것을 특징으로 하는 커패시터 형성 방법.
  63. 제56항에 있어서, 상기 유전층은 금속 산화층을 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  64. 제63항에 있어서, 상기 금속 산화층은 Ta2O5층, TiO2층, Al2O 3층, La2O3층, Y2O3층, ZrO2층, HfO2층, BaTiO3층, SrTiO3 층 및 이들의 복합층으로 이루어진 군에서 선택된 적어도 하나의 층인 것을 특징으로 하는 커패시터 형성 방법.
  65. 제56항에 있어서, 상기 제2 전극층은 상기 제1 전극층과 동일한 방법에 의해 형성되는 탄탈륨 질화막을 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  66. 제56항에 있어서, 상기 제2 전극층은 폴리 실리콘 박막, Ru 박막, Pt 박막, Ir 박막, TiN 박막, TaN 박막 및 WN 박막 중 어느 하나를 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  67. 제56항에 있어서, 상기 제2 전극층상에 캡핑층으로서 TaN 박막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  68. 기판상에 제1 전극층을 형성하는 단계;
    상기 제1 전극층상에 유전층을 형성하는 단계; 및
    상기 유전층상에 반응 물질로서 화학식 Ta(NR1)(NR2R3)3(여기서 R1, R2 R3는 H 또는 C1-C6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 유도체를 도입하여 탄탈륨 질화물을 포함하는 제2 전극층을 형성하는 단계를 포함하는 커패시터 형성 방법.
  69. 제68항에 있어서, 상기 탄탈륨 아민 유도체가 터셔리아밀이미도-트리스-디메틸아미도탄탈륨 (Ta(NC(CH3)2C2H5)(N(CH3)2 )3)인 것을 특징으로 하는 커패시터 형성 방법.
  70. 제68항에 있어서, 상기 탄탈륨 아민 유도체의 도입은 화학 기상 증착(CVD; chemical vapor deposition) 방식, 플라즈마 증대 화학 기상 증착(PECVD; plasma enhanced CVD) 방식, 원자층 적층(ALD; atomic layer deposition) 방식 및 라디칼 보조 원자층 적층(RAALD; radical assisted LAD) 방식중 어느 하나의 방식으로 수행되는 것을 특징으로 하는 커패시터 형성 방법.
  71. 제68항에 있어서, 상기 탄탈륨 아민 유도체는 LDS(liquid delivery system) 및 Bubbler 중 어느 하나로 도입되는 것을 특징으로 하는 커패시터 형성 방법.
  72. 제68항에 있어서, 상기 제1 전극층의 형성을 위한 조건은 100 내지 650℃의 온도 범위 및 0.01 내지 30 torr의 압력 범위인 것을 특징으로 하는 커패시터 형성 방법.
  73. 제68항에 있어서, 상기 반응 물질의 도입시에 반응가스로서 NH3, H2, N2, SiH4 및 Si2H6로 이루어진 군에서 선택된 적어도 하나의 물질을 더 도입하는 것을 특징으로 하는 커패시터 형성 방법.
  74. 제68항에 있어서, 상기 초기 금속질화막의 형성후에 리모트 플라즈마 방식 또는 다이렉트 플라즈마 방식으로 활성화 시킨 NH3, H2, N2, SiH4 및 Si2H6로 이루어진 군에서 선택된 적어도 하나의 물질로 포스트 처리하는 것을 특징으로 하는 커패시터 형성 방법.
  75. 제68항에 있어서, 상기 유전층은 금속 산화층을 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  76. 제75항에 있어서, 상기 금속 산화층은 Ta2O5층, TiO2층, Al2O 3층, La2O3층, Y2O3층, ZrO2층, HfO2층, BaTiO3층, SrTiO3 층 및 이들의 복합층으로 이루어진 군에서 선택된 적어도 하나의 층인 것을 특징으로 하는 커패시터 형성 방법.
  77. 제68항에 있어서, 상기 제1 전극층은 상기 제2 전극층과 동일한 방법에 의해 형성되는 탄탈륨 질화막을 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  78. 제68항에 있어서, 상기 제1 전극층은 폴리 실리콘 박막, Ru 박막, Pt 박막, Ir 박막, TiN 박막, TaN 박막 및 WN 박막 중 어느 하나를 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  79. 제68항에 있어서, 상기 제2 전극층상에 캡핑층으로서 TaN 박막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 형성 방법.
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