JPH07202184A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07202184A JPH07202184A JP5336044A JP33604493A JPH07202184A JP H07202184 A JPH07202184 A JP H07202184A JP 5336044 A JP5336044 A JP 5336044A JP 33604493 A JP33604493 A JP 33604493A JP H07202184 A JPH07202184 A JP H07202184A
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- film
- gate
- oxide film
- polysilicon
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Abstract
(57)【要約】
【目的】 ＭＯＳ型電界効果トランジスタおよびその製
造方法に関し，ゲート電極のシート抵抗値を下げ，動作
速度を高速化できるようにする。 【構成】 ソース領域２およびドレイン領域３を有し，
ソース領域２およびドレイン領域３間のチャネル領域上
にゲート酸化膜４を介して第１ゲート電極５が形成され
ている。この第１ゲート電極５の側壁に，頭頂部を残し
てサイドウォール６ａ，６ｂが形成されている。第１ゲ
ート電極５の頭頂部を第２ゲート電極７が被覆してい
る。
造方法に関し，ゲート電極のシート抵抗値を下げ，動作
速度を高速化できるようにする。 【構成】 ソース領域２およびドレイン領域３を有し，
ソース領域２およびドレイン領域３間のチャネル領域上
にゲート酸化膜４を介して第１ゲート電極５が形成され
ている。この第１ゲート電極５の側壁に，頭頂部を残し
てサイドウォール６ａ，６ｂが形成されている。第１ゲ
ート電極５の頭頂部を第２ゲート電極７が被覆してい
る。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置およびその
製造方法，特にＭＯＳ型電界効果トランジスタおよびそ
の製造方法に関する。
製造方法，特にＭＯＳ型電界効果トランジスタおよびそ
の製造方法に関する。
【０００２】近年，半導体デバイス，特にトランジスタ
の動作速度の向上に対する要求は留まるところを知らな
い。今まで高速トランジスタの代名詞ともなっていたバ
イポーラトランジスタは，発熱量が大きいために高集積
化することが困難になりつつある。そこで，消費電力が
少なく発熱量が小さなＣＭＯＳトランジスタによって，
高速化と高集積化とを両立させることが求められてい
る。
の動作速度の向上に対する要求は留まるところを知らな
い。今まで高速トランジスタの代名詞ともなっていたバ
イポーラトランジスタは，発熱量が大きいために高集積
化することが困難になりつつある。そこで，消費電力が
少なく発熱量が小さなＣＭＯＳトランジスタによって，
高速化と高集積化とを両立させることが求められてい
る。
【０００３】
【従来の技術】図１２は，通常のＭＯＳＦＥＴ（電界効
果トランジスタ）構造を示す図である。
果トランジスタ）構造を示す図である。
【０００４】図中，４１はフィールド酸化膜，４２はソ
ース領域，４３はドレイン領域，４４はゲート酸化膜，
４５はゲート電極，４６はサイドウォールである。図１
２に示す通常のＭＯＳＦＥＴ構造では，ゲート電極４５
の両側に酸化膜によってサイドウォール４６ａ，４６ｂ
が形成されている。サイドウォール４６ａ，４６ｂは，
素子の微細化に伴って生じる短チャネル効果を抑制する
ためのＬＤＤ（ Lightly Dopede Drain ) 構造を形成す
るために用いられる。すなわち，ゲート電極４５をパタ
ーニングした後，ゲート電極４５をマスクとしてドーパ
ントをイオン注入して低濃度のソース／ドレイン領域を
形成する。その後，ゲート電極４５の両側に酸化膜によ
ってサイドウォール４６ａ，４６ｂを形成した後，ゲー
ト電極４５およびサイドウォール４６ａ，４６ｂをマス
クとしてドーパントをイオン注入して高濃度のソース／
ドレイン領域を形成する。このようにして，ＬＤＤ構造
が形成される。
ース領域，４３はドレイン領域，４４はゲート酸化膜，
４５はゲート電極，４６はサイドウォールである。図１
２に示す通常のＭＯＳＦＥＴ構造では，ゲート電極４５
の両側に酸化膜によってサイドウォール４６ａ，４６ｂ
が形成されている。サイドウォール４６ａ，４６ｂは，
素子の微細化に伴って生じる短チャネル効果を抑制する
ためのＬＤＤ（ Lightly Dopede Drain ) 構造を形成す
るために用いられる。すなわち，ゲート電極４５をパタ
ーニングした後，ゲート電極４５をマスクとしてドーパ
ントをイオン注入して低濃度のソース／ドレイン領域を
形成する。その後，ゲート電極４５の両側に酸化膜によ
ってサイドウォール４６ａ，４６ｂを形成した後，ゲー
ト電極４５およびサイドウォール４６ａ，４６ｂをマス
クとしてドーパントをイオン注入して高濃度のソース／
ドレイン領域を形成する。このようにして，ＬＤＤ構造
が形成される。
【０００５】今までのＣＭＯＳトランジスタの高速化
は，主に素子の微細化によってなされてきたが，素子の
微細化が進むにつれて，ゲート長が短くなり，その結果
ゲート電極の抵抗値が増大し，動作速度の高速化を妨げ
る要因となってきた。そこで，ゲート電極の抵抗値を下
げるために，ポリサイドゲート電極等が用いられるよう
になってきたが，近年，素子の微細化によりゲートのサ
イズが細くなるにつれて，ポリサイドゲート電極上のシ
リサイドのシート抵抗値が上昇する等の問題点が顕在化
してきた。
は，主に素子の微細化によってなされてきたが，素子の
微細化が進むにつれて，ゲート長が短くなり，その結果
ゲート電極の抵抗値が増大し，動作速度の高速化を妨げ
る要因となってきた。そこで，ゲート電極の抵抗値を下
げるために，ポリサイドゲート電極等が用いられるよう
になってきたが，近年，素子の微細化によりゲートのサ
イズが細くなるにつれて，ポリサイドゲート電極上のシ
リサイドのシート抵抗値が上昇する等の問題点が顕在化
してきた。
【０００６】しかしながら，依然として，ゲート電極の
形状には変化がなかった。ただし，図１３に示すelevat
ed-source/drain ＭＯＳＦＥＴは，図１２に示した通常
のＭＯＳＦＥＴ構造とは異なる構造をしている。
形状には変化がなかった。ただし，図１３に示すelevat
ed-source/drain ＭＯＳＦＥＴは，図１２に示した通常
のＭＯＳＦＥＴ構造とは異なる構造をしている。
【０００７】図１３において，５１はフィールド酸化
膜，５２はソース領域，５３はドレイン領域，５４はゲ
ート酸化膜，５５はゲート電極である。図１３に示すel
evated-source/drain ＭＯＳＦＥＴは，図１２に示した
通常のＭＯＳＦＥＴ構造とは異なり，出来上がったゲー
ト電極は，ゲートのサイズよりもゲート電極の面積が大
きくなっており，その形状もＴ字型に近くゲート電極の
抵抗値の低下も期待できるが，ＲＩＥ（ Reactive Ion
Etching ) で開口したシリコン基板面にゲート酸化膜を
形成するため，ＲＩＥ損傷によるゲート酸化膜の信頼性
の低下が懸念されており，実用化に至っていない。
膜，５２はソース領域，５３はドレイン領域，５４はゲ
ート酸化膜，５５はゲート電極である。図１３に示すel
evated-source/drain ＭＯＳＦＥＴは，図１２に示した
通常のＭＯＳＦＥＴ構造とは異なり，出来上がったゲー
ト電極は，ゲートのサイズよりもゲート電極の面積が大
きくなっており，その形状もＴ字型に近くゲート電極の
抵抗値の低下も期待できるが，ＲＩＥ（ Reactive Ion
Etching ) で開口したシリコン基板面にゲート酸化膜を
形成するため，ＲＩＥ損傷によるゲート酸化膜の信頼性
の低下が懸念されており，実用化に至っていない。
【０００８】
【発明が解決しようとする課題】以上述べたように，図
１２に示した通常のＭＯＳＦＥＴ構造では，ゲート電極
の形状が変わらないとすると，ＭＯＳトランジスタのゲ
ートサイズが小さくなるにつれて，ゲート電極の抵抗値
が大きくなってしまう。
１２に示した通常のＭＯＳＦＥＴ構造では，ゲート電極
の形状が変わらないとすると，ＭＯＳトランジスタのゲ
ートサイズが小さくなるにつれて，ゲート電極の抵抗値
が大きくなってしまう。
【０００９】さらに，微細なポリサイドゲート電極上の
シリサイドのシート抵抗値の上昇効果（１μｍ以下で徐
々に顕在化し，サブクォーターミクロン領域ではバルク
のシート抵抗値の数倍にもなる）も相まってＭＯＳＦＥ
Ｔの動作速度の向上を阻害する要因の一つとなってい
た。
シリサイドのシート抵抗値の上昇効果（１μｍ以下で徐
々に顕在化し，サブクォーターミクロン領域ではバルク
のシート抵抗値の数倍にもなる）も相まってＭＯＳＦＥ
Ｔの動作速度の向上を阻害する要因の一つとなってい
た。
【００１０】本発明は，上記の問題点を解決して，ゲー
ト電極のシート抵抗値を下げ，動作速度を高速化できる
ようにした，半導体装置およびその製造方法，特にＭＯ
Ｓ型電界効果トランジスタおよびその製造方法を提供す
ることを目的とする。
ト電極のシート抵抗値を下げ，動作速度を高速化できる
ようにした，半導体装置およびその製造方法，特にＭＯ
Ｓ型電界効果トランジスタおよびその製造方法を提供す
ることを目的とする。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明に係る半導体装置およびその製造方法は，
次のように構成する。
めに，本発明に係る半導体装置およびその製造方法は，
次のように構成する。
【００１２】（１）ソース領域およびドレイン領域を有
し，該ソース領域およびドレイン領域間のチャネル領域
上にゲート絶縁膜を介してゲート電極が形成されたＭＯ
Ｓ型電界効果トランジスタであって，ゲート絶縁膜上に
形成された第１のゲート電極と，該第１のゲート電極の
側壁を頭頂部を残して被覆するサイドウォールと，前記
第１のゲート電極の頭頂部を被覆する第２のゲート電極
とを含むように構成する。
し，該ソース領域およびドレイン領域間のチャネル領域
上にゲート絶縁膜を介してゲート電極が形成されたＭＯ
Ｓ型電界効果トランジスタであって，ゲート絶縁膜上に
形成された第１のゲート電極と，該第１のゲート電極の
側壁を頭頂部を残して被覆するサイドウォールと，前記
第１のゲート電極の頭頂部を被覆する第２のゲート電極
とを含むように構成する。
【００１３】（２）前記（１）において，第１のゲート
電極がシリコンを含む膜で形成されており，第２のゲー
ト電極はポリシリコンを含む膜，またはＳｉＧｅ膜で形
成されており，シリサイド化されているように構成す
る。
電極がシリコンを含む膜で形成されており，第２のゲー
ト電極はポリシリコンを含む膜，またはＳｉＧｅ膜で形
成されており，シリサイド化されているように構成す
る。
【００１４】（３）ソース領域およびドレイン領域を有
し，該ソース領域およびドレイン領域間のチャネル領域
上にゲート絶縁膜を介してゲート電極が形成されたＭＯ
Ｓ型電界効果トランジスタの製造方法であって，シリコ
ン基板の表面に第１のフィールド酸化膜を形成して素子
形成領域を画定する工程と，表面にシリコン膜をエピタ
キシャル成長させる工程と，第１のフィールド酸化膜上
のエピタキシャルシリコン膜を酸化して第２のフィール
ド酸化膜を形成する工程と，第２のフィールド酸化膜に
より画定されたエピタキシャルシリコン膜上にゲート酸
化膜を形成する工程と，該ゲート酸化膜上にポリシリコ
ン層を堆積する工程と，該ポリシリコン層にドーパント
をドープする工程と，ゲート酸化膜およびポリシリコン
層から成る積層体をパターニングして第１のゲート電極
を形成する工程と，該第１のゲート電極の側壁を頭頂部
を残して被覆するサイドウォール酸化膜を形成する工程
と，第１のゲート電極の頭頂部の表面，並びに，エピタ
キシャルシリコン膜の表面およびポリシリコン膜の表面
に，半導体材料の膜を堆積して，第１のゲート電極の頭
頂部に第２のゲート電極を形成する工程と，該第２のゲ
ート電極，並びに，エピタキシャルシリコン膜の表面お
よびポリシリコン膜の表面に堆積された半導体材料の膜
にドーパントをドープして，ソース領域およびドレイン
領域を形成する工程とを含むことを特徴とする半導体装
置の製造方法。
し，該ソース領域およびドレイン領域間のチャネル領域
上にゲート絶縁膜を介してゲート電極が形成されたＭＯ
Ｓ型電界効果トランジスタの製造方法であって，シリコ
ン基板の表面に第１のフィールド酸化膜を形成して素子
形成領域を画定する工程と，表面にシリコン膜をエピタ
キシャル成長させる工程と，第１のフィールド酸化膜上
のエピタキシャルシリコン膜を酸化して第２のフィール
ド酸化膜を形成する工程と，第２のフィールド酸化膜に
より画定されたエピタキシャルシリコン膜上にゲート酸
化膜を形成する工程と，該ゲート酸化膜上にポリシリコ
ン層を堆積する工程と，該ポリシリコン層にドーパント
をドープする工程と，ゲート酸化膜およびポリシリコン
層から成る積層体をパターニングして第１のゲート電極
を形成する工程と，該第１のゲート電極の側壁を頭頂部
を残して被覆するサイドウォール酸化膜を形成する工程
と，第１のゲート電極の頭頂部の表面，並びに，エピタ
キシャルシリコン膜の表面およびポリシリコン膜の表面
に，半導体材料の膜を堆積して，第１のゲート電極の頭
頂部に第２のゲート電極を形成する工程と，該第２のゲ
ート電極，並びに，エピタキシャルシリコン膜の表面お
よびポリシリコン膜の表面に堆積された半導体材料の膜
にドーパントをドープして，ソース領域およびドレイン
領域を形成する工程とを含むことを特徴とする半導体装
置の製造方法。
【００１５】（４）前記（３）において，第２のゲート
電極を形成する半導体材料，並びに，エピタキシャルシ
リコン膜の表面およびポリシリコン膜の表面に堆積する
半導体材料として，シリコンを含む膜またはＳｉＧｅ膜
を用い，該シリコンを含む膜またはＳｉＧｅ膜の表面を
シリサイド化するように構成する。
電極を形成する半導体材料，並びに，エピタキシャルシ
リコン膜の表面およびポリシリコン膜の表面に堆積する
半導体材料として，シリコンを含む膜またはＳｉＧｅ膜
を用い，該シリコンを含む膜またはＳｉＧｅ膜の表面を
シリサイド化するように構成する。
【００１６】図１は，本発明の基本構成を示す図であ
る。図中，１はフィールド酸化膜，２はソース領域，３
はドレイン領域，４はゲート酸化膜，５は第１ゲート電
極，６はサイドウォール，７は第２ゲート電極である。
る。図中，１はフィールド酸化膜，２はソース領域，３
はドレイン領域，４はゲート酸化膜，５は第１ゲート電
極，６はサイドウォール，７は第２ゲート電極である。
【００１７】
【作用】本発明では，今まで特に考慮されてこなかった
シリサイド化前のゲート電極を，その面積を大きくした
構造としているので，シリサイド化を行うことが容易に
なる。その結果，微細なゲートサイズのゲート電極のシ
リサイド化時におけるシート抵抗値の上昇効果を抑制す
ることが可能になるので，ゲート電極の抵抗値を低下さ
せることが可能になり，ＭＯＳＦＥＴの動作速度の向上
が実現する。
シリサイド化前のゲート電極を，その面積を大きくした
構造としているので，シリサイド化を行うことが容易に
なる。その結果，微細なゲートサイズのゲート電極のシ
リサイド化時におけるシート抵抗値の上昇効果を抑制す
ることが可能になるので，ゲート電極の抵抗値を低下さ
せることが可能になり，ＭＯＳＦＥＴの動作速度の向上
が実現する。
【００１８】本発明に係るＭＯＳＦＥＴは，図１に示す
ように，ゲート酸化膜４上に形成された第１ゲート電極
５と，この第１ゲート電極５の側壁を頭頂部を残して被
覆するサイドウォール６ａ，６ｂと，第１ゲート電極５
の頭頂部を被覆する第２ゲート電極７とから構成されて
いる。
ように，ゲート酸化膜４上に形成された第１ゲート電極
５と，この第１ゲート電極５の側壁を頭頂部を残して被
覆するサイドウォール６ａ，６ｂと，第１ゲート電極５
の頭頂部を被覆する第２ゲート電極７とから構成されて
いる。
【００１９】すなわち，本発明に係るＭＯＳＦＥＴで
は，ゲート電極の形成を２段階に分けて選択的手法を用
いることにより，図１２に示した通常のＭＯＳＦＥＴ構
造のゲート電極に比べて，ゲート電極の面積が大きくな
るようにしている。この結果，ゲートのサイズは変化さ
せずに，ゲート電極の面積を増大させることが可能にな
るので，ゲート電極の抵抗値を低下させることが可能に
なり，信号遅延時間を減少させることができるので，動
作速度の向上が実現する。
は，ゲート電極の形成を２段階に分けて選択的手法を用
いることにより，図１２に示した通常のＭＯＳＦＥＴ構
造のゲート電極に比べて，ゲート電極の面積が大きくな
るようにしている。この結果，ゲートのサイズは変化さ
せずに，ゲート電極の面積を増大させることが可能にな
るので，ゲート電極の抵抗値を低下させることが可能に
なり，信号遅延時間を減少させることができるので，動
作速度の向上が実現する。
【００２０】なお，図１に示す構造から分かるように，
本発明に係るＭＯＳＦＥＴは，図１３に示したelevated
-source/drain ＭＯＳＦＥＴとは異なるものである。ま
た，ゲート電極の形成方法も全く異なる。
本発明に係るＭＯＳＦＥＴは，図１３に示したelevated
-source/drain ＭＯＳＦＥＴとは異なるものである。ま
た，ゲート電極の形成方法も全く異なる。
【００２１】
【実施例】図２は，本発明の一実施例構成を示す図であ
る。図中，１１は第１フィールド酸化膜，１２は第２フ
ィールド酸化膜，１３はソース領域，１４はドレイン領
域，１５はゲート酸化膜，１６は第１ゲート電極，１７
はサイドウォール，１８は第２ゲート電極，１９はシリ
サイドである。
る。図中，１１は第１フィールド酸化膜，１２は第２フ
ィールド酸化膜，１３はソース領域，１４はドレイン領
域，１５はゲート酸化膜，１６は第１ゲート電極，１７
はサイドウォール，１８は第２ゲート電極，１９はシリ
サイドである。
【００２２】図２に示す本発明に係るＭＯＳＦＥＴは，
ゲート酸化膜１５上に形成されたポリシリコンから成る
第１ゲート電極１６と，この第１ゲート電極１６の側壁
を頭頂部を残して被覆するシリコン酸化膜から成るサイ
ドウォール１７ａ，１７ｂと，第１ゲート電極１６の頭
頂部を被覆するポリＳｉＧｅから成る第２ゲート電極１
８とから構成されている。そして，第２ゲート電極１８
の表面，並びに，ソース領域１３の表面およびドレイン
領域１４の表面はシリサイド化されている。
ゲート酸化膜１５上に形成されたポリシリコンから成る
第１ゲート電極１６と，この第１ゲート電極１６の側壁
を頭頂部を残して被覆するシリコン酸化膜から成るサイ
ドウォール１７ａ，１７ｂと，第１ゲート電極１６の頭
頂部を被覆するポリＳｉＧｅから成る第２ゲート電極１
８とから構成されている。そして，第２ゲート電極１８
の表面，並びに，ソース領域１３の表面およびドレイン
領域１４の表面はシリサイド化されている。
【００２３】次に，図２に示す本発明に係るＭＯＳＦＥ
Ｔを製造方法を，図３〜図１１を用いて工程順に説明す
る。以下では，ＰチャネルＭＯＳＦＥＴの場合について
説明するが，ＮチャネルＭＯＳＦＥＴも，ドーパントに
逆導電型のものを用いるだけで同様にして製造すること
ができる。
Ｔを製造方法を，図３〜図１１を用いて工程順に説明す
る。以下では，ＰチャネルＭＯＳＦＥＴの場合について
説明するが，ＮチャネルＭＯＳＦＥＴも，ドーパントに
逆導電型のものを用いるだけで同様にして製造すること
ができる。
【００２４】［工程１，図３］ｎ型シリコン基板２１の
表面にＬＯＣＯＳ法により，例えば厚さ３０００Åの第
１フィールド酸化膜２２ａ，２２ｂを形成して，素子形
成領域を画定する。
表面にＬＯＣＯＳ法により，例えば厚さ３０００Åの第
１フィールド酸化膜２２ａ，２２ｂを形成して，素子形
成領域を画定する。
【００２５】全面に，Ａｓ+ イオンをイオン注入してパ
ンチスルーストッパーを形成する。 ［工程２，図４］全面に，ノンドープのシリコン膜２３
を，例えば厚さ５００Åにエピタキシャル成長させる。
第１フィールド酸化膜２２ａ，２２ｂ上の部分は，ポリ
シリコン膜となる。
ンチスルーストッパーを形成する。 ［工程２，図４］全面に，ノンドープのシリコン膜２３
を，例えば厚さ５００Åにエピタキシャル成長させる。
第１フィールド酸化膜２２ａ，２２ｂ上の部分は，ポリ
シリコン膜となる。
【００２６】［工程３，図５］第１フィールド酸化膜２
２ａ，２２ｂ上のポリシリコン膜２３にＬＯＣＯＳ法を
適用して，第２フィールド酸化膜２４ａ，２４ｂを形成
する。これは，隣接する素子との導通を防止するために
行う。
２ａ，２２ｂ上のポリシリコン膜２３にＬＯＣＯＳ法を
適用して，第２フィールド酸化膜２４ａ，２４ｂを形成
する。これは，隣接する素子との導通を防止するために
行う。
【００２７】［工程４，図６］エピタキシャルシリコン
膜２３上にゲート酸化膜２４を形成する。全面に，ポリ
シリコン層２５を成長させる。
膜２３上にゲート酸化膜２４を形成する。全面に，ポリ
シリコン層２５を成長させる。
【００２８】全面に，ＢＦ2 + イオンをイオン注入して
ポリシリコン層２５の抵抗値を下げる。フォトリソグラ
フィ技術およびエッチング技術によって，ポリシリコン
ゲート電極２５を，例えばゲート長０．１μｍにパター
ニングする。このポリシリコンゲート電極２５が第１ゲ
ート電極と成る。
ポリシリコン層２５の抵抗値を下げる。フォトリソグラ
フィ技術およびエッチング技術によって，ポリシリコン
ゲート電極２５を，例えばゲート長０．１μｍにパター
ニングする。このポリシリコンゲート電極２５が第１ゲ
ート電極と成る。
【００２９】［工程５，図７］全面に，ＣＶＤ法によ
り，シリコン酸化膜を堆積する。堆積したシリコン酸化
膜に対して，異方性エッチングを施して，第１ゲート電
極２５の側壁に，その頭頂部を残してサイドウォール酸
化膜２６ａ，２６ｂを形成する。
り，シリコン酸化膜を堆積する。堆積したシリコン酸化
膜に対して，異方性エッチングを施して，第１ゲート電
極２５の側壁に，その頭頂部を残してサイドウォール酸
化膜２６ａ，２６ｂを形成する。
【００３０】［工程６，図８］第１ゲート電極２５の頭
頂部の表面，およびエピタキシャルシリコン膜２３の表
面に，例えば厚さ５００ÅのポリＳｉＧｅ膜２７ａ，２
７ｂ，２７ｃを選択成長させる。
頂部の表面，およびエピタキシャルシリコン膜２３の表
面に，例えば厚さ５００ÅのポリＳｉＧｅ膜２７ａ，２
７ｂ，２７ｃを選択成長させる。
【００３１】［工程７，図９］全面に，ＢＦ2 + イオン
をイオン注入して，第１ゲート電極２５の頭頂部の表面
に成長されたポリＳｉＧｅ膜２７ｂの抵抗値を下げると
共に，エピタキシャルシリコン膜２３上に成長されたポ
リＳｉＧｅ膜２７ａ，２７ｃにソース領域およびドレイ
ン領域を形成する。
をイオン注入して，第１ゲート電極２５の頭頂部の表面
に成長されたポリＳｉＧｅ膜２７ｂの抵抗値を下げると
共に，エピタキシャルシリコン膜２３上に成長されたポ
リＳｉＧｅ膜２７ａ，２７ｃにソース領域およびドレイ
ン領域を形成する。
【００３２】［工程８，図９，図１０］第１ゲート電極
２５の頭頂部の表面，およびエピタキシャルシリコン膜
２３の表面に成長されたポリＳｉＧｅ膜２７ａ，２７
ｂ，２７ｃをＴｉでシリサイド化して，Ｔｉシリサイド
２８ａ，２８ｂ，２８ｃを形成する。
２５の頭頂部の表面，およびエピタキシャルシリコン膜
２３の表面に成長されたポリＳｉＧｅ膜２７ａ，２７
ｂ，２７ｃをＴｉでシリサイド化して，Ｔｉシリサイド
２８ａ，２８ｂ，２８ｃを形成する。
【００３３】第１ゲート電極２５の頭頂部の表面に形成
されたＴｉシリサイド２８ｂが第２ゲート電極と成る。 ［工程９，図１１］全面に，ＣＶＤ−ＳｉＯ2 などから
成る層間絶縁膜２９を堆積した後，ソース領域を構成す
るＴｉシリサイド２８ａおよびドレイン領域を構成する
Ｔｉシリサイド２８ｃに到達する開口部を設け，アルミ
ニウム（Ａｌ）などから成るソース電極３０およびドレ
イン電極３１を形成する。
されたＴｉシリサイド２８ｂが第２ゲート電極と成る。 ［工程９，図１１］全面に，ＣＶＤ−ＳｉＯ2 などから
成る層間絶縁膜２９を堆積した後，ソース領域を構成す
るＴｉシリサイド２８ａおよびドレイン領域を構成する
Ｔｉシリサイド２８ｃに到達する開口部を設け，アルミ
ニウム（Ａｌ）などから成るソース電極３０およびドレ
イン電極３１を形成する。
【００３４】以上の各工程を経て，本発明に係るＭＯＳ
ＦＥＴが完成する。以上の製造方法では，ポリシリコン
から成る第１ゲート電極２５の頭頂部の表面，およびエ
ピタキシャルシリコン膜２３の表面およびポリシリコン
膜の表面にＳｉＧｅを成長させる例を示したが，ＳｉＧ
ｅに限らず，シリコンを用いても良いし，また，Ｍｏ，
Ｗ，Ｔｉなどの高融点金属を用いることもできる。さら
に，Ｔｉでシリサイド化する例を示したが，シリサイド
化は，Ｔｉの他にＭｏ，Ｗなどの高融点金属を用いるこ
とができる。
ＦＥＴが完成する。以上の製造方法では，ポリシリコン
から成る第１ゲート電極２５の頭頂部の表面，およびエ
ピタキシャルシリコン膜２３の表面およびポリシリコン
膜の表面にＳｉＧｅを成長させる例を示したが，ＳｉＧ
ｅに限らず，シリコンを用いても良いし，また，Ｍｏ，
Ｗ，Ｔｉなどの高融点金属を用いることもできる。さら
に，Ｔｉでシリサイド化する例を示したが，シリサイド
化は，Ｔｉの他にＭｏ，Ｗなどの高融点金属を用いるこ
とができる。
【００３５】
【発明の効果】本発明によれば，ＭＯＳ型電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）のゲート電極の抵抗値を，ゲ
ートサイズを変えることなく低減させることが可能にな
るので，素子の高集積化が可能になる。
ンジスタ（ＭＯＳＦＥＴ）のゲート電極の抵抗値を，ゲ
ートサイズを変えることなく低減させることが可能にな
るので，素子の高集積化が可能になる。
【００３６】また，ゲート電極の抵抗値を低減すること
ができる結果，信号遅延時間を減少させることができる
ようになり，ＭＯＳＦＥＴの動作速度を高速化すること
が可能になる。
ができる結果，信号遅延時間を減少させることができる
ようになり，ＭＯＳＦＥＴの動作速度を高速化すること
が可能になる。
【００３７】以上のように，本発明は，ＭＯＳ型半導体
装置の性能向上に寄与するところが大きい。
装置の性能向上に寄与するところが大きい。
【図１】本発明の基本構成を示す図である。
【図２】本発明の一実施例構成を示す図である。
【図３】本発明の製造方法の工程１を示す図である。
【図４】本発明の製造方法の工程２を示す図である。
【図５】本発明の製造方法の工程３を示す図である。
【図６】本発明の製造方法の工程４を示す図である。
【図７】本発明の製造方法の工程５を示す図である。
【図８】本発明の製造方法の工程６を示す図である。
【図９】本発明の製造方法の工程７を示す図である。
【図１０】本発明の製造方法の工程８を示す図である。
【図１１】本発明の製造方法の工程９を示す図である。
【図１２】通常のＭＯＳＦＥＴ構造を示す図である。
【図１３】提案されているＭＯＳＦＥＴ構造を示す図で
ある。
ある。
１ フィールド酸化膜 ２ ソース領域 ３ ドレイン領域 ４ ゲート酸化膜 ５ 第１ゲート電極 ６ サイドウォール ７ 第２ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｐ
Claims (4)
- 【請求項１】 ソース領域およびドレイン領域を有し，
該ソース領域およびドレイン領域間のチャネル領域上に
ゲート絶縁膜を介してゲート電極が形成されたＭＯＳ型
電界効果トランジスタであって，ゲート絶縁膜上に形成
された第１のゲート電極と，該第１のゲート電極の側壁
を頭頂部を残して被覆するサイドウォールと，前記第１
のゲート電極の頭頂部を被覆する第２のゲート電極とを
含むことを特徴とする半導体装置。 - 【請求項２】 請求項１において，第１のゲート電極が
シリコンを含む膜で形成されており，第２のゲート電極
はポリシリコンを含む膜，またはＳｉＧｅ膜で形成され
ており，シリサイド化されていることを特徴とする半導
体装置。 - 【請求項３】 ソース領域およびドレイン領域を有し，
該ソース領域およびドレイン領域間のチャネル領域上に
ゲート絶縁膜を介してゲート電極が形成されたＭＯＳ型
電界効果トランジスタの製造方法であって，シリコン基
板の表面に第１のフィールド酸化膜を形成して素子形成
領域を画定する工程と，表面にシリコン膜をエピタキシ
ャル成長させる工程と，第１のフィールド酸化膜上のエ
ピタキシャルシリコン膜を酸化して第２のフィールド酸
化膜を形成する工程と，第２のフィールド酸化膜により
画定されたエピタキシャルシリコン膜上にゲート酸化膜
を形成する工程と，該ゲート酸化膜上にポリシリコン層
を堆積する工程と，該ポリシリコン層にドーパントをド
ープする工程と，ゲート酸化膜およびポリシリコン層か
ら成る積層体をパターニングして第１のゲート電極を形
成する工程と，該第１のゲート電極の側壁を頭頂部を残
して被覆するサイドウォール酸化膜を形成する工程と，
第１のゲート電極の頭頂部の表面，並びに，エピタキシ
ャルシリコン膜の表面およびポリシリコン膜の表面に，
半導体材料の膜を堆積して，第１のゲート電極の頭頂部
に第２のゲート電極を形成する工程と，該第２のゲート
電極，並びに，エピタキシャルシリコン膜の表面および
ポリシリコン膜の表面に堆積された半導体材料の膜にド
ーパントをドープして，ソース領域およびドレイン領域
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項４】 請求項３において，第２のゲート電極を
形成する半導体材料，並びに，エピタキシャルシリコン
膜の表面およびポリシリコン膜の表面に堆積する半導体
材料として，シリコンを含む膜またはＳｉＧｅ膜を用
い，該シリコンを含む膜またはＳｉＧｅ膜の表面をシリ
サイド化することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33604493A JP3308082B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33604493A JP3308082B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202184A true JPH07202184A (ja) | 1995-08-04 |
| JP3308082B2 JP3308082B2 (ja) | 2002-07-29 |
Family
ID=18295126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33604493A Expired - Fee Related JP3308082B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3308082B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030003379A (ko) * | 2001-06-30 | 2003-01-10 | 주식회사 하이닉스반도체 | Ｍｏｓｆｅｔ 제조방법 |
| KR100412194B1 (ko) * | 2001-12-20 | 2003-12-24 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100475034B1 (ko) * | 1998-06-08 | 2005-05-27 | 삼성전자주식회사 | 엘리베이티드소오스/드레인영역을갖는모스트랜지스터및그제조방법 |
| US7129564B2 (en) | 2003-05-06 | 2006-10-31 | International Business Machines Corporation | Structure and method of forming a notched gate field effect transistor |
| JP2007306016A (ja) * | 2007-06-19 | 2007-11-22 | Texas Instr Japan Ltd | 半導体装置の製造方法 |
-
1993
- 1993-12-28 JP JP33604493A patent/JP3308082B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475034B1 (ko) * | 1998-06-08 | 2005-05-27 | 삼성전자주식회사 | 엘리베이티드소오스/드레인영역을갖는모스트랜지스터및그제조방법 |
| KR20030003379A (ko) * | 2001-06-30 | 2003-01-10 | 주식회사 하이닉스반도체 | Ｍｏｓｆｅｔ 제조방법 |
| KR100412194B1 (ko) * | 2001-12-20 | 2003-12-24 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US7129564B2 (en) | 2003-05-06 | 2006-10-31 | International Business Machines Corporation | Structure and method of forming a notched gate field effect transistor |
| JP2007306016A (ja) * | 2007-06-19 | 2007-11-22 | Texas Instr Japan Ltd | 半導体装置の製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3308082B2 (ja) | 2002-07-29 |
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