CN106558588A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN106558588A
CN106558588A CN201610686046.2A CN201610686046A CN106558588A CN 106558588 A CN106558588 A CN 106558588A CN 201610686046 A CN201610686046 A CN 201610686046A CN 106558588 A CN106558588 A CN 106558588A
Authority
CN
China
Prior art keywords
film
dielectric film
gate electrode
fin
isolating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610686046.2A
Other languages
English (en)
Other versions
CN106558588B (zh
Inventor
竹内阳介
佃荣次
园田贤郎
园田贤一郎
津田是文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN106558588A publication Critical patent/CN106558588A/zh
Application granted granted Critical
Publication of CN106558588B publication Critical patent/CN106558588B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7857—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET of the accumulation type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7856—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with an non-uniform gate, e.g. varying doping structure, shape or composition on different sides of the fin, or different gate insulator thickness or composition on opposing fin sides

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供一种半导体装置，用于提高半导体装置的性能，具有半导体基板、形成于半导体基板的上表面的元件隔离膜以及鳍片，该鳍片是半导体基板的一部分，贯通元件隔离膜而沿与半导体基板的上表面垂直的方向突出，具有在上表面的第一方向上彼此相对的侧面和将相对的侧面连结的主面，并沿与第一方向正交的第二方向延伸。还具有：控制栅电极，隔着栅极绝缘膜而配置在侧面上，并沿第一方向延伸；以及存储栅电极，隔着包含电荷蓄积层的栅极绝缘膜而配置在侧面上，并沿第一方向延伸。并且，在与上表面正交的方向上，存储栅电极与侧面重叠的重叠长度比控制栅电极与侧面重叠的重叠长度小。

Description

半导体装置
技术领域
本发明涉及一种半导体装置，例如能够适当地应用于具有非易失性存储器的半导体装置。
背景技术
作为可电写入、电擦除的非易失性存储器，广泛使用EEPROM(ElectricallyErasable and Programmable Read Only Memory：电可擦除可编程只读存储器)。现在广泛使用的闪存器所代表的这些存储装置在MISFET的栅电极下具有被氧化膜包围的导电性的浮置栅电极或者陷阱性绝缘膜，将浮置栅极或者陷阱性绝缘膜中的电荷蓄积状态作为存储信息，将其作为晶体管的阈值而进行读取。该陷阱性绝缘膜是指能够蓄积电荷的绝缘膜，作为一例，举出氮化硅膜等。通过向这样的电荷蓄积区域注入、放出电荷，使MISFET的阈值改变，作为存储元件而动作。作为该闪存器，存在使用MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor，金属氧化物氮氧化物半导体)膜的分离栅极型单元。在所涉及的存储器中，使用氮化硅膜来作为电荷蓄积区域，从而与导电性的浮置栅极膜相比，由于离散地蓄积电荷而在数据保持的可靠性方面优异，并且，由于在数据保持的可靠性方面优异，因此具有能够对氮化硅膜上下的氧化膜进行薄膜化，能够实现写入、擦除动作的低电压化等优点。
并且，分离栅极型存储单元具有在半导体基板上隔着第一栅极绝缘膜而形成的控制栅电极(选择栅电极)和在半导体基板上隔着包括电荷蓄积区域的第二栅极绝缘膜而形成的存储栅电极。进而，分离栅极型存储单元具有以夹着控制栅电极以及存储栅电极的方式形成于半导体基板的表面的一对半导体区域(源极区域以及漏极区域)，电荷蓄积区域设置于第二栅极绝缘膜。
并且，在日本特开2006-41354号公报(专利文献1)中公开了一种分离栅极型存储单元，该分离栅极型存储单元在半导体基板的表面形成凸型形状的活性区域，以跨越该凸型的活性区域的方式配置控制栅电极以及存储栅电极。并且，数据的写入是利用将在半导体基板内产生的热电子注入到电荷蓄积区域内的源极侧注入(Source side injection:SSI)写入方式而进行的，数据的擦除是利用将通过能带间隧道现象而在半导体基板内产生的空穴注入到电荷蓄积区域内的热空穴(Band-To-Band Tunneling：BTBT，带间隧穿)擦除方式而进行的。
现有技术文献
专利文献
专利文献1：日本特开2006-41354号公报
发明内容
本申请发明人在开发下一代的非易失性存储单元时，研究了一种鳍片型非易失性存储单元，该鳍片型非易失性存储单元具有以跨越在半导体基板的表面形成的凸型形状的活性区域(称为“鳍片”)的方式配置的控制栅电极和存储栅电极。
从半导体基板的表面突出的鳍片的周围被形成于半导体基板的表面的元件隔离膜覆盖，鳍片从元件隔离膜突出。鳍片是长方体的突出部，在半导体基板主面的第一方向上具有宽度，沿与第一方向正交的第二方向延伸，并具有主面(上表面)和侧面。控制栅电极沿第一方向延伸，隔着第一栅极绝缘膜沿鳍片的主面以及侧面形成，并在鳍片的周围的元件隔离膜上延伸。并且，存储栅电极与控制栅电极相邻地配置，隔着第二栅极绝缘膜沿鳍片的主面以及侧面形成，并在鳍片的周围的元件隔离膜上延伸。并且，在第二栅极绝缘膜中具有电荷蓄积层。并且，以夹着控制栅电极以及存储栅电极的方式在鳍片内形成有一对半导体区域(源极区域以及漏极区域)。
并且，向存储单元的写入是利用将在半导体基板的表面产生的热电子(电子)向电荷蓄积层注入的SSI(Source Side Injection：源极侧注入)方式而进行的，擦除利用FN(Fowler-Nordheim：福勒-诺得海姆)隧穿现象，将空穴(hole)从存储栅电极向电荷蓄积层注入。
根据本申请发明人的研究，在鳍片型非易失性存储单元中，由于鳍片的前端的角部以及存储栅电极的下端的角部处电场集中，因此，在写入时电子高效地注入位于鳍片的上端的电荷蓄积层，在擦除时空穴高效地注入位于存储栅电极的下端的电荷蓄积层。即，发现存在如下这样的问题，即，由于在电荷蓄积层内的电子分布和空穴分布产生不匹配，在擦除后，注入到从存储栅电极的下端分离的位置的电荷蓄积层中的电子未被擦除而残存，因此耐久性劣化。在此，耐久性是指数据可重写次数，如果上述残存的电子增加，则因其影响而使存储栅电极和半导体基板之间的电场减弱，无法进行数据的写入、擦除。
即，在具有鳍片型非易失性存储器的半导体装置中，期待更进一步的性能提高。
其他课题和新的特征根据本说明书的记载以及附图而变得明确。
根据一实施方式，半导体装置具有半导体基板、形成于半导体基板的上表面的元件隔离膜以及鳍片，该鳍片是半导体基板的一部分，贯通元件隔离膜而沿与上表面垂直的方向突出，具有在上表面的第一方向上彼此相对的侧面和将相对的侧面连结的主面，该鳍片沿与第一方向正交的第二方向延伸。进而，具有控制栅电极和存储栅电极，所述控制栅电极在侧面上隔着栅极绝缘膜而配置并沿第一方向延伸，所述存储栅电极在侧面上隔着包含电荷蓄积层的栅极绝缘膜而配置并沿第一方向延伸。并且，在与上表面正交的方向上，存储栅电极与侧面重叠的第一重叠长度比控制栅电极与侧面重叠的第二重叠长度小。
根据一实施方式，能够提高半导体装置的性能。
附图说明
图1是示出作为一实施方式的半导体装置(半导体芯片)的布局构成例的图。
图2是作为一实施方式的半导体装置的主要部分俯视图。
图3是作为一实施方式的半导体装置的主要部分剖视图。
图4是作为一实施方式的半导体装置的制造工序中的主要部分剖视图。
图5是接着图4的半导体装置的制造工序中的主要部分剖视图。
图6是接着图5的半导体装置的制造工序中的主要部分剖视图。
图7是接着图6的半导体装置的制造工序中的主要部分剖视图。
图8是接着图7的半导体装置的制造工序中的主要部分剖视图。
图9是作为一实施方式的半导体装置的制造工序中的主要部分剖视图。
图10是接着图9的半导体装置的制造工序中的主要部分剖视图。
图11是接着图10的半导体装置的制造工序中的主要部分剖视图。
图12是接着图11的半导体装置的制造工序中的主要部分剖视图。
图13是接着图12的半导体装置的制造工序中的主要部分剖视图。
图14是接着图13的半导体装置的制造工序中的主要部分剖视图。
图15是接着图14的半导体装置的制造工序中的主要部分剖视图。
图16是接着图15的半导体装置的制造工序中的主要部分剖视图。
图17是接着图16的半导体装置的制造工序中的主要部分剖视图。
图18是接着图17的半导体装置的制造工序中的主要部分剖视图。
图19是接着图18的半导体装置的制造工序中的主要部分剖视图。
图20是接着图19的半导体装置的制造工序中的主要部分剖视图。
图21是接着图20的半导体装置的制造工序中的主要部分剖视图。
图22是接着图21的半导体装置的制造工序中的主要部分剖视图。
图23是存储单元的等价电路图。
图24是示出“写入”、“擦除”以及“读取”时的向选择存储单元的各部位施加的电压的施加条件的一例的表。
图25(a)是示出作为一实施方式的存储单元的电荷捕获区域的剖视图。图25(b)是示出作为比较例的存储单元的电荷捕获区域的剖视图。
图26是作为一实施方式的半导体装置的主要部分俯视图。
图27是变形例1中的半导体装置的主要部分剖视图。
图28是变形例1中的半导体装置的制造工序中的主要部分剖视图。
图29是接着图28的半导体装置的制造工序中的主要部分剖视图。
图30是接着图29的半导体装置的制造工序中的主要部分剖视图。
图31是变形例2中的半导体装置的主要部分俯视图。
图32是变形例2中的半导体装置的主要部分剖视图。
图33是变形例2中的半导体装置的制造工序中的主要部分剖视图。
图34是接着图33的半导体装置的制造工序中的主要部分剖视图。
图35是接着图34的半导体装置的制造工序中的主要部分剖视图。
图36是接着图35的半导体装置的制造工序中的主要部分剖视图。
图37是接着图36的半导体装置的制造工序中的主要部分剖视图。
图38是接着图37的半导体装置的制造工序中的主要部分剖视图。
图39是变形例2的存储单元的等价电路图。
图40是示出变形例2的“写入”以及“擦除”时的向选择存储单元的各部位施加的电压的施加条件的一例的表。
图41是变形例3中的半导体装置的主要部分剖视图。
图42是变形例3中的半导体装置的制造工序中的主要部分剖视图。
具体实施方式
在下述的实施方式中，为方便说明在需要时分成多个部分或者实施方式而进行说明，但除去特别明示的情况，它们并不是彼此无关的，而是一方为另一方的一部分或者全部的变形例、详细内容、补充说明等的关系。并且，在下述的实施方式中，在提及要素的数字等(包括个数、数值、量、范围等)的情况下，去除特别明示的情况以及在原理上明确地限定为特定的数字的情况等，并不限定为该提及的数字，可以是提及的数字以上也可以是提及的数字以下。进而，在下述的实施方式中，关于其构成要素(也包括要素步骤等)，除去特别明示的情况以及可以认为在原理上明确是必需的情况等，当然不一定是必需的。同样地，在下述的实施方式中，在提及构成要素等的形状、位置关系等时，除去特别明示的情况以及可以认为在原理上明确并非如此的情况等，包括在实质上与该形状等近似或者类似的情况等。这一点对于上述数值以及范围也是同样的。
在下文中，基于附图详细地说明实施方式。另外，在用于说明实施方式的所有附图中，对具有同一功能的部件标注同一标号而省略其重复的说明。并且，在下述的实施方式中，除了特别需要时以外，原则上不重复同一部分或者同样的部分的说明。
并且，在实施方式所使用的附图中，也存在虽然是剖视图但为了易于观察附图而省略剖面线的情况。并且，也存在虽然是俯视图但为了易于观察附图而标注剖面线的情况。
(实施方式)
＜半导体芯片的布局构成例＞
参照附图来说明本实施方式中的具有非易失性存储器的半导体装置。首先，对形成有包含非易失性存储器的系统的半导体装置(半导体芯片)的布局构成进行说明。图1是示出本实施方式中的半导体芯片CHP的布局构成例的图。在图1中，半导体芯片CHP具有CPU(Central Processing Unit：中央处理器)100、RAM(Random Access Memory：随机存取存储器)200、模拟电路300、EEPROM(Electrically Erasable Programmable Read OnlyMemory：电可擦除可编程只读存储器)400、闪存器500以及I/O(Input/Output：输入/输出)电路600，构成半导体装置。
CPU(电路)100也被称为中央运算处理装置，从存储装置中读取命令并译码，并基于此进行多种运算和控制。
RAM(电路)200是能够随机地读取存储信息即能够随时地读取所存储的存储信息或者新写入存储信息的存储器，也被称为能够随时读写的存储器。作为RAM，利用使用了静态电路的SRAM(Static RAM，静态随机存取存储器)。
模拟电路300是处理在时间上连续地变化的电压、电流的信号即模拟信号的电路，例如由放大电路、转换电路、调制电路、振荡电路、电源电路等构成。
EEPROM400以及闪存器500是写入动作以及擦除动作都可电重写的非易失性存储器的一种，也被称为能够电擦除的可编程的读取专用存储器。该EEPROM400以及闪存器500的存储单元由存储(memory)用的例如MONOS(Metal Oxide Nitride OxideSemiconductor：金属氧化物氮化物氧化物半导体)型晶体管、MNOS(Metal Nitride OxideSemiconductor：金属氮氧化物半导体)型晶体管构成。EEPROM400和闪存器500的不同点如下：EEPROM400例如是能够以字节为单位而擦除的非易失性存储器，与此相对地，闪存器500例如是能够以字线为单位而擦除的非易失性存储器。通常，在闪存器500存储有用于通过CPU100执行各种处理的程序等。与此相对地，在EEPROM400存储有重写频率较高的各种数据。EEPROM400或者闪存器500具有呈矩阵状配置有多个非易失性存储单元的存储单元阵列和除此之外的地址缓冲器、行译码器、列译码器、校验读出放大器电路、读出放大器电路、写入电路等。
I/O电路600是输入输出电路，是用于进行从半导体芯片CHP内向与半导体芯片CHP的外部连接的设备输出数据和从与半导体芯片CHP的外部连接的设备向半导体芯片内输入数据的电路。
本实施方式的半导体装置具有存储单元形成区域和逻辑电路形成区域。在存储单元形成区域形成有呈矩阵状配置有多个非易失性存储单元的存储单元阵列，在逻辑电路形成区域形成有CPU100、RAM200、模拟电路300、I/O电路600以及EEPROM400或者闪存器500的地址缓冲器、行译码器、列译码器、校验读出放大器电路、读出放大器电路、写入电路等。
＜半导体装置的器件构造＞
图2是本实施方式中的半导体装置的主要部分俯视图。在图2中，在存储单元部A示出呈矩阵状配置有多个存储单元的存储单元阵列的主要部分俯视图，在逻辑部B示出构成逻辑电路形成区域的逻辑电路等的晶体管Tr的主要部分俯视图。作为晶体管Tr，例示n型的MISFET(Metal Insulator Semiconductor Field Effect Transistor：金属绝缘体半导体场效应晶体管)。图3是本实施方式中的半导体装置的主要部分剖视图。在图3中，示出存储单元部A的三个剖视图和逻辑部B的两个剖视图。存储单元部A1是沿着图2的A1-A1′的剖视图，存储单元部A2是沿着图2的A2-A2′的剖视图，存储单元部A3是沿着图2的A3-A3′的剖视图，逻辑部B1是沿着图2的B1-B1′的剖视图，逻辑部B2是沿着图2的B2-B2′的剖视图。
如图2所示，在存储单元部A在Y方向上等间隔地配置有沿X方向延伸的多个鳍片FA。鳍片FA例如是从半导体基板1的主面(表面、上表面)1a选择性地突出的长方体的突出部(凸部)，鳍片FA的下端部分被元件隔离膜STM包围，该元件隔离膜STM覆盖半导体基板1的主面。鳍片FA是半导体基板1的一部分，是半导体基板1的活性区域。因此，在俯视视角下，相邻的鳍片FA之间被元件隔离膜STM填埋，鳍片FA的周围被元件隔离膜STM包围。鳍片FA是用于形成存储单元MC的活性区域。
在多个鳍片FA上配置有沿Y方向(与X方向正交的方向)延伸的多个控制栅电极CG以及多个存储栅电极MG。以夹着控制栅电极CG以及存储栅电极MG的方式，在控制栅电极CG侧形成有漏极区域MD，并且，在存储栅电极MG侧形成有源极区域MS。漏极区域MD以及源极区域MS是n型的半导体区域。漏极区域MD在X方向上形成在相邻的两个控制栅电极CG之间，源极区域MS在X方向上形成在相邻的两个存储栅电极MG之间。存储单元MC具有控制栅电极CG、存储栅电极MG、漏极区域MD以及源极区域MS。存储单元MC包括具有控制栅电极CG的控制晶体管CT和与控制晶体管CT连接并具有存储栅电极MG的存储晶体管MT。存储单元MC是分离栅极型单元(分离栅极型存储单元)。
在X方向上相邻的两个存储单元MC中，漏极区域MD或者源极区域MS被共用。共用漏极区域MD的两个存储单元MC相对于漏极区域MD在X方向上呈镜面对称，共用源极区域MS的两个存储单元MC相对于源极区域MS在X方向上呈镜面对称。
在各鳍片FA沿X方向形成有多个存储单元MC，沿X方向排列的多个存储单元MC的漏极区域MD经由形成在接触孔CNT内的插塞式电极PG而与沿X方向延伸由金属配线MW构成的源极线SL连接。并且，沿Y方向排列的多个存储单元MC的源极区域MS与沿Y方向延伸由金属配线MW构成的位线BL连接。优选为，对于源极线SL使用与位线BL不同的层的金属配线。
并且，在逻辑部例如B形成有沿X方向延伸的鳍片FB。鳍片FB与鳍片FA同样是半导体基板1的活性区域，鳍片FB的下端部分被元件隔离膜STL包围，该元件隔离膜STL覆盖半导体基板1的主面。在鳍片FB上配置有沿Y方向延伸的栅电极GE，在鳍片FB以夹着栅电极GE的方式形成有漏极区域LD以及源极区域LS。漏极区域LD以及源极区域LS是n型的半导体区域。晶体管Tr具有栅电极GE、漏极区域LD以及源极区域LS。栅电极GE、漏极区域LD以及源极区域LS分别经由形成在接触孔CNT内的插塞式电极PG而与金属配线MW连接。鳍片FB是用于形成晶体管Tr的活性区域。另外，也可以形成为鳍片FB沿Y方向延伸且栅电极GE沿X方向延伸的配置。
鳍片FA、FB是从半导体基板1的主面1a沿与主面1a垂直的方向突出的例如长方体的突出部。鳍片FA、FB在长边方向上具有任意的长度，在短边方向上具有任意的宽度，在高度方向上具有任意的高度。鳍片FA、FB不需要一定为长方体，也包括在短边方向上的剖视视角下长方形的角部倒了圆角的形状。并且，在俯视视角下，鳍片FA、FB延伸的方向是长边方向，与长边方向正交的方向是短边方向。即，长度比宽度大。如果鳍片FA、FB是具有长度、宽度以及高度的突出部，则不限定其形状。鳍片FA、FB具有在宽度方向上相对的侧面和将相对的侧面连结的主面(上表面)。例如也包括俯视曲折图案。
接着，使用图3对存储单元MC以及晶体管Tr的构造进行说明。
在半导体基板1的存储单元部A形成有作为半导体基板1的突出部的鳍片FA。鳍片FA的下部被在半导体基板1的主面1a上形成的元件隔离膜STM包围。即，如图2所示，鳍片FA之间由元件隔离膜STM隔离。在鳍片FA的下部形成有作为p型的半导体区域的p型阱PW1。换句话说，鳍片FA形成在p型阱PW1内。实际上，多个鳍片FA形成在p型阱PW1内。
在鳍片FA的主面FAa以及侧面FAs上隔着栅极绝缘膜GIt而形成有控制栅电极CG，在鳍片FA的长边方向上，在与控制栅电极CG相邻的区域隔着栅极绝缘膜GIm而形成有存储栅电极MG。控制栅电极CG和存储栅电极MG之间由该栅极绝缘膜GIm电隔离。也可以使与栅极绝缘膜GIm不同的绝缘膜夹设在控制栅电极CG和存储栅电极MG之间而电隔离。
在此，栅极绝缘膜GIt是对作为由硅构成的半导体基板1的突出部的鳍片FA的主面FAa以及侧面FAs进行热氧化而形成的热氧化膜(氧化硅膜)，其膜厚是2nm。并且，栅极绝缘膜GIm由绝缘膜IF1、绝缘膜IF2以及绝缘膜IF3构成，所述绝缘膜IF1由具有4nm的膜厚的热氧化膜(氧化硅膜)构成，所述热氧化膜是对作为由硅构成的半导体基板1的突出部的鳍片FA的主面FAa以及侧面FAs进行热氧化而形成的，所述绝缘膜IF2形成在绝缘膜IF1上，所述绝缘膜IF3形成在绝缘膜IF2上。绝缘膜IF2由作为电荷蓄积层(电荷蓄积部、电荷蓄积区域)的氮化硅膜构成，绝缘膜IF3由覆盖氮化硅膜的表面的氮氧化硅膜构成。氮化硅膜具有7nm的膜厚，氮氧化硅膜具有9nm的膜厚。即，栅极绝缘膜GIm具有氧化硅膜、氮化硅膜以及氮氧化硅膜的层叠构造，其膜厚达到20nm，比控制栅电极CG下的栅极绝缘膜GIt厚。栅极绝缘膜GIm也可以形成为氧化硅膜、氮化硅膜以及氧化硅膜的层叠构造。并且，作为栅极绝缘膜GIm，也可以使用将氧化硅膜(SiO)、氮化硅膜(SiN)、氧化铝膜(AlOx)、氧化铪膜(HfOx)、氮氧化硅膜(SiON)组合而成的层叠膜。例如也可以形成为，从半导体基板1侧起SiO/SiON/HfOx/AlOx、AlOx/SiON/HfOx/AlOx或者SiON/SiO/HfOx/AlOx等的层叠构造。
如存储单元部A2所示，在鳍片FA的短边方向上，控制栅电极CG隔着栅极绝缘膜GIt而沿鳍片FA的主面FAa以及相对的侧面FAs延伸，并在包围(夹持)鳍片FA的下部的元件隔离膜STM上延伸。同样地，如存储单元部A3所示，在鳍片FA的短边方向上，存储栅电极MG隔着栅极绝缘膜GIm而沿鳍片FA的主面FAa以及相对的侧面FAs延伸，并在包围(夹着)鳍片FA的元件隔离膜STM上延伸。在存储栅电极MG的延伸方向上，在元件隔离膜STM和存储栅电极MG之间夹设有衬垫绝缘膜PAD。衬垫绝缘膜PAD夹设在绝缘膜IF2和绝缘膜IF3之间。衬垫绝缘膜PAD形成于鳍片FA的外侧且在元件隔离膜STM和存储栅电极MG之间，而未形成在鳍片FA的主面FAa和存储栅电极MG之间。并且，衬垫绝缘膜PAD未形成在控制栅电极CG和元件隔离膜STM之间以及控制栅电极CG和鳍片FA的主面FAa之间。即，通过在鳍片FA的外侧将衬垫绝缘膜PAD形成在存储栅电极MG和元件隔离膜STM之间，在不使控制栅电极CG和鳍片FA的侧面FAs重叠的区域的高度(长度)减少的情况下(换句话说，在不使控制晶体管CT的驱动能力下降的情况下)，使存储栅电极MG和鳍片FA的侧面FAs重叠的区域减少。另外，衬垫绝缘膜PAD在图2所示的存储单元部A中形成在鳍片FA以及控制栅电极CG以外的区域。也可以是，只要在存储栅电极MG和元件隔离膜STM之间残留有衬垫绝缘膜PAD即可，去除此外的区域的衬垫绝缘膜PAD。
在控制栅电极CG以及存储栅电极MG的主面上形成有硅化物层SC。
并且，以夹着控制栅电极CG以及存储栅电极MG的方式，在控制栅电极CG以及存储栅电极MG的外侧设置有源极区域MS以及漏极区域MD。源极区域MS具有n-型半导体区域EX1以及n+型半导体区域SD1，漏极区域MD具有n-型半导体区域EX2以及n+型半导体区域SD2。源极区域MS以及漏极区域MD形成于在短边方向以及高度方向上从元件隔离膜STM露出的鳍片FA的整个区域。
在控制栅电极CG以及存储栅电极MG的侧壁上形成有侧壁隔离部(侧面壁、侧壁绝缘膜)SW以及层间绝缘膜IL1，并且以覆盖控制栅电极CG、存储栅电极MG、源极区域MS以及漏极区域MD的方式在层间绝缘膜IL1上形成有层间绝缘膜IL2。在层间绝缘膜IL2上形成有金属配线MW，金属配线MW经由在形成于层间绝缘膜IL2、IL1的接触孔CNT内设置的插塞式电极PG，与源极区域MS以及漏极区域MD电连接。
存储单元MC具有控制栅电极CG、存储栅电极MG、漏极区域MD以及源极区域MS。并且，长边方向的漏极区域MD和源极区域MS之间的距离相当于存储单元MC的沟道长度，短边方向上的控制栅电极CG或者存储栅电极MG与鳍片FA的主面FAa以及侧面FAs相对(重合)的区域相当于存储单元MC的沟道宽度。并且，存储单元MC具有控制晶体管CT和存储晶体管MT，因此鳍片FA的主面FAa上的控制栅电极CG的长度相当于控制晶体管CT的栅极长度，短边方向上的控制栅电极CG与鳍片FA的主面FAa以及侧面FAs相对(重合)的区域相当于控制晶体管CT的沟道宽度。并且，鳍片FA的主面FAa上的存储栅电极MG的长度相当于存储晶体管MT的栅极长度，短边方向上的存储栅电极MG与鳍片FA的主面FAa以及侧面FAs相对(重合)的区域相当于存储晶体管MT的沟道宽度。
在半导体基板1的逻辑部B形成有作为半导体基板1的突出部的鳍片FB。鳍片FB的下部被元件隔离膜STL包围，该元件隔离膜STL形成在半导体基板1的主面1a上。虽未图示，在逻辑部B形成有多个鳍片FB，鳍片FB之间由元件隔离膜STL隔离。在鳍片FB的下部形成有作为p型的半导体区域的p型阱PW2。换句话说，鳍片FB形成在p型阱PW2内。
在鳍片FB的主面FBa以及侧面FBs上隔着栅极绝缘膜GIL以及绝缘膜HK而形成有栅电极GE。如逻辑部B2所示，在鳍片FB的短边方向上，栅电极GE隔着栅极绝缘膜GIL以及绝缘膜HK而沿鳍片FB的主面FBa以及侧面FBs延伸，并在包围鳍片FB的元件隔离膜STL上延伸。栅电极GE由金属膜ME1、ME2的层叠构造构成。在逻辑部B未形成衬垫绝缘膜PAD。
并且，以夹着栅电极GE的方式设置于栅电极GE的外侧的源极区域LS以及漏极区域LD分别具有n-型半导体区域EX3以及n+型半导体区域SD3。源极区域LS以及漏极区域LD形成于在短边方向以及高度方向上从元件隔离膜STL露出的鳍片FB的整个区域。
在栅电极GE的侧壁上形成有侧壁隔离部SW以及层间绝缘膜IL1，在栅电极GE以及层间绝缘膜IL1上形成有层间绝缘膜IL2。另外，在层间绝缘膜IL1和层间绝缘膜IL2之间以遮盖栅电极GE的方式形成有绝缘膜16。在层间绝缘膜IL2上形成有金属配线MW，金属配线MW经由在形成于层间绝缘膜IL2、IL1的接触孔CNT内设置的插塞式电极PG，与源极区域LS以及漏极区域LD电连接。
晶体管Tr具有栅电极GE、漏极区域LD以及源极区域LS。并且，长边方向的漏极区域LD和源极区域LS之间的距离相当于晶体管Tr的沟道长度，短边方向上的栅电极GE与鳍片FB的主面FBa以及侧面FBs相对的区域相当于晶体管Tr的沟道宽度。
另外，图3所示的p型阱PW1、PW2在图4～图22中省略。
＜关于半导体装置的制造工序＞
图4～图22是本实施方式的半导体装置的形成工序中的主要部分剖视图。
首先，对存储单元部A的鳍片FA以及逻辑部B的鳍片FB的制造工序进行说明。
图4是说明用于对形成鳍片FA、FB的区域进行确定的掩膜4的形成工序(步骤S1)的附图。
在半导体基板1上沉积绝缘膜2、3。半导体基板1例如由具有1～10Ωcm左右的电阻率的p型的单晶硅等构成。绝缘膜2由氧化硅膜构成，其膜厚是2～10nm左右。绝缘膜3由氮化硅膜构成，其膜厚是20～100nm左右。接着，在绝缘膜3上沉积非晶硅膜后，通过图案形成为期望的形状，形成由非晶硅膜构成的掩膜4。掩膜4的膜厚形成为20～200nm。在掩膜4的两端形成有鳍片FA或者鳍片FB，因此能够通过掩膜4的宽度而确定相邻的鳍片FA的间隔或者相邻的鳍片FB的间隔。
图5是说明用于形成鳍片FA、FB的硬掩膜5的形成工序(步骤S2)的附图。
以覆盖掩膜4的上表面以及侧面的方式在半导体基板1上沉积10～40nm的膜厚的氧化硅膜后，通过对氧化硅膜实施各向异性干法刻蚀，在掩膜4的侧壁上形成硬掩膜5。硬掩膜5的宽度达到10～40nm。在形成硬掩膜5后，去除掩膜4。
图6是说明鳍片FA、FB的形成工序(步骤S3)的附图。
将硬掩膜5作为掩模，对绝缘膜3、2以及半导体基板1实施各向异性干法刻蚀，形成在俯视视角下与硬掩膜5相同的形状的绝缘膜3、2以及鳍片FA、FB。另外，通过将从硬掩膜5露出的区域的半导体基板1向下挖取100～250nm，能够形成具有自半导体基板1的主面1a起高度100～250nm的鳍片FA、FB。当然，存储单元部A的鳍片FA的宽度WA与逻辑部B的鳍片FB的宽度WB相等。在此，鳍片FA或者鳍片FB的宽度是指与前述的控制栅电极CG或者栅电极GE交叉的方向的长度。在形成鳍片FA、FB后，去除硬掩膜5。
接着，说明元件隔离膜STM、STL的形成工序(步骤S4)。
在半导体基板1上以完全地填埋鳍片FA、FB以及绝缘膜2、3的方式沉积由氧化硅膜等构成的绝缘膜，对该绝缘膜实施CMP(Chemical Mechanical Polishing：化学机械研磨)处理，使绝缘膜3的主面露出。这样一来，如图7所示，在半导体基板1的主面1a上形成具有均匀的主面6a的绝缘膜6。在形成绝缘膜6后，去除绝缘膜3、2。也可以仅去除绝缘膜3。
接着，如图8所示，对绝缘膜6实施刻蚀处理，使绝缘膜6的主面6a在高度方向上后退(下降)，使鳍片FA、FB的侧面的一部分以及主面露出。这样一来，在存储单元部A的鳍片FA的下部形成元件隔离膜STM，在逻辑部B的鳍片FB的下部形成元件隔离膜STL。在此，在存储单元部A和逻辑部B中绝缘膜6的后退量相等，因此鳍片FA、FB的露出高度相等。存储单元部A的鳍片FA的高度HA是从元件隔离膜STM的主面(上表面、表面)STMa到鳍片FA的主面FAa的距离，逻辑部B的鳍片FB的高度HB是从元件隔离膜STL的主面(上表面、表面)STLa到鳍片FB的主面FBa的距离。鳍片FB的高度HB与鳍片FA的高度相等。这样一来，元件隔离膜STM、STL的形成工序(步骤S4)完成。
接着，在图9～图22中，对存储单元MC以及晶体管Tr的制造进行说明。在图9～图22中与图3同样地示出存储单元部A1、A2及A3以及逻辑部B1、B2。
如图9所示，在存储单元部A1、A2及A3准备有鳍片FA，在逻辑部B1、B2准备有鳍片FB。鳍片FA的宽度WA与鳍片FB的宽度WB相等(WA＝WB)、鳍片FA的高度HA与鳍片FB的高度HB相等(HA＝HB)。另外，图3所示的p型阱PW1、PW2在图8所示的元件隔离膜STM、STL的形成工序(步骤S4)之后且后述的步骤S5之前实施。
图10示出绝缘膜7、导体膜8以及绝缘膜9的形成工序(步骤S5)。首先，在鳍片FA、FB的主面FAa、FBa以及侧面FAs、FBs形成绝缘膜7。关于绝缘膜7，对鳍片FA、FB的主面FAa、FBa以及侧面FAs、FBs进行热氧化而形成2nm左右的氧化硅膜。接着，在绝缘膜7上沉积鳍片FA、FB的高度以上的膜厚的导体膜8，并对导体膜8实施CMP处理，从而形成具有平坦的主面的导体膜8。接着，在导体膜8的主面上沉积绝缘膜9。导体膜8由多晶硅膜(硅膜)构成，绝缘膜9由氮化硅膜构成。另外，在导体膜8的CMP工序中，关键是在鳍片FA、FB的主面上残留有导体膜8。
图11示出控制栅电极CG的形成工序(步骤S6)。在绝缘膜9上选择性地形成光刻胶膜PR1。光刻胶膜PR1在存储单元部A中具有覆盖控制栅电极CG的形成区域并露出除此之外的区域的图案。进而，光刻胶膜PR1具有覆盖逻辑部B的图案。对绝缘膜9以及导体膜8实施干法刻蚀处理而去除从光刻胶膜PR1露出的区域的绝缘膜9以及导体膜8，从而形成控制栅电极CG。绝缘膜7通过干法刻蚀处理或者在此后的洗净工序中被加工而在控制栅电极CG下形成栅极绝缘膜GIt。另外，在存储单元部A3中，去除绝缘膜9、导体膜8以及绝缘膜7，鳍片FA的主面FAa以及侧面FAs露出。另外，光刻胶膜PR1在对绝缘膜9进行了图案形成后或者在对绝缘膜9以及导体膜8进行了图案形成后去除。
图12示出绝缘膜10、11的形成工序(步骤S7)。首先，将绝缘膜10、11依次形成于从控制栅电极CG露出的鳍片FA的主面FAa以及侧面FAs。绝缘膜10是对鳍片FA的主面FAa以及侧面FAs进行热氧化而形成的氧化硅膜，其膜厚是4nm，比栅极绝缘膜GIt的膜厚厚。接着，绝缘膜11由氮化硅膜构成，其膜厚形成为7nm。在此，控制栅电极CG、栅极绝缘膜GIt的侧面被绝缘膜11覆盖。
并且，图12示出后述的衬垫绝缘膜PAD的形成工序(步骤S8)的一部分工序。在存储单元部A3中，以覆盖鳍片FA的主面FAa以及侧面FAs的方式形成鳍片FA的高度以上的膜厚的绝缘膜12。绝缘膜12例如由氧化硅膜构成。为了形成绝缘膜12，将氧化硅膜沉积在绝缘膜11上，对该氧化硅膜实施CMP研磨，使形成在存储单元部A1、A2的控制栅电极CG上的绝缘膜11露出，形成绝缘膜12。即，在该CMP研磨工序中，检测到绝缘膜11露出而停止研磨。
图13示出接着图12的衬垫绝缘膜PAD的形成工序(步骤S8)的一部分工序。对绝缘膜12实施各向同性刻蚀，去除鳍片FA的主面FAa上的绝缘膜12。进而，继续进行各向同性刻蚀，在元件隔离膜STM上选择性地残留绝缘膜12，形成衬垫绝缘膜PAD。衬垫绝缘膜PAD的膜厚例如形成为鳍片FA的高度的1/2以上是适当的。即，在高度方向上，从元件隔离膜STM露出的鳍片FA的比中央靠上的部分从衬垫绝缘膜PAD露出。另外，在逻辑部B中以遍及整个区域的方式去除绝缘膜12，因此未形成衬垫绝缘膜PAD。并且，也可以是，在形成衬垫绝缘膜PAD后，形成具有将图2所示的存储栅电极MG的图案稍微放大的图案的光刻胶膜(未图示)，并去除图2所示的被相邻的鳍片FA和相邻的控制栅电极CG夹着的区域以及被相邻的鳍片FA和相邻的存储栅电极MG夹着的区域的绝缘膜12。
在该衬垫绝缘膜PAD形成工序中，在存储单元部A1中，鳍片FA上的绝缘膜12被全部去除，但控制栅电极CG以及栅极绝缘膜GIt的侧面被由氮化硅膜构成的绝缘膜11覆盖，因此能够防止栅极绝缘膜GIt的侧向刻蚀。
图14示出绝缘膜13的形成工序(步骤S9)。在绝缘膜11上以及存储单元部A3的衬垫绝缘膜PAD上形成绝缘膜13。绝缘膜13例如由氮氧化硅膜构成，其膜厚形成为9nm。
图15示出后述的存储栅电极MG的形成工序(步骤S10)的一部分工序。在绝缘膜13上形成导体膜14。关于导体膜14，在将具有控制栅电极CG和绝缘膜9的层叠体的高度以上以及存储单元部A3的鳍片FA的高度以上的膜厚的导体膜14沉积后，对该导体膜14实施CMP处理，使控制栅电极CG上的绝缘膜11露出，由此，如图15所示，在从存储单元部A的控制栅电极CG露出的区域选择性地形成导体膜14。另外，导体膜14由多晶硅膜(硅膜)构成。另外，在逻辑部B中，去除导体膜14，绝缘膜11露出。在存储单元部A1中，导体膜14隔着绝缘膜10、11及13而形成在控制栅电极CG的侧壁上以及鳍片FA上。并且，在存储单元部A3中，导体膜14隔着绝缘膜10、11及13而形成在鳍片FA的主面FAa以及侧面FAs上。
图16示出后述的存储栅电极MG的形成工序(步骤S10)的一部分工序。首先，对导体膜14实施回蚀(各向同性刻蚀)处理，降低导体膜14的主面的高度。在回蚀工序后，导体膜14的主面例如具有与控制栅电极CG的主面大致相等的高度。接着，在将氮化硅膜沉积在控制栅电极CG上的绝缘膜9、11的侧壁上以及导体膜14上之后，实施各向异性干法刻蚀，从而在控制栅电极CG上的绝缘膜9的侧壁上形成掩膜15。在用于形成掩膜15的各向异性干法刻蚀工序中，去除控制栅电极CG上以及逻辑部B的绝缘膜11。接着，对从掩膜15露出的导体膜14实施刻蚀处理而将其去除，从而在控制栅电极CG的侧壁上隔着绝缘膜10、11及13而形成存储栅电极MG以及隔离部SP。另外，隔离部SP是与存储栅电极MG同样的构造，但由于在后述的工序中被去除，因此设为与存储栅电极MG不同的名称。
图17示出隔离部SP去除以及栅极绝缘膜GIm形成工序(步骤S11)。首先，使用覆盖存储栅电极MG并露出隔离部SP的光刻胶膜(未图示)，例如通过湿法刻蚀处理，去除图16所示的隔离部SP上的掩膜15以及隔离部SP。接着，例如通过湿法刻蚀处理而去除从存储栅电极MG露出的区域的绝缘膜13、11及10，在存储栅电极MG下(即，存储栅电极MG和鳍片FA之间)选择性地残留绝缘膜13、11及10，形成由绝缘膜IF3、IF2及IF1构成的栅极绝缘膜GIm。另外，栅极绝缘膜GIm不仅形成在鳍片FA的主面FAa和存储栅电极MG之间，还形成在控制栅电极CG和存储栅电极MG之间。并且，如图17所示，栅极绝缘膜GIm沿鳍片FA的主面FAa以及侧面FAs形成。
图18示出虚设栅极DG以及n-型半导体区域(杂质扩散层)EX1、EX2、EX3的形成工序(步骤S12)。首先，在逻辑部B中，通过对绝缘膜9以及导体膜8进行图案形成，形成由导体膜8构成的虚设栅极DG。虚设栅极DG上的绝缘膜9以及虚设栅极DG下的绝缘膜7也具有与虚设栅极DG相同的平面图案。
接着，通过离子注入法将例如砷(As)或者磷(P)等n型的杂质导入到鳍片FA、FB内，在鳍片FA内形成n-型半导体区域EX1、EX2，在鳍片FB内形成n-型半导体区域EX3。n-型半导体区域EX1、EX2以相对于控制栅电极CG以及存储栅电极MG自对准的方式形成。即，由于n型的杂质注入从控制栅电极CG以及存储栅电极MG露出的鳍片FA的主面以及侧面，因此n-型半导体区域EX1、EX2以夹着控制栅电极CG以及存储栅电极MG的方式形成于控制栅电极CG以及存储栅电极MG的两侧。通过离子注入后的热处理而使杂质扩散，因此n-型半导体区域EX1与存储栅电极MG部分重合，n-型半导体区域EX2与控制栅电极CG部分重合。
n-型半导体区域EX3以相对于虚设栅极DG自对准的方式形成。即，由于n型的杂质注入从虚设栅极DG露出的鳍片FB的主面以及侧面，因此n-型半导体区域EX3以夹着虚设栅极DG的方式形成于虚设栅极DG的两侧。通过离子注入后的热处理而使杂质扩散，因此n-型半导体区域EX3与虚设栅极DG部分重合。
图19示出侧壁隔离部(侧面壁、侧壁绝缘膜)SW以及n+型半导体区域(杂质扩散层)SD1、SD2、SD3的形成工序(步骤S13)。以覆盖鳍片FA、FB的主面FAa、FBa的方式在半导体基板1上沉积例如由氧化硅膜或氮化硅膜或者它们的层叠膜构成的绝缘膜后，对绝缘膜实施各向异性干法刻蚀。这样一来，在存储单元部A1中，在控制栅电极CG和绝缘膜9的侧壁上以及存储栅电极MG和掩膜15的侧壁上形成侧壁隔离部SW。并且，在逻辑部B1中，在虚设栅极DG以及绝缘膜9的侧壁上形成侧壁隔离部SW。通过上述的各向异性干法刻蚀，在存储单元部A2、A3以及逻辑部B2中，去除侧壁隔离部SW形成用的绝缘膜，绝缘膜9或者掩膜15露出。
接着，将控制栅电极CG、存储栅电极MG以及侧壁隔离部SW用作掩模(阻止离子注入掩模)，利用离子注入法将例如砷(As)或者磷(P)等n型杂质导入至鳍片FA，从而形成n+型半导体区域SD1、SD2。并且，同时地，将虚设栅电极DG以及侧壁隔离部SW用作掩模(阻止离子注入掩模)，利用离子注入法将砷(As)或者磷(P)等n型杂质导入至鳍片FB，从而以夹着虚设栅极DG的方式形成n+型半导体区域SD3。
这样一来，通过n-型半导体区域EX1和杂质浓度比其高的n+型半导体区域SD1而形成作为存储单元MC的源极区域MS来发挥功能的n型的半导体区域，通过n-型半导体区域EX2和杂质浓度比其高的n+型半导体区域SD2而形成作为存储单元MC的漏极区域MD来发挥功能的n型的半导体区域。并且，通过n-型半导体区域EX3和杂质浓度比其高的n+型半导体区域SD3，形成作为逻辑部B的晶体管Tr的源极区域LS以及漏极区域LD来发挥功能的n型的半导体区域。
图20示出层间绝缘膜IL1的形成工序(步骤S14)。在半导体基板1上形成(沉积)层间绝缘膜IL1。层间绝缘膜IL1由氧化硅膜的单体膜或者氮化硅膜和比该氮化硅膜更厚地形成在该氮化硅膜上的氧化硅膜的层叠膜等构成，例如能够使用CVD法等而形成。接着，使用CMP法等对层间绝缘膜IL1的上表面进行研磨(研磨处理)。如图20所示，使控制栅电极CG、存储栅电极MG、虚设栅极DG的各上表面露出。即，在该研磨工序中，完全去除形成在控制栅电极CG、存储栅电极MG以及虚设栅极DG的上方的绝缘膜9以及掩膜15。当然，也部分去除位于绝缘膜9以及掩膜15的侧壁上的侧面壁SW。
图21示出栅极绝缘膜GIL以及栅电极GE的形成工序(步骤S15)。首先，实施图20所示的露出的虚设栅极DG的去除工序。通过去除虚设栅极DG，在层间绝缘膜IL1形成槽TR1。槽TR1的底部(底面)由绝缘膜7的上表面形成，槽TR1的侧壁(侧面)由侧壁隔离部SW的侧面(去除虚设栅极DG前与虚设栅极DG相接的侧面)形成。
接着，如图21所示，实施使绝缘膜HK、金属膜ME1以及金属膜ME2依次沉积在半导体基板1上即槽TR1的内部(底部以及侧壁上)的绝缘膜7上的绝缘膜HK、金属膜ME1以及金属膜ME2的形成工序。进而，对绝缘膜HK、金属膜ME1以及金属膜ME2实施CMP处理工序，去除层间绝缘膜IL1上的绝缘膜HK、金属膜ME1以及金属膜ME2。这样一来，在槽TR1内选择性地形成由绝缘膜7构成的栅极绝缘膜GIL、绝缘膜HK、金属膜ME1以及金属膜ME2的层叠构造。在此，绝缘膜HK是介电常数(相对介电常数)比氮化硅高的绝缘材料膜即所谓的High-k膜(高介电常数膜)。另外，也可以是，在虚设栅极DG的去除工序后，去除绝缘膜7，在鳍片FB的主面FBa上新形成栅极绝缘膜GIL，其后，形成绝缘膜HK。
作为绝缘膜HK，能够使用氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或者氧化镧膜等金属氧化物膜。绝缘膜HK例如能够通过ALD(Atomic layer Deposition：原子层沉积)法或者CVD法而形成。
例如，金属膜ME1能够形成为钛铝(TiAl)膜，金属膜ME2能够形成为铝(Al)膜。并且，也可以使钛(Ti)膜或氮化钛(TiN)膜或者它们的层叠膜夹设在金属膜ME1和金属膜ME2之间来调整晶体管Tr的阈值电压。
绝缘膜HK形成在槽TR1的底部(底面)以及侧壁上，栅电极GE的底部(底面)以及侧壁(侧面)与绝缘膜HK相邻。绝缘膜GIL和绝缘膜HK夹设在栅电极GE和半导体基板1的鳍片FB之间，绝缘膜HK夹设在栅电极GE和侧壁隔离部SW之间。栅电极GE的正下方的栅极绝缘膜GIL以及绝缘膜HK作为晶体管Tr的栅极绝缘膜而发挥功能，但由于绝缘膜HK是高介电常数膜，因此作为高介电常数栅极绝缘膜而发挥功能。
图22示出硅化物层SC的形成工序(步骤S16)。首先，实施在半导体基板1上形成具有预定的图案的绝缘膜16的工序。绝缘膜16例如由氧化硅膜等构成，能够使用CVD法等而形成。绝缘膜16具有在俯视视角下覆盖逻辑部B的晶体管Tr的栅电极GE并使存储单元部A露出的图案(平面形状)。
接着，通过在半导体基板1上沉积金属膜并实施热处理，在控制栅电极CG以及存储栅电极MG的主面上形成硅化物层SC。硅化物层SC优选能够形成为硅化钴层(金属膜是钴膜的情况)、硅化镍层(金属膜是镍膜的情况)或者加铂硅化镍层(金属膜是镍铂合金膜的情况)。其后，通过湿法刻蚀等去除未反应的金属膜。在图22中示出该阶段的剖视图。并且，在去除未反应的金属膜后，也能够进一步进行热处理。并且，在栅电极GE上未形成硅化物层。
接着，使用图3来说明层间绝缘膜IL2、插塞式电极PG、金属配线MW的形成工序(步骤S17)。在硅化物层SC上形成层间绝缘膜IL2。层间绝缘膜IL2例如能够使用以氧化硅为主体的氧化硅系的绝缘膜。也可以在形成层间绝缘膜IL2之后，通过CMP法对层间绝缘膜IL2的上表面进行研磨，提高层间绝缘膜IL2的上表面的平坦度。
接着，在层间绝缘膜IL1、IL2中形成接触孔(开口部、贯通孔)CNT。接触孔CNT将存储单元MC的源极区域MS和漏极区域MD以及晶体管Tr的源极区域LS和漏极区域LD的表面露出。
接着，在接触孔CNT内形成由钨(W)等构成的导电性的插塞式电极PG以作为连接用的导电部件。插塞式电极PG形成为由阻挡导体膜(例如钛膜、氮化钛膜或者它们的层叠膜)和位于阻挡导体膜上的主导体膜(钨膜)构成的层叠构造。插塞式电极PG与存储单元MC的源极区域MS和漏极区域MD接触并电连接，并且与晶体管Tr的源极区域LS和漏极区域LD接触并电连接。
接着，在层间绝缘膜IL2上形成金属配线MW。金属配线MW由阻挡导体膜(例如氮化钛膜、钽膜或者氮化钽膜等)和形成在阻挡导体膜上的主导体膜(铜膜)的层叠构造构成。在图3中，为了附图的简化，金属配线MW将阻挡导体膜以及主导体膜一体化示出。并且，插塞式电极PG也是同样的。
＜关于非易失性存储器的动作＞
接着，参照图24对非易失性存储器的动作例进行说明。
图23是非易失性存储器的存储单元MC的等价电路图。图24是示出“写入”、“擦除”以及“读取”时的向选择存储单元的各部位施加的电压的施加条件的一例的表。在图24的表中记载有在“写入”、“擦除”、“读取”时分别施加于如图23所示的存储单元(选择存储单元)的存储栅电极MG的电压Vmg、施加于源极区域MS的电压Vs、施加于控制栅电极CG的电压Vcg、施加于漏极区域MD的电压Vd以及施加于p型阱PW1的电压Vb。另外，图24的表所示的是电压的施加条件的适当的一例，并不限定于此，能够根据需要进行各种变更。并且，在本实施方式中，将向存储晶体管的栅极绝缘膜GIm中的绝缘膜IF2(作为电荷蓄积层的氮化硅膜)注入电子定义为“写入”，将注入空穴(hole：空穴)定义为“擦除”。
写入方式能够使用通过由被称为所谓的SSI(Source Side Injection：源极侧注入)方式的源极侧注入来实现的热电子注入而进行写入的写入方式(热电子注入写入方式)。将例如图24的“写入”栏所示的电压施加于进行写入的选择存储单元的各部位，将电子注入到选择存储单元的栅极绝缘膜GIm中的绝缘膜IF2中，从而进行写入。此时，热电子在两个栅电极(存储栅电极MG以及控制栅电极CG)之间的下方的沟道区域(源极、漏极之间)中产生，注入到存储栅电极MG的下方的作为电荷蓄积层的绝缘膜IF2。即，热电子(电子)从半导体基板1侧注入到绝缘膜IF2中。所注入的热电子(电子)被绝缘膜IF2中的陷阱能级捕获，其结果是，存储晶体管的阈值电压上升。即，存储晶体管成为写入状态。
擦除方法基于所谓的FN隧穿方式。即，通过从存储栅电极MG向作为电荷蓄积层的绝缘膜IF2进行空穴注入而进行擦除。将例如图24的“擦除”栏所示的电压施加于进行擦除的选择存储单元的各部位，将空穴注入到选择存储单元的绝缘膜IF2中，与所注入的电子重新结合，从而使存储晶体管的阈值电压下降。即，存储晶体管成为擦除状态。
在读取时，将例如图24的“读取”栏所示的电压施加于进行读取的选择存储单元的各部位。通过将施加于读取时的存储栅电极MG的电压Vmg设为写入状态下的存储晶体管的阈值电压和擦除状态下的存储晶体管的阈值电压之间的值，能够辨别写入状态和擦除状态。
接着，图25(a)是示出本实施方式的存储单元的电荷捕获区域的剖视图。图25(b)是示出作为比较例的存储单元的电荷捕获区域的剖视图。另外，在图25(a)以及图25(b)中，示出沿着鳍片FA的一个侧面FAs的绝缘膜IF2所具有的电子捕获区域TR(e)以及空穴捕获区域TR(h)。电子捕获区域TR(e)示出电子的捕获量较多的区域，在电子捕获区域TR(e)以外的区域也捕获有电子。空穴捕获区域TR(h)也是同样的。并且，在沿着鳍片FA的另一侧面FAs的绝缘膜IF2也形成有同样的电荷捕获区域。进而，在沿着主面FAa的绝缘膜IF2也形成有电荷捕获区域，但省略说明。
如上所述，在写入时，在基板1(或者阱区域PW1)中产生的电子通过半导体基板1和存储栅电极MG之间的电场而注入到作为电荷蓄积层的绝缘膜IF2内，但如图25(a)以及图25(b)所示，由于电场E(W)集中于鳍片FA的上端的角部，因此在位于其附近的绝缘膜IF2内形成有电子捕获区域TR(e)。并且，在擦除时，存储栅电极MG内的空穴通过存储栅电极MG和半导体基板1之间的电场而注入到作为电荷蓄积层的绝缘膜IF2内，但如图25(a)以及图25(b)所示，由于电场E(E)集中于存储栅电极MG的下端的角部，因此在位于其附近的绝缘膜IF2内形成有空穴捕获区域TR(e)。
如图25(a)所示，在本实施方式的存储单元MC中，通过在存储栅电极MG和元件隔离膜STM之间形成衬垫绝缘膜PAD而将存储栅电极MG的下端向鳍片FA的主面FAa侧提高，能够使空穴捕获区域TR(h)与电子捕获区域TR(e)接近并重合。因此，能够降低电子分布和空穴分布的不匹配，能够提高鳍片型非易失性存储单元的耐久性。
在图25(b)的比较例中，空穴捕获区域TR(h)远离电子捕获区域TR(e)，因此产生电子分布和空穴分布的不匹配，鳍片型非易失性存储单元的耐久性下降。
＜关于主要的特征和效果＞
图26是本实施方式的半导体装置的主要部分俯视图。图26是存储单元部A2、A3以及逻辑部B2的主要部分剖视图。
首先，对存储单元部A2、A3进行说明。
存储栅电极MG的下表面的高度Hmg与控制栅电极CG的下表面的高度Hcg不同，比控制栅电极CG的下表面的高度Hcg高。在此，高度以半导体基板1的背面1b为基准。并且，下表面是指鳍片FA的外侧且存储栅电极MG或者控制栅电极CG与鳍片FA和元件隔离膜STM这两方接近的角部的下表面。
由于存储栅电极MG的下表面的高度Hmg比控制栅电极CG的下表面的高度Hcg高出了绝缘膜IF2、衬垫绝缘膜PAD以及绝缘膜IF3的膜厚的量，因此如下的关系式(式1)成立。
Hmg＝Hcg+D(IF2+IF3+PAD)···(式1)
在此，D(IF2+IF3+PAD)是绝缘膜IF2、绝缘膜IF3以及衬垫绝缘膜PAD的合计膜厚。即，绝缘膜IF2、衬垫绝缘膜PAD以及绝缘膜IF3在存储栅电极MG和元件隔离膜STM之间存在，在控制栅电极CG和元件隔离膜STM之间不存在。
并且，由于衬垫绝缘膜PAD未形成在控制栅电极CG的下方，而形成在存储栅电极MG的下方，因此如下的关系式(式2)也成立。
Hmg＞Hcg+D(IF2+IF3)···(式2)
在此，D(IF2+IF3)是绝缘膜IF2以及绝缘膜IF3的合计膜厚。
并且，存储栅电极MG和鳍片FA的侧面FAs的重叠量OLmg与控制栅电极CG和鳍片FA的侧面FAs的重叠量OLcg不同，比重叠量OLcg小。另外，也存在将重叠量称为重叠长度、重合量、重合长度的情况。
并且，绝缘膜IF2、衬垫绝缘膜PAD以及绝缘膜IF3在存储栅电极MG和元件隔离膜STM之间存在，在控制栅电极CG和元件隔离膜STM之间不存在。进而，在绝缘膜IF1的形成工序中，存储栅电极MG下的鳍片FA的主面FAa下降了绝缘膜IF1的膜厚的量，因此如下的关系式(式3)成立。
OLmg＝OLcg-D(IF1+IF2+IF3+PAD)···(式3)
在此，D(IF1+IF2+IF3+PAD)是绝缘膜IF1、绝缘膜IF2、绝缘膜IF3以及衬垫绝缘膜PAD的合计膜厚。
并且，由于衬垫绝缘膜PAD未形成在控制栅电极CG的下方，而形成在存储栅电极MG的下方，因此如下的关系式(式4)也成立。
OLmg＜OLcg-D(IF1+IF2+IF3)···(式4)
在此，D(IF1+IF2+IF3)是绝缘膜IF1、绝缘膜IF2以及绝缘膜IF3的合计膜厚。
根据上述的特征，由于衬垫绝缘膜PAD未形成在控制栅电极CG的下方，而形成在存储栅电极MG的下方，因此能够例如在不使控制栅电极CG和鳍片FA的重叠量降低的情况下，使存储栅电极MG和鳍片FA的重叠量降低。因此，能够提高控制晶体管CT的驱动能力以及存储晶体管MT的耐久性。即，能够提高具有鳍片型非易失性存储器的半导体装置的性能。
并且，通过形成为鳍片型非易失性存储器，亚阈值特性提高，能够进行高速读取。
接着，对存储单元部A3和逻辑部B2进行说明。
在逻辑部B2未设置衬垫绝缘膜PAD。即，衬垫绝缘膜PAD在存储栅电极MG和元件隔离膜STM之间存在，在栅电极GE和元件隔离膜STL之间不存在。存储栅电极MG的下表面的高度Hmg与栅电极GE的下表面的高度He不同，比栅电极GE的下表面的高度Hge高。
并且，栅电极GE和鳍片FB的侧面FBs的重叠(重合)量OLge与存储栅电极MG和鳍片FA的侧面FAs的重叠(重合)量OLmg不同，与重叠(重合)量OLmg大。
通过使逻辑部B的晶体管Tr的栅电极GE和鳍片FB的侧面FBs的重叠(重合)量OLge增加，能够提高晶体管Tr的驱动能力，能够进行高速动作。并且，能够提高晶体管Tr的驱动能力且能够提高存储晶体管MT的耐久性。
并且，根据本实施方式的制造方法，由于在绝缘膜11上形成有衬垫绝缘膜PAD，因此在衬垫绝缘膜PAD的形成工序(步骤S8)中，能够防止侧向刻蚀进入到控制栅电极CG下的栅极绝缘膜GIt中而使控制晶体管CT的特性变差的情况。
即，如图12所示，由氮化硅膜构成的绝缘膜11夹设在用于形成衬垫绝缘膜PAD的由氧化硅膜构成的绝缘膜12和栅极绝缘膜GIt之间。因此，如图13所示，在对绝缘膜12实施各向同性刻蚀而形成比鳍片FA低的衬垫绝缘膜PAD时，绝缘膜11作为刻蚀阻挡物而发挥功能，因此能够防止栅极绝缘膜GIt被侧向刻蚀。
＜变形例1＞
变形例1是上述实施方式的变形例，衬垫绝缘膜PAD2的形成位置不同。其他特征与上述实施方式相同。图27是变形例1中的半导体装置的主要部分剖视图。在存储单元部A3中，衬垫绝缘膜PAD2配置在绝缘膜IF2的下方。换句话说，配置在绝缘膜IF2和元件隔离膜STM之间。衬垫绝缘膜PAD2是与上述实施方式的衬垫绝缘膜PAD同样的膜材质(膜材料)和膜厚。并且，衬垫绝缘膜PAD2形成在存储栅电极MG的下方，而未形成在鳍片FA的主面FAa上、控制栅电极CG的下方以及逻辑部B。
接着，说明变形例1的半导体装置的制造方法。图28～图30是变形例1中的半导体装置的制造工序中的主要部分剖视图。
在上述实施方式中，在使用图12说明的绝缘膜10、11的形成工序(步骤S7)之后，实施了衬垫绝缘膜PAD的形成工序(步骤S8)，但在变形例1中，在衬垫绝缘膜PAD2的形成工序(步骤S8)之后，实施绝缘膜10、11的形成工序(步骤S7)。另外，除此之外的工序与上述实施方式相同。
图28示出后述的衬垫绝缘膜PAD2的形成工序(步骤S8)的一部分工序。在上述的控制栅电极CG的形成工序(步骤S6)之后，在存储单元部A3中，以覆盖鳍片FA的主面FAa以及侧面FAs的方式形成鳍片FA的高度以上的膜厚的绝缘膜12。绝缘膜12例如由氧化硅膜构成。为了形成绝缘膜12，将氧化硅膜沉积在鳍片FA的主面FAa以及侧面FAs上，对该氧化硅膜实施CMP研磨，使形成在存储单元部A1、A2的控制栅电极CG上的绝缘膜9露出，从而形成绝缘膜12。
图29示出接着图28的衬垫绝缘膜PAD2的形成工序(步骤S8)的一部分工序。对绝缘膜12实施各向同性刻蚀，去除鳍片FA的主面FAa上的绝缘膜12。进而，继续进行各向同性刻蚀，在元件隔离膜STM上选择性地残留绝缘膜12，形成衬垫绝缘膜PAD2。衬垫绝缘膜PAD2的膜厚以及俯视视角下的形成区域与衬垫绝缘膜PAD相同。
图30接着衬垫绝缘膜PAD2的形成工序而示出绝缘膜10、11的形成工序(步骤S7)以及绝缘膜13的形成工序(步骤S9)。将绝缘膜10、11依次形成于鳍片FA的主面FAa以及侧面FAs。绝缘膜10是对鳍片FA的主面FAa以及侧面FAs进行热氧化而形成的氧化硅膜，其膜厚是4nm，比栅极绝缘膜GIt的膜厚厚。接着，绝缘膜11由氮化硅膜构成，其膜厚形成为7nm。接着，在绝缘膜11上形成绝缘膜13。绝缘膜13例如由氮氧化硅膜构成，将其膜厚形成为9nm。绝缘膜11、13在存储单元部A3中形成在衬垫绝缘膜PAD2上。其后，实施上述实施方式的步骤S10以后的工序。
根据变形例1的半导体装置的制造方法，在形成衬垫绝缘膜PAD2之后形成作为电荷蓄积层的绝缘膜11，因此绝缘膜11的表面不会受到衬垫绝缘膜PAD2的形成工序的刻蚀损伤。即，能够防止绝缘膜11的由刻蚀损伤而引起的电荷保持特性的劣化。
＜变形例2＞
变形例2是上述实施方式的变形例，上述实施方式是分离栅极型单元，但变形例2在由单栅极型单元构成的非易失性存储器这一点上为不同点。并且，逻辑部的晶体管的栅电极构造也不同。
在变形例2中，使用存储单元MC2、存储栅电极MG2、衬垫绝缘膜PAD3、晶体管Tr2、栅电极GE2等标号。此外，对与上述实施方式共用的部分标注同样的标号。
图31是变形例2中的半导体装置的主要部分俯视图。图32是变形例2中的半导体装置的主要部分剖视图。在图32中，示出存储单元部A的两个剖视图和逻辑部B的两个剖视图。存储单元部A1是沿着图31的A1-A1′的剖视图，存储单元部A3是沿着图31的A3-A3′的剖视图，逻辑部B1是沿着图31的B1-B1′的剖视图，逻辑部B2是沿着图31的B2-B2′的剖视图。
如图31所示，在存储单元部A沿Y方向等间隔地配置有在X方向上延伸的多个鳍片FA。在多个鳍片FA上配置有与多个鳍片FA交叉并沿Y方向(与X方向正交的方向)延伸的多个存储栅电极MG2。在存储栅电极MG2的两端以夹着存储栅电极MG2的方式形成有漏极区域MD和源极区域MS。即，存储单元MC2是单栅极型单元。
并且，逻辑部B的晶体管Tr2具有其栅电极GE2和漏极区域LD以及源极区域LS，漏极区域LD以及源极区域LS以夹着栅电极GE2的方式在栅电极GE2的两端形成于鳍片FB。
接着，使用图32对存储单元MC2以及晶体管Tr2的构造进行说明。
存储单元MC2具有存储栅电极(栅电极)MG2、漏极区域MD以及源极区域MS。存储栅电极(栅电极)MG2沿鳍片FA的主面FAa以及侧面FAs形成，栅极绝缘膜GIm夹设在存储栅电极MG2和半导体基板1(或者p型阱PW1)之间。栅极绝缘膜GIm由上述的绝缘膜IF1、IF2及IF3的层叠构造构成。并且，在存储单元部A中，在鳍片FA的外部(周围)形成有衬垫绝缘膜PAD3。
在逻辑部B中，在鳍片FB的主面FBa以及侧面FBs上隔着栅极绝缘膜GIL而形成有栅电极GE2，并在鳍片FB以夹着栅电极GE2的方式形成有漏极区域LD以及源极区域LS。在逻辑部B未形成衬垫绝缘膜PAD3。
接着，说明变形例2的半导体装置的制造方法。图33～图38是变形例2的半导体装置的制造工序中的主要部分剖视图。
首先，实施上述实施方式的步骤S1～步骤S4，准备图33所示的具有鳍片FA、FB的半导体基板1。
接着，如图34所示，实施上述实施方式的步骤S7。将上述的绝缘膜10、11依次形成于鳍片FA的主面FAa和侧面FAs以及鳍片FB的主面FBa和侧面FBs。
并且，图34示出后述的衬垫绝缘膜PAD3的形成工序(步骤S8)的一部分工序。在存储单元部A3以及逻辑部B2中，以覆盖鳍片FA的主面FAa和侧面FAs以及鳍片FB的主面FBa和侧面FBs的方式，形成鳍片FA、FB的高度以上的膜厚的绝缘膜12。绝缘膜12例如由氧化硅膜构成。为了形成绝缘膜12，将氧化硅膜沉积在绝缘膜11上，对该氧化硅膜实施CMP研磨，使形成在存储单元部A1、A3的存储栅电极MG上的绝缘膜11露出，从而形成绝缘膜12。
图35示出接着图34的衬垫绝缘膜PAD3的形成工序(步骤S8)的一部分工序。与上述实施方式同样地形成衬垫绝缘膜PAD3。在变形例2中，在逻辑部B2也形成有衬垫绝缘膜PAD3。
接着，如图35所示，实施绝缘膜13的形成工序(步骤S9)。在衬垫绝缘膜PAD3上形成绝缘膜13。
接着，如图36所示，例如在将覆盖存储单元部A并露出逻辑部B的光刻胶膜(未图示)作为掩模，去除逻辑部B的绝缘膜13、11及10和衬垫绝缘膜PAD3而将鳍片FB的主面FBa以及侧面FBs露出之后，在鳍片FB的主面FBa以及侧面FBs形成绝缘膜20。绝缘膜20由氧化硅膜、氮氧化硅膜或High-k膜或者它们的层叠膜构成。另外，覆盖存储单元部A并露出逻辑部B的光刻胶膜在形成绝缘膜20之前去除。
接着，如图37所示，实施存储栅电极MG的形成工序(步骤S10)。在绝缘膜13以及绝缘膜20的上方沉积导体膜14之后，对该导体膜14实施CMP处理，使导体膜14的表面平坦化。接着，通过对导体膜14进行图案形成，在存储单元部A形成存储栅电极MG2，在逻辑部B形成栅电极GE2。进而，对绝缘膜13、11及10实施刻蚀处理，形成与存储栅电极MG2相同的平面形状的绝缘膜IF3、IF2及IF1。绝缘膜IF3、IF2及IF1作为存储单元MC2的栅极绝缘膜GIm而发挥功能。并且，在逻辑部B中，将绝缘膜20加工成与栅电极GE2相同的平面形状，形成栅极绝缘膜GIL。
并且，如图37所示，实施n-型半导体区域(杂质扩散层)EX1、EX2、EX3的形成工序(步骤S12)，在存储栅电极MG2的两端形成n-型半导体区域EX1、EX2，在栅电极GE2的两端形成n-型半导体区域EX3。
接着，如图38所示，实施侧壁隔离部SW以及n+型半导体区域(杂质扩散层)SD1、SD2、SD3的形成工序(步骤S13)。并且，在存储栅电极MG2以及栅电极GE2的侧壁上形成侧壁隔离部SW。进而，在存储栅电极MG2的两端形成n+型半导体区域SD1、SD2，在栅电极GE2的两端形成n+型半导体区域SD3。
进而，实施硅化物层SC的形成工序(步骤S16)以及层间绝缘膜IL2、插塞式电极PG、金属配线MW的形成工序(步骤S17)，完成图32所示的变形例2的半导体装置。
接着，参照图40对变形例2的非易失性存储器的动作例进行说明。
图39是变形例2的存储单元MC2的等价电路图。图40是示出“写入”以及“擦除”时的向选择存储单元的各部位施加的电压的施加条件的一例的表。在图40的表中记载有在“写入”、“擦除”时分别施加于如图39所示的存储单元(选择存储单元)的存储栅电极MG2的电压Vmg、施加于源极区域MS的电压Vs、施加于漏极区域MD的电压Vd以及施加于p型阱PW1的电压Vb。另外，图40的表所示的是电压的施加条件的适当的一例，并不限定于此，能够根据需要进行各种变更。并且，在本实施方式中，将向存储单元MC2的栅极绝缘膜GIm中的绝缘膜IF2(作为电荷蓄积层的氮化硅膜)注入电子定义为“写入”，将注入空穴(hole：空穴)定义为“擦除”。
写入方式能够使用被称为所谓的CHE(Channel Hot Electron：沟道热电子注入)方式的写入方式。将例如图40的“写入”栏所示的电压施加于进行写入的选择存储单元的各部位，将电子注入到选择存储单元的栅极绝缘膜GIm中的绝缘膜IF2中，从而进行写入。此时，热电子在存储栅电极MG2的下方的沟道区域(源极和漏极之间)中产生，注入到存储栅电极MG2的下方的作为电荷蓄积层的绝缘膜IF2。即，热电子(电子)从半导体基板1侧注入到绝缘膜IF2中。所注入的热电子(电子)被绝缘膜IF2中的陷阱能级捕获，其结果是，存储单元的阈值电压上升。即，存储单元成为写入状态。
擦除方法基于所谓的FN隧穿方式。即，通过从存储栅电极MG2向作为电荷蓄积层的绝缘膜IF2进行空穴注入而进行擦除。将例如图40的“擦除”栏所示的电压施加于进行擦除的选择存储单元的各部位，将空穴注入到选择存储单元的绝缘膜IF2中，与所注入的电子重新结合，从而使存储单元的阈值电压下降。即，存储单元成为擦除状态。
这样一来，由于是在“写入”时将电子从半导体基板1侧注入到作为电荷蓄积层的绝缘膜IF2中而在“擦除”时将空穴从存储栅电极MG2注入到绝缘膜IF2中的方式，因此在变形例2的鳍片型非易失性存储单元中设置衬垫绝缘膜PAD3也是有效的。即，这是由于，在沿鳍片FA的主面FAa以及侧面FAs形成存储栅电极MG2以及作为电荷蓄积层的绝缘膜IF2的单栅极型单元中，在未设置衬垫绝缘膜PAD3的情况下，也如以图25(b)说明地，产生电子分布和空穴分布的不匹配，鳍片型非易失性存储单元的耐久性下降。
在变形例2中，衬垫绝缘膜PAD3也在存储栅电极MG2和元件隔离膜STM之间存在，在栅电极GE2和元件隔离膜STL之间不存在。因此，在上述实施方式中使用图26而说明的存储栅电极MG和逻辑部B2的晶体管Tr的栅电极GE的关系在变形例2中也是同样的。即，存储栅电极MG2的下表面的高度Hmg2与栅电极GE2的下表面的高度Hge2不同，比栅电极GE2的下表面的高度Hge2高。并且，栅电极GE2和鳍片FB的侧面FBs的重叠(重合)量OLge2与存储栅电极MG和鳍片FA的侧面FAs的重叠(重合)量OLmg2不同，比重叠(重合)量OLmg2大。
通过使存储栅电极MG2和鳍片FA的侧面FAs的重叠(重合)量OLmg2降低，能够提高存储单元MC2的耐久性。并且，通过使逻辑部B的晶体管Tr的栅电极GE和鳍片FB的侧面FBs的重叠(重合)量OLge2增加，能够提高晶体管Tr的驱动能力，能够进行高速动作。
＜变形例3＞
变形例3是上述实施方式的变形例，与变形例2同样地是具有由单栅极型单元构成的非易失性存储器的半导体装置，但在如下这一点上不同，即，未设置变形例2的衬垫绝缘膜PAD3，而将存储单元部A的元件隔离膜STM2形成得较厚。图41是变形例3的半导体装置的主要部分剖视图。图42是变形例3的半导体装置的制造工序中的主要部分剖视图。
如图41所示，存储单元部A的元件隔离膜STM2形成为比逻辑部B的元件隔离膜STL更厚。即，存储单元部A的元件隔离膜STM2的膜厚与将变形例2的衬垫绝缘膜PAD3的膜厚加上逻辑部B的元件隔离膜STL的膜厚而得到的厚度相等。因此，存储栅电极MG2和鳍片FA的侧面FAs的重叠量、存储栅电极MG2的下表面的高度、栅电极GE2和鳍片FB的侧面FBs的重叠量以及栅电极GE2的下表面的高度与上述变形例2相同。
接着，说明变形例3的半导体装置的制造方法。在上述实施方式中，在图8的元件隔离膜STM、STL的形成工序(步骤S4)中，对绝缘膜6实施刻蚀处理，使绝缘膜6的主面6a后退而形成了相等的高度的元件隔离膜STM、STL。在变形例3中，以两个阶段实施绝缘膜6的刻蚀处理。即，在第一阶段中，在存储单元部A以及逻辑部B形成存储单元部A的元件隔离膜STM2，在第二阶段中，在通过例如光刻胶膜(未图示)覆盖了存储单元部A的状态下，通过对逻辑部B的绝缘膜6选择性地进行刻蚀，形成逻辑部B的元件隔离膜STL。这样一来，能够形成厚度不同的元件隔离膜STM2、STL。即，能够准备具有从元件隔离膜STM2、STL露出的露出高度不同的鳍片FA、FB的半导体基板1。
接着，通过与变形例2同样的制造方法，能够制造变形例3的半导体装置。其中，不实施变形例2的衬垫绝缘膜PAD3的形成工序。
在变形例3的制造方法中，通过将元件隔离膜STM2形成得较厚而不形成衬垫绝缘膜，因此与变形例1同样地，作为电荷蓄积层的绝缘膜11不会受到刻蚀损伤，能够防止电荷保持特性的劣化。
在上文中，将由本发明者完成的发明基于其实施方式而具体地进行了说明，但本发明当然不限定于上述实施方式，在不脱离其主旨的范围内能够进行各种变更。
此外，将上述实施方式所示的内容的一部分记载在下文中。
[附记1]
一种半导体装置的制造方法，所述半导体装置具有：突出部，从半导体基板的上表面沿与所述上表面垂直的方向突出，在所述上表面的第一方向上具有宽度，并沿与所述第一方向正交的第二方向延伸；元件隔离膜，与所述突出部相接，以包围所述突出部的下端部的方式位于所述半导体基板的所述上表面上；第一栅电极，配置于所述半导体基板的所述上表面的第一区域，并在所述突出部以及所述元件隔离膜上沿所述第一方向延伸；以及第二栅电极，配置于所述半导体基板的所述上表面的与所述第一区域不同的第二区域，并在所述突出部以及所述元件隔离膜上沿所述第一方向延伸，所述半导体装置的制造方法具有如下的工序：工序(a)，准备具有所述突出部和所述元件隔离膜的半导体基板；工序(b)，在所述第一区域中，在所述突出部的侧面上隔着第一栅极绝缘膜而形成所述第一栅电极；工序(c)，在所述第二区域中，在所述突出部的侧面、所述元件隔离膜以及所述第一栅电极上形成具有电荷蓄积层的第二栅极绝缘膜；工序(d)，在所述第二栅极绝缘膜上沉积第一绝缘膜之后，去除在所述突出部以及所述第一栅电极的上方形成的所述第一绝缘膜，在所述第二区域中，在所述元件隔离膜上形成由所述第一绝缘膜构成的衬垫绝缘膜；以及工序(e)，在所述第二区域中，在形成在所述突出部的所述侧面上的所述第二栅极绝缘膜上以及所述元件隔离膜的上方形成所述第二栅电极。
[附记2]
在附记1所述的半导体装置的制造方法中，在所述工序(d)中，所述第一栅电极以及所述第一栅极绝缘膜被所述第二栅极绝缘膜覆盖。
[附记3]
在附记2所述的半导体装置的制造方法中，所述第一栅极绝缘膜以及所述第一绝缘膜由氧化硅膜构成，所述第二栅极绝缘膜由氮化硅膜构成。
[附记4]
在附记1所述的半导体装置的制造方法中，在所述工序(d)和所述工序(e)之间具有工序(f)，在该工序(f)中，在所述第二区域中，在所述突出部的所述第二绝缘膜上以及所述衬垫绝缘膜上形成第二绝缘膜。
[附记5]
一种半导体装置的制造方法，所述半导体装置具有：突出部，从半导体基板的上表面沿与所述上表面垂直的方向突出，在所述上表面的第一方向上具有宽度，并沿与所述第一方向正交的第二方向延伸；元件隔离膜，与所述突出部相接，以包围所述突出部的下端部的方式位于所述半导体基板的所述上表面上；第一栅电极，配置于所述半导体基板的所述上表面的第一区域，在所述突出部以及所述元件隔离膜上沿所述第一方向延伸；以及第二栅电极，配置于所述半导体基板的所述上表面的与所述第一区域不同的第二区域，在所述突出部以及所述元件隔离膜上沿所述第一方向延伸，所述半导体装置的制造方法具有如下的工序：工序(a)，准备具有所述突出部和所述元件隔离膜的半导体基板；工序(b)，在所述第一区域中，在所述突出部的侧面上隔着第一栅极绝缘膜而形成所述第一栅电极；工序(c)，在以覆盖所述突出部的方式沉积第一绝缘膜之后，去除在所述突出部以及所述第一栅电极的上方形成的所述第一绝缘膜，在所述第二区域中，在所述元件隔离膜上形成由所述第一绝缘膜构成的衬垫绝缘膜；工序(d)，在所述第二区域中，在所述突出部的侧面以及所述衬垫绝缘膜的上方形成具有电荷蓄积层的第二栅极绝缘膜；以及工序(e)，在所述第二区域中，在形成在所述突出部的所述侧面上的所述第二栅极绝缘膜上以及所述元件隔离膜的上方形成所述第二栅电极。
[附记6]
一种半导体装置的制造方法，具有如下的工序：工序(a)，准备半导体基板，该半导体基板具有第一突出部、第二突出部、第一元件隔离膜以及第二元件隔离膜，所述第一突出部从所述半导体基板的上表面沿垂直的方向突出并形成于所述上表面的第一区域，所述第二突出部形成于与所述第一区域不同的第二区域，所述第一元件隔离膜与所述第一突出部的下部接触并包围所述第一突出部，所述第二元件隔离膜与所述第二突出部的下部接触并包围所述第二突出部；工序(b)，在所述第一突出部、所述第一元件隔离膜、所述第二突出部、所述第二元件隔离膜的上方形成具有电荷蓄积层的第一绝缘膜；工序(c)，在所述第一绝缘膜上沉积第二绝缘膜之后，对所述第二绝缘膜实施刻蚀处理，在所述第一元件隔离膜以及所述第二元件隔离膜的上方形成由所述第二绝缘膜构成的衬垫绝缘膜；工序(d)，在所述第一突出部、所述第一元件隔离膜上的衬垫绝缘膜、所述第二突出部以及所述第二元件隔离膜上的衬垫绝缘膜的上方形成第三绝缘膜；工序(e)，在所述第二区域中，去除所述第三绝缘膜以及所述第二绝缘膜；工序(f)，在所述第一区域的所述第三绝缘膜的上方形成第一导体膜；以及工序(g)，在所述第二区域的所述第二突出部的上方形成第二导体膜。
[附记7]
一种半导体装置的制造方法，具有如下的工序：工序(a)，准备半导体基板，该半导体基板具有第一突出部和第二突出部，所述第一突出部从所述半导体基板的上表面沿垂直的方向突出并形成于所述上表面的第一区域，所述第二突出部形成于与所述第一区域不同的第二区域；工序(b)，形成第一元件隔离膜和第二元件隔离膜，所述第一元件隔离膜与所述第一突出部的下部接触并包围所述第一突出部，所述第二元件隔离膜与所述第二突出部的下部接触并包围所述第二突出部；工序(c)，在所述第一突出部以及所述第一元件隔离膜的上方形成具有电荷蓄积层的第一绝缘膜；工序(d)，在所述第一绝缘膜上形成第二绝缘膜之后，在所述第二绝缘膜上形成第一导体膜；以及工序(e)，在所述第二突出部的上方形成第三绝缘膜之后，在所述第三绝缘膜上形成第二导体膜，所述第一元件隔离膜比所述第二元件隔离膜厚。
标号说明
A、A1、A2、A3 存储单元部
B、B1、B2 逻辑部
BL 位线
CG 控制栅电极
CHP 半导体芯片
CNT 接触孔
CT 控制晶体管
DG 虚设栅极
EX1、EX2、EX3 n-型半导体区域
FA、FB 鳍片
FAa、FBa 主面
FAs、FBs 侧面
GE、GE2 栅电极
GIm、GIt、GIL 栅极绝缘膜
HK 绝缘膜
IF1、IF2、IF3 绝缘膜
IL1、IL2 层间绝缘膜
LD 漏极区域
LS 源极区域
MC、MC2 存储单元
MD 漏极区域
ME1、ME2 金属膜
MG 存储栅电极
MS 源极区域
MT 存储晶体管
MW 金属配线
PAD 衬垫绝缘膜
PG 插塞式电极
PR1 光刻胶膜
PW1、PW2 p型阱
SC 硅化物层
SD1、SD2、SD3 n+型半导体区域
SL 源极线
SP 隔离部
STM、STM2、STL 元件隔离膜
STMa、STLa 主面
SW 侧壁隔离部
Tr、Tr2 晶体管
TR1 槽
1 半导体基板
1a 主面(上表面)
1b 背面
2、3、6、7、9、10、11、12、13、16 绝缘膜
4、15 掩膜
5 硬掩膜
6a 主面
8、14 导体膜
100 CPU
200 RAM
300 模拟电路
400 EEPROM
500 闪存器
600 I/O电路。

Claims (15)

1.一种半导体装置，具有：
半导体基板，具有上表面；
元件隔离膜，形成于所述半导体基板的上表面；
突出部，是所述半导体基板的一部分，贯通所述元件隔离膜而沿与所述上表面垂直的方向突出，具有在所述上表面的第一方向上彼此相对的第一侧面以及第二侧面和将所述第一侧面以及所述第二侧面连结的主面，所述突出部沿与所述第一方向正交的第二方向延伸；
第一栅电极，隔着第一绝缘膜而配置在所述第一侧面上，并沿所述第一方向延伸；
第二栅电极，隔着包含电荷蓄积层的第二绝缘膜而配置在所述第一侧面上，并沿所述第一方向延伸；
第三绝缘膜，位于所述第一栅电极和所述第二栅电极之间；以及
第一半导体区域和第二半导体区域，以夹着所述第一栅电极和所述第二栅电极的方式形成在所述突出部内，
在与所述上表面垂直的方向上，所述第二栅电极与所述第一侧面重叠的第一重叠长度比所述第一栅电极与所述第一侧面重叠的第二重叠长度小。
2.根据权利要求1所述的半导体装置，其中，
还具有配置在所述元件隔离膜和所述第二栅电极之间的第四绝缘膜，
所述第四绝缘膜未配置在所述元件隔离膜和所述第一栅电极之间。
3.根据权利要求2所述的半导体装置，其中，
所述第二绝缘膜在所述元件隔离膜上延伸，
所述第四绝缘膜配置在所述第二绝缘膜和所述第二栅电极之间。
4.根据权利要求2所述的半导体装置，其中，
所述第二绝缘膜在所述元件隔离膜上延伸，
所述第四绝缘膜配置在所述第二绝缘膜和所述元件隔离膜之间。
5.根据权利要求1所述的半导体装置，其中，
还具有：
第四绝缘膜，形成在所述第二绝缘膜和所述第一侧面之间；以及
第五绝缘膜，形成在所述第二绝缘膜和所述第二栅电极之间，
所述第一重叠长度比从所述第二重叠长度减去所述第二绝缘膜、所述第四绝缘膜以及所述第五绝缘膜的膜厚而得到的值小。
6.根据权利要求5所述的半导体装置，其中，
所述第二绝缘膜以及所述第五绝缘膜在从所述第一侧面上到所述元件隔离膜上连续地延伸。
7.根据权利要求1所述的半导体装置，其中，
所述第二绝缘膜由氮化硅膜构成。
8.一种半导体装置，具有：
半导体基板，具有上表面；
元件隔离膜，形成于所述半导体基板的上表面；
第一突出部，是所述半导体基板的一部分，贯通所述元件隔离膜而沿与所述上表面垂直的方向突出，具有彼此相对的第一侧面以及第二侧面和将所述第一侧面以及所述第二侧面连结的第一主面；
第二突出部，是所述半导体基板的一部分，贯通所述元件隔离膜而沿与所述上表面垂直的方向突出，具有彼此相对的第三侧面以及第四侧面和将所述第三侧面以及所述第四侧面连结的第二主面；
第一栅电极，隔着第一绝缘膜、作为电荷蓄积层的第二绝缘膜以及第三绝缘膜而配置在所述第一侧面上；
第二栅电极，隔着第四绝缘膜而配置在所述第三侧面上；
第一半导体区域以及第二半导体区域，以夹着所述第一栅电极的方式形成在所述第一突出部内；以及
第三半导体区域以及第四半导体区域，以夹着所述第二栅电极的方式形成在所述第二突出部内，
在与所述上表面垂直的方向上，所述第一栅电极与所述第一侧面重叠的第一重叠长度比所述第二栅电极与所述第三侧面重叠的第二重叠长度小。
9.根据权利要求8所述的半导体装置，其中，
还具有配置在所述元件隔离膜和所述第一栅电极之间的第五绝缘膜，
所述第五绝缘膜未配置在所述元件隔离膜和所述第二栅电极之间。
10.根据权利要求9所述的半导体装置，其中，
所述第二绝缘膜在所述元件隔离膜上延伸，
所述第五绝缘膜配置在所述第二绝缘膜和所述第二栅电极之间。
11.根据权利要求9所述的半导体装置，其中，
所述第二绝缘膜在所述元件隔离膜上延伸，
所述第五绝缘膜配置在所述第二绝缘膜和所述元件隔离膜之间。
12.根据权利要求8所述的半导体装置，其中，
与所述第一栅电极重叠的元件隔离膜的膜厚比与所述第二栅电极重叠的元件隔离膜的膜厚厚。
13.根据权利要求12所述的半导体装置，其中，
所述第一突出部的从所述元件隔离膜露出的部分的高度比所述第二突出部的从所述元件隔离膜露出的部分的高度低。
14.根据权利要求8所述的半导体装置，其中，
所述第二绝缘膜由氮化硅膜构成。
15.根据权利要求14所述的半导体装置，其中，
所述第一绝缘膜以及所述第三绝缘膜由氧化硅膜构成。
CN201610686046.2A 2015-09-18 2016-08-18 半导体装置 Active CN106558588B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-186033 2015-09-18
JP2015186033A JP6578172B2 (ja) 2015-09-18 2015-09-18 半導体装置

Publications (2)

Publication Number Publication Date
CN106558588A true CN106558588A (zh) 2017-04-05
CN106558588B CN106558588B (zh) 2022-02-22

Family

ID=58283199

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610686046.2A Active CN106558588B (zh) 2015-09-18 2016-08-18 半导体装置

Country Status (5)

Country Link
US (3) US9780109B2 (zh)
JP (1) JP6578172B2 (zh)
KR (1) KR20170034345A (zh)
CN (1) CN106558588B (zh)
TW (1) TW201721756A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109979943A (zh) * 2017-12-28 2019-07-05 联华电子股份有限公司 半导体元件及其制造方法
TWI689080B (zh) * 2017-05-08 2020-03-21 聯華電子股份有限公司 記憶體裝置
TWI693698B (zh) * 2018-03-22 2020-05-11 美商超捷公司 基於兩個電晶體finfet的分離閘非揮發性浮閘快閃記憶體及製造方法
CN115152020A (zh) * 2020-02-27 2022-10-04 硅存储技术股份有限公司 形成具有finfet分裂栅非易失性存储器单元和finfet逻辑器件的设备的方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6578172B2 (ja) * 2015-09-18 2019-09-18 ルネサスエレクトロニクス株式会社 半導体装置
EP3371829B1 (en) * 2015-11-03 2020-11-25 Silicon Storage Technology, Inc. Integration of split gate non-volatile flash memory with finfet logic
US10277227B2 (en) * 2016-05-31 2019-04-30 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device layout
JP6786440B2 (ja) * 2017-05-18 2020-11-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6885787B2 (ja) * 2017-05-26 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6783710B2 (ja) * 2017-06-22 2020-11-11 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
KR102350485B1 (ko) 2017-08-18 2022-01-14 삼성전자주식회사 반도체 소자
JP6998267B2 (ja) * 2018-05-08 2022-01-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7038607B2 (ja) 2018-06-08 2022-03-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7101071B2 (ja) * 2018-07-27 2022-07-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11751398B2 (en) 2020-09-15 2023-09-05 Ememory Technology Inc. Memory structure and operation method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1917177A (zh) * 2005-08-16 2007-02-21 力晶半导体股份有限公司 分离栅极快闪存储器及其制造方法
CN101207135A (zh) * 2006-12-15 2008-06-25 株式会社瑞萨科技 非易失性半导体存储器件及其制造方法
CN103545317A (zh) * 2012-07-09 2014-01-29 瑞萨电子株式会社 半导体器件及其制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3583583B2 (ja) * 1997-07-08 2004-11-04 株式会社東芝 半導体装置及びその製造方法
US6831310B1 (en) * 2003-11-10 2004-12-14 Freescale Semiconductor, Inc. Integrated circuit having multiple memory types and method of formation
US7138681B2 (en) * 2004-07-27 2006-11-21 Micron Technology, Inc. High density stepped, non-planar nitride read only memory
JP2006041354A (ja) 2004-07-29 2006-02-09 Renesas Technology Corp 半導体装置及びその製造方法
JP2006066564A (ja) * 2004-08-26 2006-03-09 Renesas Technology Corp 半導体装置およびその製造方法
JP2007184489A (ja) * 2006-01-10 2007-07-19 Toshiba Corp 半導体集積回路装置及びその製造方法
US20070269948A1 (en) * 2006-05-19 2007-11-22 Dirk Manger Non-volatile memory array and method of fabricating the same
JP5693380B2 (ja) * 2011-05-30 2015-04-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2013191807A (ja) * 2012-03-15 2013-09-26 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US9755031B2 (en) * 2014-12-19 2017-09-05 Stmicroelectronics, Inc. Trench epitaxial growth for a FinFET device having reduced capacitance
JP6557095B2 (ja) * 2015-08-26 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置
JP6578172B2 (ja) * 2015-09-18 2019-09-18 ルネサスエレクトロニクス株式会社 半導体装置
JP6591311B2 (ja) * 2016-02-24 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6696865B2 (ja) * 2016-08-31 2020-05-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1917177A (zh) * 2005-08-16 2007-02-21 力晶半导体股份有限公司 分离栅极快闪存储器及其制造方法
CN101207135A (zh) * 2006-12-15 2008-06-25 株式会社瑞萨科技 非易失性半导体存储器件及其制造方法
CN103545317A (zh) * 2012-07-09 2014-01-29 瑞萨电子株式会社 半导体器件及其制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI689080B (zh) * 2017-05-08 2020-03-21 聯華電子股份有限公司 記憶體裝置
CN109979943A (zh) * 2017-12-28 2019-07-05 联华电子股份有限公司 半导体元件及其制造方法
TWI693698B (zh) * 2018-03-22 2020-05-11 美商超捷公司 基於兩個電晶體finfet的分離閘非揮發性浮閘快閃記憶體及製造方法
CN115152020A (zh) * 2020-02-27 2022-10-04 硅存储技术股份有限公司 形成具有finfet分裂栅非易失性存储器单元和finfet逻辑器件的设备的方法

Also Published As

Publication number Publication date
CN106558588B (zh) 2022-02-22
TW201721756A (zh) 2017-06-16
KR20170034345A (ko) 2017-03-28
US9780109B2 (en) 2017-10-03
US10062706B2 (en) 2018-08-28
JP6578172B2 (ja) 2019-09-18
JP2017059796A (ja) 2017-03-23
US20170345842A1 (en) 2017-11-30
US20170084625A1 (en) 2017-03-23
US20190006382A1 (en) 2019-01-03

Similar Documents

Publication Publication Date Title
CN106558588A (zh) 半导体装置
US20200295018A1 (en) Semiconductor device
US11342348B2 (en) Non-volatile semiconductor memory device and manufacturing method thereof
US9818757B2 (en) Semiconductor device
CN107818979B (zh) 半导体装置
JP6998267B2 (ja) 半導体装置およびその製造方法
US20160079160A1 (en) Semiconductor device
CN108336089A (zh) 半导体器件以及制造半导体器件的方法
US20160079265A1 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
JP2018200936A (ja) 半導体装置および半導体装置の製造方法
CN109494225A (zh) 半导体器件及其制造方法
US10395742B2 (en) Semiconductor device
JP7042726B2 (ja) 半導体装置の製造方法
JP6275920B2 (ja) 半導体装置およびその製造方法
TW202224158A (zh) 半導體裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant