KR20080039074A - 비휘발성 메모리 소자의 제조방법 - Google Patents

비휘발성 메모리 소자의 제조방법 Download PDF

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Abstract

본 발명은 고집적화를 구현할 수 있는 비휘발성 메모리 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 소자 분리막이 형성된 기판을 제공하는 단계와, 상기 기판 중 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 양측에 형성된 상기 소자 분리막을 식각하여 상기 트렌치를 확장시키는 단계와, 상기 확장된 트렌치로 노출되는 상기 기판 상에 하부 절연막을 형성하는 단계와, 상기 확장된 트렌치의 내측면에 각각 서로 분리된 제1 및 제2 전하 저장층을 형성하는 단계와, 상기 제1 및 제2 전하 저장층을 덮도록 상부 절연막을 형성하는 단계와, 상기 확장된 트렌치가 매립되도록 상기 상부 절역막 상에 게이트 전극을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
비휘발성 메모리 소자, 리세스, 새들형 핀, SONOS, 전하 저장층, 고유전막

Description

비휘발성 메모리 소자의 제조방법{METHOD FOR MANUFACTURING NON VOLATILE MEMORY DEVICE}
도 1은 종래기술에 따른 SONOS(Silicon-Oxide-Nitride-Oxide-Semiconductor; SONOS) 메모리 소자의 단면도.
도 2는 본 발명의 실시예1에 따른 비휘발성 메모리 소자를 도시한 도면.
도 3a 내지 도 3f는 도 2에 도시된 비휘발성 메모리 소자의 제조방법을 도시한 공정 사시도.
도 4는 본 발명의 실시예2에 따른 비휘발성 메모리 소자를 도시한 도면.
도 5a 내지 도 5g는 도 2에 도시된 비휘발성 메모리 소자의 제조방법을 도시한 공정 사시도.
<도면의 주요 부분에 대한 부호의 설명>
20, 120 : 기판
21, 121 : 소자 분리막
23, 126 : 트렌치
24, 125 : 하부 절연막
25, 126 : 전하 저장층용 물질(질화막)
25A, 25B, 126A, 126B : 전하 저장층
28, 127 : 상부 절연막
29, 128 : 게이트 전극
본 발명은 반도체 제조 기술에 관한 것으로, 특히 SONOS(Silicon Oxide Nitride Oxide Silicon) 구조를 갖는 비휘발성 메모리 소자의 제조방법에 관한 것이다.
일반적으로, 정보 통신 분야에서 데이터 메모리 소자인 반도체 메모리 소자는 휘발성 메모리 소자(volatile memory device)와 비휘발성 메모리 소자(non-volatile memory device)로 분류된다. 먼저, 휘발성 메모리 소자는 전원을 끊으면 기억하고 있던 데이터(data)가 없어지는 특성을 갖는 메모리 소자로 RAM(Random Access Memory) 등이 있다. 이에 반해, 비휘발성 메모리 소자는 전원을 끊어도 기억하고 있는 데이터를 잃지 않는 특성을 갖는 메모리 소자로 ROM(Read Only Memory) 등이 있다.
이중, 비휘발성 메모리 소자로는 전하 포획(charge-trapping) 소자를 들 수가 있다. 예를 들어, 부유 게이트(floating gate)라 지칭하는 고립된 전도체에 전 하가 저장되는 전계 효과 소자인 부유 게이트형 메모리 소자가 있다. 부유 게이트형 메모리 소자는 기판과 게이트 전극 사이에 형성된 절연막에 의해 고립된 전도체인 부유 게이트를 형성하고, 부유 게이트 내에 전하를 저장하는 방법으로 프로그램을 수행한다.
부유 게이트형 메모리 소자는 전도체 부유 게이트를 사용하므로 부유 게이트와 기판을 이격시키는 터널 절연막 일부에 결함이 발생하면 부유 게이트에 저장된 모든 전하를 잃을 수 있다. 따라서, 부유 게이트형 메모리 소자는 신뢰성(reliability)을 유지하기 위해 메모리 소자에 후술하는 부유 포획(floating trap)형 메모리 소자에 비해 상대적으로 두꺼운 터널 산화막이 필요하다. 이 경우 터널 산화막의 두께를 증가시킴에 따라 높은 동작전압이 요구되어 복잡한 주변회로가 필요하다. 그 결과 소자 고집적화의 한계를 가지며 높은 소비전력의 문제점을 가진다.
한편, 전하 포획 소자의 다른 예로는 전계 효과 소자의 절연성 벌크 트랩(bulk trap)에 전하를 저장하는 부유 포획형 메모리 소자가 있다. 이러한 부유 포획형 메모리 소자는 게이트 전극과 기판 사이에 설치된 절연성 전하 저장층 내에서 형성되는 트랩에 전하를 저장하는 방법에 의해 프로그램을 수행한다. 부유 포획형 메모리 소자의 예로는 금속-질화막-산화막-반도체(Metal-Nitride-Oxide-Semiconductor; MNOS), 금속-알루미나-산화막-반도체(Metal-Alumina-Oxide-Semiconductor; MAOS), 금속-알루미나-산화막-반도체(Metal-Alumina-Semiconductor; MAS), 실리콘-산화막-질화막-산화막-반도체(Silicon-Oxide- Nitride-Oxide-Semiconductor; SONOS) 메모리 소자(이하, 소노스 소자라 함) 등이 있다.
도 1은 종래기술에 따른 소노스 소자의 구조를 설명하기 위하여 도시한 단면도이다.
도 1에 도시된 바와 같이, 소노스 소자는 소자 분리막(2)이 형성된 기판(1) 상에 순차적으로 적층된 하부 절연막(3), 전하 저장층(4), 상부 절연막(5) 및 게이트 전극(6)으로 이루어진다. 이때, 하부 절연막(3)과 상부 절연막(5)은 CVD(Chemical Vapor Deposition) SiO2막으로 형성하고, 전하 저장층(4)은 Si3N4막으로 형성한다.
이러한 구조를 갖는 소노스 소자는 부유 게이트형 메모리 소자인 플래시 메모리 소자와 달리 부유 포획형 메모리 소자로서 하부 절연막(3)과 상부 절연막(5) 사이에 개재된 질화막, 즉 전하 저장층(4)에 전하를 저장하는 방식으로 프로그램을 수행한다.
그러나, 도 1에 도시된 일반적인 소노스 소자의 구조로는 집적도를 높이는데 한계가 있다.
이러한 문제를 해결하기 위해 3차원 구조로 다채널을 구현한 리세스형(recess type) 트랜지스터 구조 또는 새들형(saddle type) 구조를 갖는 트랜지스터 구조와 소노스 소자의 구조를 결합한 새로운 비휘발성 메모리 소자에 대한 연구가 요구되고 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 고집적화를 구현할 수 있는 비휘발성 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 공정을 단순화시킬 수 있는 비휘발성 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
셋째, 본 발명은 전하 저장층의 손상을 최소화하여 소자의 동작 특성(신뢰성)을 향상시킬 수 있는 비휘발성 메모리 소자의 제조방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 소자 분리막이 형성된 기판을 제공하는 단계와, 상기 기판 중 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 양측에 형성된 상기 소자 분리막을 식각하여 상기 트렌치를 확장시키는 단계와, 상기 확장된 트렌치로 노출되는 상기 기판 상에 하부 절연막을 형성하는 단계와, 상기 확장된 트렌치의 내측면에 각각 서로 분리된 제1 및 제2 전하 저장층을 형성하는 단계와, 상기 제1 및 제2 전하 저장층을 덮도록 상부 절연막을 형성하는 단계와, 상기 확장된 트렌치가 매립되도록 상기 상부 절역막 상에 게이트 전극을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한 다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 소자 분리막이 형성된 기판을 제공하는 단계와, 상기 소자 분리막의 일부를 식각하는 단계와, 상기 기판 중 상기 소자 분리막의 식각된 부위와 대응되는 부위를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치로 노출되는 상기 기판 상에 하부 절연막을 형성하는 단계와, 상기 트렌치의 내측면에 각각 서로 분리된 제1 및 제2 전하 저장층을 형성하는 단계와, 상기 제1 및 제2 전하 저장층을 덮도록 상부 절연막을 형성하는 단계와, 상기 트렌치가 매립되도록 상기 상부 절역막 상에 게이트 전극을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 소자 분리막이 형성된 기판을 제공하는 단계와, 서로 연통되도록 상기 소자 분리막과 상기 기판 중 일부를 동시에 식각하여 트렌치를 형성하는 단계와, 상기 트렌치로 노출되는 상기 기판 상에 하부 절연막을 형성하는 단계와, 상기 트렌치의 내측면에 각각 서로 분리된 제1 및 제2 전하 저장층을 형성하는 단계와, 상기 제1 및 제2 전하 저장층을 덮도록 상부 절연막을 형성하는 단계와, 상기 트렌치가 매립되도록 상기 상부 절역막 상에 게이트 전극을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
본 발명에서는 3차원 구조로 다채널을 구현한 리세스형 트랜지스터 구조 또는 새들형-핀과 리세스 구조가 결합된 형태- 구조를 갖는 트랜지스터 구조와 소노스 소자의 구조를 결합한 새로운 비휘발성 메모리 소자 및 그 제조방법을 제안한 다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예1
도 2의 (a)는 본 발명의 실시예1에 따른 비휘발성 메모리 소자의 사시도이고, (b)는 (a)에 도시된 I-I' 절취선을 따라 도시한 단면도이고, (c)는 (a)에 도시된 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면도이다. 또한, 도 3a 내지 도 3f는 도 2에 도시된 본 발명의 실시예1에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위해 도시한 공정 사시도이다. 여기서는, 일례로 3차원 구조를 갖는 다채널 구조에서 새들형 트랜지스터와 소노스 소자를 결합한 비휘발성 메모리 소자를 설명하기로 한다.
도 2의 (a) 내지 (c)에 도시된 바와 같이, 본 발명의 실시예1에 따른 비휘발성 메모리 소자는 리세스형 트렌치(23, 도 3a참조)를 구비한 기판(20)과, 트렌치(23)를 포함하는 기판(20) 표면 단차를 따라 형성된 하부 유전체막(24)과, 트렌 치(23) 내에서 서로 전기적으로 분리되도록 트렌치(23)의 내측벽부에 각각 형성된 제1 및 제2 전하 저장층(25A, 25B)과, 제1 및 제2 전하 저장층(25A, 25B)의 표면 단차를 따라 형성된 상부 유전체막(28)과, 트렌치(23)가 매립되도록 상부 유전체막(28) 상에 형성된 게이트 전극(29)을 구비한다. 이때, 제1 및 제2 전하 저장층(25A, 25B)은 비휘발성 메모리 소자에 있어 서로 독립적으로 동작하는 부유 게이트로 기능하도록 트렌치(23) 내에서 서로 일정 거리 이격되되, 그 구조는 스페이서(sapcer) 형태를 갖는다.
도 2에 도시된 본 발명의 실시예1에 따른 비휘발성 메모리 소자의 제조방법을 설명하면 다음과 같다.
먼저, 도 3a에 도시된 바와 같이, 소자 분리막(21)이 형성된 기판(20)을 제공한다.
이어서, 기판(20)의 액티브 영역(active region)을 식각하여 리세스형 트렌치(23)를 형성한다.
이어서, 도 3b에 도시된 바와 같이, 트렌치(23, 도 3a참조)의 저면과 내측면을 포함하는 기판(20)의 액티브 영역의 표면에 산화공정을 통해 하부 유전체막(24)을 형성한다.
이어서, 도 3c에 도시된 바와 같이, 트렌치(23, 도 3a참조)의 저면과 내측면에 형성된 하부 유전체막(24)을 포함하는 전체 구조 상부에 전하 저장층으로 질화막(25)을 형성한다.
이어서, 도 3d에 도시된 바와 같이, 에치백(etch back)과 같은 전면식각공정 을 통해 질화막(25)을 식각하여 트렌치(23, 도 3a참조)의 저면과 내측면에만 질화막(25)을 잔류시킨다.
이어서, 도 3e에 도시된 바와 같이, 트렌치(23, 도 3a참조)의 저면과 내측면에 잔류된 질화막(25)에 대해 식각공정을 실시하여 서로 대향하도록 서로 분리시킨다. 이로써, 트렌치(23) 내측면에 스페이서 형태를 갖는 제1 및 제2 전하 저장층(25A, 25B)이 형성된다.
이어서, 제1 및 제2 전하 저장층(25A, 25B)과 이웃하는 소자 분리막(21)을 식각하여 제1 및 제2 전하 저장층(25A, 25B) 하부에서 돌출된 핀(fin)(20A)을 형성한다.
이어서, 핀(20A)을 포함한 전체 구조 상부면의 단차를 따라 상부 유전체막(28)을 형성한다.
이어서, 유전체막(28) 상부에 게이트 전극(29)을 형성한다.
이어서, 도시되진 않았지만 기판(20)의 소정 액티브 영역 내에 이온주입공정을 실시하여 소스/드레인 영역을 형성한다. 이로써, 비휘발성 메모리 소자의 단위 셀이 완성된다.
이러한 본 발명의 실시예1에 따른 비휘발성 메모리 소자의 동작은 다음과 같다.
본 발명의 실시예1에 따른 비휘발성 메모리 소자의 단위 셀은 노아(NOR type) 플래시 메모리 소자의 단위 셀과 동일한 방법으로 프로그램 및 소거 동작이 이루어진다. 즉, 프로그램 동작은 전자이온주입(hot carrier electron injection) 방식으로 이루어지고, 소거 동작은 F-N 터널링(Fowler-Nordheim tunneling) 방식으로 이루어진다.
프로그램 동작
제1 전하 저장층(25A)에 대한 프로그램 동작시에는 게이트 전극(29)에 9V 정도의 전압을 인가하고 제1 전하 저장층(25A)과 인접한 접합영역에 5V 정도의 전압을 인가하며, 제2 전하 저장층(25B)과 인접한 접합영역(소스 또는 드레인 영역)에 접지(0V)를 인가한다. 그러면, 채널 영역에서는 전자가 발생하고, 이때 발생된 전자는 게이트 전극(29)에 인가된 고전압에 이끌려서 제1 전하 저장층(25A)으로 주입되면서 제1 전하 저장층(25A)의 프로그램 동작이 이루어진다. 한편, 제2 전하 저장층(25B)에 대한 프로그램 동작시에는 게이트 전극(29)에 9V 정도의 전압을 인가하고 제2 전하 저장층(25B)과 인접한 접합영역에 5V 정도의 전압을 인가하며, 제1 전하 저장층(25A)과 인접한 접합영역에 0V를 인가한다. 그러면, 채널 영역에서는 전가가 발생하고, 이때 발생된 전자는 게이트 전극(29)에 인가된 고전압에 이끌려서 제2 전하 저장층(25B)으로 주입되면서 제2 전하 저장층(25B)에 프로그램 동작이 이루어진다.
소거 동작
소거 동작시에는 전체적으로 게이트 전극(29)에 -7.5V 정도의 전압을 인가하고, 기판(20)에는 9V 정도의 전압을 걸어주면 F-N 터널링 방식에 의해 제1 및 제2 전하 저장층(25A, 25B)에 주입된 전자들이 기판(20)으로 방출된다.
한편, 상기한 본 발명의 실시예1에 따른 비휘발성 메모리 소자의 제조방법의 경우에는 도 3a 내지 도 3c를 통해 설명한 바와 같이, 트렌치(23)를 형성한 후 그 내부에 하부 유전체막(24) 및 전하 저장층용 질화막(25)을 형성하기 때문에 그 만큼 공정이 어려워질 수 있다. 즉, 소자가 고집적화됨에 따라 이에 대응하여 트렌치(23)의 폭 또한 감소하게 되며, 감소된 만큼 그 내부에 하부 유전체막(24) 및 전하 저장층용 질화막(25)을 형성하는 것은 공정상 어렵기 때문이다. 또한, 도 3e에 도시된 바와 같이, 제1 및 제2 전하 저장층(25A, 25B)을 형성한 후 핀(20A) 형성공정을 실시하기 때문에 트렌치(23) 내측면에 형성된 제1 및 제2 전하층(25A, 25B)이 손상되어 그 만큼 소자의 특성이 저하될 수 있다.
따라서, 하기와 같이 본 발명의 실시예2를 제안한다.
실시예2
도 4의 (a)는 본 발명의 실시예2에 따른 비휘발성 메모리 소자의 사시도이고, (b)는 (a)에 도시된 I-I' 절취선을 따라 도시한 단면도이고, (c)는 (a)에 도시된 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면도이다. 또한, 도 5a 내지 도 5g는 도 4에 도시된 본 발명의 실시예2에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위해 도시한 공정 사시도이다. 여기서는, 다른 예로 3차원 구조를 갖는 다채널 구조에서 리세스형 트랜지스터와 소노스 소자를 결합한 비휘발성 메모리 소자를 설명하기로 한다.
도 4의 (a) 내지 (c)에 도시된 바와 같이, 본 발명의 실시예2에 따른 비휘발성 메모리 소자는 실시예1과 유사한 구조로 제작된다. 다만, 도 4의 (c)에 도시된 바와 같이, 실시예1에서는 새들형 핀 구조를 갖는 대신 리세스형 구조를 갖는 차이 가 있을 뿐이다. 또한, 그 동작에 있어서도 실시예1과 동일한 방법으로 이루어진다. 따라서, 여기서는 설명의 편의를 위해 구조 및 동작 특성에 대해서는 생략하기로 한다.
도 4에 도시된 본 발명의 실시예2에 따른 비휘발성 메모리 소자의 제조방법을 설명하면 다음과 같다.
먼저, 도 5a에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 실시하여 반도체 기판(120) 내에 HDP(High Density Plasma) 산화막으로 소자 분리막(121)을 형성한다.
이때, STI 공정은 다음과 같은 과정으로 이루어질 수 있다. 먼저, 기판(120) 상에 미도시된 패드 산화막(pad oxide)과 패드 질화막(pad nitride)을 순차적으로 증착 또는 형성한 후 포토리소그래피(photolithography) 공정을 실시하여 기판(120) 내에 일정 깊이를 갖는 트렌치를 형성한다. 이후, 상기 트렌치가 매립되도록 상기 HDP 산화막을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 통해 평탄화하고, 상기 패드 질화막과 패드 산화막을 제거하여 소자 분리막(121)을 완성한다.
한편, 소자 분리막(121)을 형성하기 전에 웰(well) 이온주입공정을 실시하여 기판(120)에 웰(well) 영역(미도시)을 형성한다. 이때, 웰 이온주입공정은 다음과 같은 과정으로 이루어진다. 먼저, 기판(120) 상에 스크린 산화막(screen oxide, 미도시)을 형성한 후 웰 이온주입공정을 실시하여 웰 영역을 형성한다. 여기서, 상기 스크린 산화막은 웰 이온주입공정시 기판(120)의 계면(surface)이 손상되는 것을 방지한다.
이어서, 문턱전압조절용 이온주입공정을 실시할 수도 있다. 물론, 경우에 따라서는 문턱전압조절용 이온주입공정은 소자 분리막(121)을 형성한 후 실시할 수도 있다.
한편, 스크린 산화막은 이온주입공정 후 전처리 세정(pre-cleaning) 공정을 통해 제거된다.
이어서, 도 5b에 도시된 바와 같이, 소자 분리막(121)을 포함하는 전체 구조 상부면에 감광막을 도포한 후 포토 마스크를 이용한 노광 및 현상공정(모두 포함하여 이하 포토공정이라 함)을 진행하여 감광막 패턴(미도시)(이하, 리세스 마스크라 함)을 형성한다.
이어서, 상기 리세스 마스크를 이용한 식각공정을 실시하여 기판(120)의 액티브 영역을 식각하여 리세스형 트렌치(123)를 형성한다. 이때, 트렌치(123)의 깊채널 길이에 따라 적절히 조절될 수 있으며, 예컨대 500~5000Å의 깊이로 형성한다.
이어서, 스트립(strip) 공정을 통해 리세스 마스크를 제거한다.
이어서, 도 5c에 도시된 바와 같이, 포토공정을 실시하여 리세스형 트렌치(123)를 포함하여 소자 분리막(121)의 일부가 노출되는 감광막 패턴(미도시)을 형성한다. 여기서, 감광막 패턴은 실시예1에서 실시되는 새들형 핀을 형성하기 위한 핀 마스크와 동일 마스크로서, 이하 핀 마스크라 명명하기로 한다.
이어서, 상기 핀 마스크를 이용한 식각공정을 실시하여 소자 분리막(121)을 식각한다. 이때, 소자 분리막(121)은 도 5b에서 형성되는 트렌치(123)의 깊이와 동일 깊이로 리세스된다. 물론, 트렌치(123)의 깊이보다 더 깊게 리세스될 수도 있으나, 이 경우 실시예1의 새들형 핀 구조를 형성하게 된다. 따라서, 실시예2는 리세스 구조를 설명하기 위한 실시예로서, 여기서는 트렌치(123)의 깊이와 동일 깊이로 식각한다.
이어서, 스트립 공정을 통해 핀 마스크를 제거한다.
한편, 도 5b 및 도 5c에서 실시되는 트렌치(123) 형성공정과, 소자 분리막(121) 식각공정은 서로 그 순서가 바뀔 수도 있고, 동시에 형성할 수도 있다. 후자와 같이 동시에 진행하는 경우에는 리세스 마스크 대신에 핀 마스크만을 이용하여 진행하며, 단결정 실리콘막으로 이루어진 기판(120)과 산화막 계열의 소자 분리막(121) 간의 식각 선택비가 없는 조건으로 실시하여 동시에 식각되도록 하는 것이다. 이로써, 포토공정을 한번 생략할 수 있어 공정을 단순화시킬 수 있는 효과를 얻을 수 있다.
이어서, 도 5d에 도시된 바와 같이, 기판(120) 상에 SiO2막으로 이루어진 하부 절연막(125)을 형성한다. 이때, 하부 절연막(125)은 습식, 건식 및 라디컬(radical) 산화공정 또는 이들을 적절히 조합한 산화공정을 통해 기판(120)의 단결정 실리막콘을 성장시켜 형성하거나, 산화공정이 아닌 별도의 CVD(Chemical Vapor Depostion) 또는 PVD(Physical Vapor Depostion) 증착공정을 통해 증착할 수도 있다.
한편, 하부 절연막(125)은 SiO2막 대신에 SiO2막보다 유전율이 높은 고유전막으로 형성할 수도 있다. 이때, 상기 고유전막은 유전상수가 3.9 이상인 물질을 말한다.
이러한 하부 절연막(125)은 일례로 10~100Å의 두께로 형성할 수 있다.
이어서, 도 5e에 도시된 바와 같이, 하부 절연막(125) 상부에 전하 저장층용 물질(126)을 증착한다. 이때, 전하 저장층용 물질(126)은 질화막 또는 전하 저장 능력이 있는 유전막을 사용하며, 한 종류의 유전막 또는 여러 종류가 혼합된 유전막을 사용할 수도 있다.
예컨대, 전하 저장층용 물질(126)은 HfO2, ZrO2, TiO2, Ta2O3 및 LaOx막의 금속 산화막 중 선택된 어느 하나의 막으로 형성하거나, HfSiOx, ZrSiOx 및 LaSiOx막의 실리케이트막 중 선택된 어느 하나의 막으로 형성한다. 여기서, 'x'는 1 이상의 자연수이다.
한편, 상기한 전하 저장층용 물질(126)은 CVD 또는 ALD(Atomic Layer Deposition) 공정을 이용하여 증착할 수 있으며, 그 두께는 20~500Å로 형성할 수 있다.
이어서, 도 5f에 도시된 바와 같이, 에치백과 같은 전면식각공정을 실시하여 전하 저장층용 물질(126)을 식각한다. 이로써, 트렌치(123, 도 5b참조)의 내측면과 핀 마스크를 이용한 식각공정에 의해 식각된 소자 분리막(121)의 내측면에는 서로 분리된 제1 및 제2 전하 저장층(126A, 126B)이 형성된다. 즉, 트렌치(123)과 소자 분리막(121)의 내측면에는 스페이서 형태로 제1 및 제2 전하 저장층(126A, 126B)이 형성된다.
이어서, 도 5g에 도시된 바와 같이, 제1 및 제2 전하 저장층(126A, 126B)을 포함하는 전체 구조 상부면을 따라 상부 절연막(127)을 형성한다. 이때, 상부 절연막(127)은 SiO2와 같은 산화막 또는 SiO2막 대신에 SiO2막보다 유전율이 높은 고유전막으로 형성할 수도 있다. 이때, 상기 고유전막은 유전상수가 3.9 이상인 물질을 말한다.
이러한 상부 절연막(127)은 게이트 전극(128)으로부터 전하를 저장하는 제1 및 제2 전하 저장층(126A, 126B)을 고립시켜 제1 및 제2 전하 저장층(126A, 126B)에 저장된 전하를 보전시키는 한편, 게이트 전극(128)으로부터 전기장을 형성시키는 역할을 하게 된다.
이어서, 상부 절연막(127) 상에 게이트 전극용 도전막을 증착한다. 이때, 게이트 전극용 도전막은 일함수(work function)가 4~5.5eV인 물질을 사용할 수 있다.예컨대, 도프트(doped) 폴리실리콘막 또는 언도프트(undoped) 폴리실리콘막을 사용한다.
이어서, 포토리소그래피 공정을 실시하여 게이트 전극용 도전막 및 상부 절연막(127)을 식각하여 게이트 전극(128)을 형성한다.
이어서, 도시되진 않았지만 기판(120)의 소정 액티브 영역 내에 이온주입공정을 실시하여 소스/드레인 영역을 형성한다. 이로써, 비휘발성 메모리 소자의 단 위 셀이 완성된다.
본 발명의 기술 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 리세스형 트렌치 내측면에 독립적인 스페이서 형태의 전하 저장층을 형성함으로써 1개의 셀이 형성될 면적에 2개의 셀을 구현하는 것이 가능하여 고집적도를 종래기술 대비 2배 증가시킬 수 있는 효과를 얻을 수 있다.
둘째, 본 발명에 의하면, 리세스형 트렌치의 깊이를 조절함으로써 전하 저장층의 스페이서 높이를 조절하는 것이 가능하여 전하 용량을 변화시킬 수 있는 효과를 얻을 수 있다.
셋째, 본 발명에 의하면, 실시예2에서와 같이 소자 분리막을 먼저 식각한 후 전하 저장층 및 상부 절연막 형성공정을 진행함으로써 실시예1에 비해 고집적화시에도 공정 자유도를 확보할 수 있으며, 전하 저장층의 손상을 방지할 수 있는 효과를 얻을 수 있다.

Claims (7)

  1. 소자 분리막이 형성된 기판을 제공하는 단계;
    상기 기판 중 일부를 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 양측에 형성된 상기 소자 분리막을 식각하여 상기 트렌치를 확장시키는 단계;
    상기 확장된 트렌치로 노출되는 상기 기판 상에 하부 절연막을 형성하는 단계;
    상기 확장된 트렌치의 내측면에 각각 서로 분리된 제1 및 제2 전하 저장층을 형성하는 단계;
    상기 제1 및 제2 전하 저장층을 덮도록 상부 절연막을 형성하는 단계; 및
    상기 확장된 트렌치가 매립되도록 상기 상부 절역막 상에 게이트 전극을 형성하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  2. 소자 분리막이 형성된 기판을 제공하는 단계;
    상기 소자 분리막의 일부를 식각하는 단계;
    상기 기판 중 상기 소자 분리막의 식각된 부위와 대응되는 부위를 식각하여 트렌치를 형성하는 단계;
    상기 트렌치로 노출되는 상기 기판 상에 하부 절연막을 형성하는 단계;
    상기 트렌치의 내측면에 각각 서로 분리된 제1 및 제2 전하 저장층을 형성하는 단계;
    상기 제1 및 제2 전하 저장층을 덮도록 상부 절연막을 형성하는 단계; 및
    상기 트렌치가 매립되도록 상기 상부 절역막 상에 게이트 전극을 형성하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  3. 소자 분리막이 형성된 기판을 제공하는 단계;
    서로 연통되도록 상기 소자 분리막과 상기 기판 중 일부를 동시에 식각하여 트렌치를 형성하는 단계;
    상기 트렌치로 노출되는 상기 기판 상에 하부 절연막을 형성하는 단계;
    상기 트렌치의 내측면에 각각 서로 분리된 제1 및 제2 전하 저장층을 형성하는 단계;
    상기 제1 및 제2 전하 저장층을 덮도록 상부 절연막을 형성하는 단계; 및
    상기 트렌치가 매립되도록 상기 상부 절역막 상에 게이트 전극을 형성하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  4. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 트렌치로 노출되는 상기 기판은 새들형 핀 구조를 갖는 비휘발성 메모리 소자의 제조방법.
  5. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 하부 절연막과 상기 상부 절연막은 SiO2막 또는 상기 SiO2막보다 높은 유전율을 갖는 단일막 또는 적층된 적층막으로 형성하는 비휘발성 메모리 소자의 제조방법.
  6. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 제1 및 제2 전하 저장층은 질화막 또는 HfO2, ZrO2, TiO2, Ta2O3 및 LaOx막의 금속 산화막 중 선택된 어느 하나의 막으로 형성하거나, HfSiOx, ZrSiOx 및 LaSiOx막의 실리케이트막 중 선택된 어느 하나의 막으로 형성하는 비휘발성 메모리 소자의 제조방법.
    여기서, 'x'는 1 이상의 자연수이다.
  7. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 게이트 전극은 일함수가 4~5.5eV를 갖는 물질로 형성하는 비휘발성 메모리 소자의 제조방법.
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