CN103199064A - 形成半导体器件的方法 - Google Patents

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Abstract

本发明公开了一种具有位错的半导体器件和制造半导体器件的方法。示例性半导体器件和用于制造半导体器件的方法提高载流子迁移率。该方法包括：提供其中具有隔离部件的衬底和位于衬底上方的两个栅叠层，其中，栅叠层之一位于隔离部件的顶部。该方法进一步包括对衬底实施预非晶化注入工艺。该方法进一步包括形成与栅叠层的侧壁邻接的隔离件，其中，至少一个隔离件延伸超过隔离部件的边缘。该方法进一步包括在衬底上方形成应力膜。该方法还包括对衬底和应力膜实施退火工艺。还提供了形成半导体器件的方法。

Description

形成半导体器件的方法
技术领域
本发明一般地涉及半导体技术领域，更具体地来说，涉及制造半导体器件的方法。
背景技术
半导体集成电路(IC)工业经历了快速发展。在IC演进的过程中，在几何尺寸(即，可以使用制造工艺产生的最小组件(或线路))减小的同时，功能密度(即，每单面芯片面积上的互连器件的数量)通常增加。这种按比例缩小工艺通常通过增加产品效率和降低相关成本来提供优势。这种按比例缩小还增加了处理和制造IC的复杂性，并且对于将实现的这些进步，需要IC制造的类似开发。
例如，当诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件通过多种技术节点按比例缩小时，实现应变的源极/漏极部件(例如，应激源区)以增强载流子迁移率并且改进器件性能。虽然形成IC器件的应激源区的现有方法通常足以实现其期望目的，但是现有方法不能在所有方面都完全令人满意。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种制造半导体器件的方法，包括：在衬底中形成隔离部件；在所述衬底上方形成第一栅叠层和第二栅叠层，其中，所述第一栅叠层基本上位于所述隔离部件的顶部；对所述衬底实施预非晶化注入工艺；形成与所述第一栅叠层的侧壁邻接的隔离件，其中，与所述第二栅叠层邻近的所述隔离件之一延伸超过所述隔离部件的边缘；在所述衬底上方形成应力膜；以及对所述衬底实施退火工艺；去除所述应力膜。
该方法进一步包括：在去除所述应力膜之后，去除所述隔离件。
该方法进一步包括：在去除所述隔离件之后，形成与所述第一栅叠层的侧壁邻接的栅极隔离件。
在该方法中，所述栅极隔离件的宽度小于所述隔离件的宽度。
在该方法中，在小于约500℃的温度下实施形成所述隔离件。
在该方法中，在小于约500℃的温度下实施形成所述应力膜。
在该方法中，在实施所述退火工艺的步骤中，第一位错形成在所述第二栅叠层的源极/漏极(S/D)区中。
该方法进一步包括：去除所述衬底的多个部分，以形成与所述第二栅叠层的边缘邻近的凹槽，其中，去除步骤去除所述第一位错的上部，而保留所述第一位错的下部。
该方法进一步包括：在所述凹槽中形成外延部件，其中，所述外延部件包括沿着由所述第一位错的所述下部限定的线的第二位错。
在该方法中，实施所述预非晶化注入工艺的步骤引入具有硅(Si)或锗(Ge)注入种类的衬底。
在该方法中，实施所述预非晶化注入工艺的步骤包括：利用从约10KeV至约50KeV的注入能量。
在该方法中，实施所述预非晶化注入工艺包括：利用从约1×1013atoms/cm2至约2×1015atoms/cm2的注入剂量。
在该方法中，实施所述退火工艺包括：从约10秒到约5分钟的时间周期内，在从约400℃至约750℃的温度下实施快速热退火(RTA)工艺。
在该方法中，实施所述退火工艺包括：在从约0.1秒到约2分钟的时间周期内，在从约990℃至约1050℃的温度下实施尖峰快速热退火(RTA)工艺。
在该方法中，所述应力膜是氮化硅、氧化硅、氮氧化硅、或其组合。
在该方法中，所述隔离件是SiCN、氧化硅、氮化硅、氮氧化硅、或其组合。
根据本发明的另一方面，提供了一种制造半导体器件的方法，包括：提供其中具有隔离部件的衬底；在所述衬底上方形成第一栅叠层、第二栅叠层、以及第三栅叠层，其中，所述第二栅叠层位于所述第一栅叠层和所述第三栅叠层之间并且位于所述隔离部件的顶部；在所述衬底中形成与所述第一栅叠层的边缘邻近的非晶化区；形成与所述第一栅叠层、所述第二栅叠层、以及所述第三栅叠层的侧壁邻接的隔离件，其中，与所述第二栅叠层的侧壁邻接的至少一个所述隔离件延伸超过所述隔离部件的边缘；在所述第一栅叠层、所述第二栅叠层、所述第三栅叠层、以及所述非晶化区上方沉积应力膜；实施退火工艺，使得所述非晶化区再结晶以形成位错；去除所述应力膜；以及去除所述隔离件。
该方法进一步包括：在去除所述隔离件之后，形成与所述第一栅叠层、所述第二栅叠层、以及所述第三栅叠层的侧壁邻接的栅极隔离件。
在该方法中，在小于约500℃的温度下实施形成所述隔离件和沉积所述应力膜的步骤。
根据本发明的又一方面，提供了一种制造半导体器件的方法，包括：提供其中具有隔离部件的衬底；在所述衬底上方形成第一栅叠层、第二栅叠层、以及第三栅叠层，其中，所述第二栅叠层位于所述第一栅叠层和所述第三栅叠层之间并且位于所述隔离部件的顶部；在所述衬底中形成与所述第一栅叠层的边缘邻近的非晶化区；形成与所述第一栅叠层、所述第二栅叠层、以及所述第三栅叠层的侧壁邻接的伪隔离件，其中，与所述第二栅叠层的侧壁邻接的至少一个所述隔离件延伸超过所述隔离部件的边缘；在所述第一栅叠层、所述第二栅叠层、所述第三栅叠层、以及所述非晶化区上方沉积应力膜；实施退火工艺，使得所述非晶化区再结晶以形成位错；去除所述应力膜；去除所述伪隔离件；形成与所述第一栅叠层、所述第二栅叠层、以及所述第三栅叠层的侧壁邻接的栅极隔离件，其中，所述栅极隔离件的宽度小于所述伪隔离件的宽度；在所述衬底中形成与所述第一栅叠层的所述栅极隔离件的边缘邻近的凹槽；以及在所述凹槽中生长源极/漏极(S/D)部件。
附图说明
当结合附图进行阅读时，可以根据以下详细描述更好地理解本公开内容。需要强调的是，根据工业中的标准实践，多个部件没有按比例绘制并且仅用于说明目的。事实上，为了论述清楚起见，多个部件的尺寸可以任意增加或减小。
图1是根据本公开内容的多个方面的形成半导体器件的方法的流程图。
图2至图10示出根据图1的方法的处于各个制造阶段的半导体器件的一些实施例的示意性横截面侧视图。
具体实施方式
以下公开内容提供用于实现本发明的不同部件的多个不同实施例或实例。以下描述组件和布置的特定实例，以简化本公开内容。当然，这些仅是实例并且不旨在限制本发明。例如，以下说明中的第一部件形成在第二部件之上或上方可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且还可以包括附加部件形成在第一部件和第二部件之间，使得第一部件和第二部件可以不直接接触的实施例。另外，本公开内容可以在多个实例中重复参考数字和/或字母。该重复用于简单和清楚的目的并且其本身并没有指定所论述的多种实施例和/或配置之间的关系。应该理解，虽然在此没有明确地描述，但是本领域技术人员能够设计实现本发明的原理的多个等同物。
可以从本发明的一个或多个实施例受益的器件的实例是具有场效应晶体管(FET)的半导体器件。例如，这样的器件是互补金属氧化物半导体(CMOS)场效应晶体管。以下公开内容继续该实例，以描述本发明的多个实施例。然而，应该理解，除非特别要求，否则本发明不应该限于特定类型的器件。
参考图1和图2至图10，以下共同描述了方法100和半导体器件200。半导体器件200示出了集成电路或其部分，半导体器件可以包括：有源器件，诸如，金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、高压晶体管、和/或高频晶体管；其他合适元件；和/或其结合。半导体器件200可以包括无源元件，诸如，电阻器、电容器、电感器、和/或熔丝。应该理解，可以通过CMOS技术处理来形成半导体器件200，并且从而在此没有详细描述一些工艺。可以在方法100之前、之间、以及之后提供附加步骤，并且对于方法的附加实施例，以下描述的一些步骤可以被替换或删除。应该进一步理解，可以在半导体器件200中添加附加部件，并且对于半导体器件200的附加实施例，以下描述的一些部件可以被代替或删除。
参考图1，根据本公开内容的多个方面描述制造半导体器件的方法100。方法100开始于步骤102，其中，提供衬底上方的栅叠层。方法100继续到步骤104，其中，在衬底上方实施预非晶化注入(PAI)工艺。方法100继续至步骤106，其中，形成与栅叠层的侧壁邻接的伪隔离件。方法100继续至步骤108，其中，在衬底上方沉积应力膜(stress film)。方法100继续至步骤110，其中，对衬底实施退火工艺。方法100继续至步骤112，其中，去除应力膜。方法100继续至步骤114，其中，去除伪隔离件。方法100继续至步骤116，其中，形成与栅叠层的侧壁邻接的栅极隔离件。方法100继续至步骤118，其中，在衬底中并且与栅叠层之一的边缘相邻形成凹槽。方法100继续至步骤120，其中，在凹槽中形成源极/漏极(S/D)部件。以下论述示出了可以根据图1的方法100制造的半导体器件200的多个实施例。
图2至图10示出了根据图1的方法100的处于各个制造阶段的半导体器件200的一个实施例的示意性横截面侧视图。参考图1和图2，方法100开始于步骤102，其中，提供衬底202。衬底202具有表面202s。在本实施例中，衬底202是包括硅的半导体衬底。可选地，衬底202包括：元素半导体，包括晶体硅和/或晶体锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或其结合。其中，衬底202是合金半导体，合金半导体衬底可以具有阶梯SiGe部件，其中，Si和Ge组分从阶梯SiGe部件的一个位置处的一种比率改变为另一位置处的另一种比率。可以在硅衬底上方形成合金SiGe，和/或SiGe衬底可以产生应变。在又一可选实施例中，半导体衬底可以是绝缘体上半导体(SOI)。
衬底202包括取决于本领域中公知的设计要求的多种掺杂区(例如，p-型阱或n-型阱)。掺杂区掺杂有诸如硼或BF2的p-型掺杂剂和/或诸如磷或砷的n-型掺杂剂。可以在衬底202上方以P-阱结构、N-阱结构、双-阱结构、或使用凸起结构直接形成掺杂区。掺杂区包括多种有源区，诸如，被配置用于N-型金属氧化物半导体晶体管(被称为NMOS)的区域和被配置用于P-型金属氧化物半导体晶体管(被称为PMOS)的区域。
在一些实施例中，衬底202包括隔离区204，以限定和隔离衬底202的多个有源区。隔离区204具有与衬底202的表面202s交叉的边缘204e。隔离区204利用诸如浅沟槽隔离(STI)或硅的局部氧化(LOCOS)的隔离技术，以限定和电隔离多个区域。在一些实施例中，隔离区204包括：氧化硅、氮化硅、氮氧化硅、其他合适材料、或其结合。
进一步参考图2，在衬底202上方形成栅极结构220、230和240。在本实施例中，在分别用于NMOS器件和PMOS器件的沟道区上方设置栅极结构220和栅极结构240。在本实施例中，栅极结构230是伪结构并且设置在隔离区204上方。衬底202可以进一步包括：源极区和漏极区，位于栅极结构220和240中的每个的两侧；沟道区，是位于源极区和漏极区之间的区域。在本实施例中，在栅极结构240的两侧的源极区和漏极区中形成源极部件和漏极部件(还被称为应变结构)(未示出)。源极部件和漏极部件可以可选地被称为形成在衬底202上方的凸起源极区和漏极区。在一些实施例中，使用用于形成源极部件和漏极部件的外延(epi)工艺，在衬底202的凹槽中形成半导体材料。在一些实施例中，半导体材料包括不同于衬底202的材料，以在PMOS器件的沟道区上提供应力(应变)，从而能够提高器件的载流子迁移率并且增强器件性能。在一些实施例中，栅极结构240的源极部件和漏极部件包括通过外延工艺形成的硅锗(SiGe)。栅极结构220、230和240包括多种栅极材料层。在本实施例中，栅极结构220、230、和240分别包括栅叠层222、232和242(还称为栅电极)。
在衬底202上方形成合适厚度的栅叠层222、232和242。在实例中，栅叠层222、232、和/或242包括多结晶体硅(或多晶硅)层。可以掺杂多晶硅层以具有合适传导率。可选地，例如，如果要形成伪栅极并且稍后通过栅极替换工艺进行替换，则不掺杂多晶硅。在另一实例中，栅叠层222、232、和/或242包括具有合适功函的导电层，从而栅叠层222、232、和/或242还可以称为功函层。功函层包括合适材料，使得可以调整该层以具有用于增强的器件性能的合适功函。例如，如果期望PMOS器件的P-型功函金属(P-金属)，则可以使用TiN或TaN。另一方面，如果期望NMOS器件的N-型功函金属(N-金属)，则可以使用Ta、TiAl、TiAlN、或TaCN。功函层可以包括掺杂的导电氧化物材料。栅叠层222、232、和/或242可以包括其他导电材料，诸如：铝、铜、钨、金属合金、金属硅化物、其他合适材料、和/或其结合。栅叠层222、232、和/或242可以包括多层。例如，其中，栅叠层222、232、和/或242包括功函层，可以在功函层上方形成另一导电层。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、电镀、其他合适方法、和/或其结合形成栅叠层222、232、和/或242。
参考图1和图3，方法100进行至步骤104，其中，对衬底202实施预非晶化注入(PAI)工艺208。PAI工艺208注入衬底202，损害衬底202的晶格结构，并且形成非晶化区210。在本实施例中，在栅极结构220的两侧的源极区和漏极区中形成非晶化区210。非晶化区210具有深度D1。根据设计规范形成深度D1。在一些实施例中，深度D1的范围在从约10纳米至约150纳米之间。在本实施例中，深度D1小于约100纳米。可以由PAI工艺208(诸如，通过控制注入能量、注入种类、和/或注入剂量)来控制深度D1。在一个实施例中，PAI工艺208将硅(Si)和/或锗(Ge)注入衬底。在可选实施例中，PAI工艺208可以利用其他注入种类，诸如，Ar、Xe、BF2、As、In、其他合适注入种类、或其组合。在本实施例中，根据注入温度，PAI工艺208在以下条件下注入Si和/或Ge：注入能量在从约10KeV至约50KeV的范围内，并且注入剂量在从约1×1013atoms/cm2(个原子/平方厘米)至约2×1015atoms/cm2的范围内。在一个实施例中，在室温(例如，25℃)下实施PAI工艺208。在可选实施例中，通过在离子注入机中采用Cryo(低温)功能以增强非晶化的效率，在低温(例如，-60℃至-100℃)下实施PAI工艺208。在一些实施例中，通过在从约0度到约20度范围内的倾斜角实施PAI工艺208。
可选地，PAI工艺208可以是多步注入工艺，包括注入工艺的至少第一步骤和第二步骤。使用第一注入能量和第二注入能量、第一注入剂量和第二注入剂量、以及第一注入倾斜角和第二注入倾斜角，实施注入工艺的第一步骤和第二步骤。在一个实施例中，第一注入能量和第二注入能量独立地在从约10KeV至约50KeV的范围内。在另一实施例中，第一注入能量大于第二注入能量。在一个实施例中，第一注入剂量和第二注入剂量独立地在从约1×1013atoms/cm2至约2×1015atoms/cm2的范围内。在另一实施例中，第一注入剂量大于第二注入剂量。在一些实施例中，第一注入剂量和第二注入剂量的结合剂量在从约1×1013atoms/cm2至约2×1015atoms/cm2的范围内，并且第一注入剂量和第二注入剂量的比率在从约1∶1至约7∶3的范围内。在一个实施例中，第一倾斜角和第二倾斜角独立地在从约0度到约20度的范围内。在另一实施例中，第一注入倾斜角大于第二注入倾斜角。
在一些实施例中，利用图案化掩模层206限定非晶化区210形成的位置并且防止半导体器件200的其他区域免受注入损害。例如，图案化掩模层206暴露栅极结构220的两侧的源极区/漏极区，使得栅极结构220的两侧的源极区/漏极区暴露在PAI工艺208(形成非晶化区210)下，而保护栅极结构240的两侧的源极区/漏极区(以及半导体器件200的其他部分)免受PAI工艺208。在本实施例中，图案化掩模层206是光刻胶层。可选地，图案化掩模层206是硬掩模层，诸如，SiN或SiON层。图案化掩模层206可以是当前制造工艺(例如，LDD或源极/漏极形成)的一部分；从而，由于不要求附加光刻胶层或硬掩模用于PAI工艺208而最小化成本。
参考图1和图4，方法100进行至步骤106，其中，与栅叠层222、232、以及242的侧壁相邻地形成具有宽度W1的伪隔离件212。伪隔离件212包括单层结构或多层结构。在本实施例中，通过包括CVD、PVD、ALD、或其他合适技术的沉积工艺，在衬底202和栅叠层222、232和242上方形成伪隔离件材料的均匀层(未示出)。在一些实施例中，隔离件材料包括SiCN、氧化硅、氮化硅、氮氧化硅、其他合适材料、或其组合。在本实施例中，在小于约500℃的工艺温度下形成隔离件材料，以防止在该阶段期间非晶化区210再结晶。然后，对伪隔离件材料实施各向异性蚀刻工艺，以形成伪隔离件212。在一些实施例中，隔离件材料的厚度大于约6nm，使得伪隔离件212延伸超过隔离区204的边缘204e。
参考图1和图5，方法100进行至步骤108，其中，在衬底202和栅叠层222、232和242上方沉积应力膜214。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、电镀、其他合适方法、和/或其组合形成应力膜214。应力膜214可以包括介电材料，诸如，氮化硅、氧化硅、氮氧化硅、其他合适材料、和/或其组合。在本实施例中，在小于约500℃的工艺温度下形成应力膜214，以防止在该阶段期间非晶化区210再结晶。在一些实施例中，使用应力膜214在随后的退火工艺216中提供张应力，以使非晶化区210再结晶。
参考图1和图6，方法100进行至步骤110，其中，对衬底202实施退火工艺216。在一些实施例中，退火工艺216是炉内退火工艺、快速热退火(RTA)工艺、尖峰RTA、或毫秒热退火(MSA)工艺(例如，毫秒激光热退火工艺)。在一个实施例中，退火工艺216包括在从约400℃至约750℃范围内的温度下实施的炉内退火工艺，持续从约1分钟至约10小时范围的时间周期。在另一实施例中，退火工艺216包括在从约400℃至约750℃范围内的温度下实施的RTA工艺，持续从约10秒钟至约5分钟的时间周期。在可选实施例中，退火工艺216包括在从约990℃至约1050℃范围内的温度下实施的尖峰RTA工艺，持续从约0.1秒至约2秒范围的时间周期。可选地，退火工艺216可以进一步包括预加热步骤。在一些实施例中，可以在从约400℃至约750C范围内的温度下实施预加热步骤，持续从约10秒至约5分钟范围内的时间周期。在本实施例中，在约550℃的温度下实施预加热步骤，持续约10秒至约60秒。
在退火工艺216期间，由于非晶化区210再结晶，所以在衬底210中形成位错(dislocation)218。如上所述，在实施退火工艺216之前，在通过小于约500℃的温度下形成伪隔离件212和应力膜214，非晶化区210保持非晶化而没有再结晶。从而，可以在退火工艺216之后形成位错218。如上所述，伪隔离件212延伸超过隔离区204的边缘204e。从而，可以在退火工艺216之后形成与隔离区204邻近的位错218之一。在一些实施例中，在<111>方向上形成位错218。在一些实施例中，<111>方向具有角θ1，相对于与衬底202的表面202s平行的轴测量该角θ1，角θ1在约45度至约65度的范围内。在本实施例中，位错218具有<111>方向，该<111>方向具有约为55度的角θ。
从夹断点(pinchoffpoint)224开始形成位错218。夹断点224具有从衬底202的表面202s测量的深度D2。在一些实施例中，夹断点224的深度D2在从约10纳米至约150纳米的范围内。在本实施例中，夹断点224的深度D2在从约10纳米至约30纳米的范围内。夹断点224具有从栅叠层222的邻近栅极边缘测量的水平缓冲区(horizontal buffer)(接近)224h。水平缓冲区224h和深度D2根据设计规范形成并且是退火工艺216的函数。在一些实施例中，夹断点224的水平缓冲区224h在从约-5纳米至约15纳米(“-”表示夹断点224在栅叠层222下方)的范围。可以形成夹断点224，使得夹断点没有设置在沟道区内。
参考图1和图7，方法100进行至步骤112，其中，从衬底202、栅叠层222、232和242去除应力膜214。例如，通过使用磷酸或氢氟酸的湿蚀刻或者通过使用合适蚀刻剂的干蚀刻去除应力膜214。还参考图7，方法100进行至步骤114，其中，去除伪隔离件212。例如，通过使用磷酸或氢氟酸的湿蚀刻或者通过使用合适蚀刻剂的干蚀刻去除伪隔离件212。在一个实施例中，使用单个蚀刻工艺去除应力膜214和伪隔离件212。可选地，使用多个蚀刻工艺去除应力膜214和伪隔离件212。
参考图1和图8，方法100进行至步骤116，其中，与栅叠层222、232和242的侧壁相邻地形成具有宽度W2的栅极隔离件226。在本实施例中，栅极隔离件226的宽度W2小于伪隔离件212的宽度W1。在本实施例中，通过包括CVD、PVD、ALD、或其他合适技术的沉积工艺，在衬底202和栅叠层222、232和242上方形成栅极隔离件材料的均匀层(未示出)。在本实施例中，栅极隔离件材料具有小于伪隔离件材料的厚度的厚度，以形成具有宽度W2的栅极隔离件226，宽度W2小于伪隔离件212的宽度W1。在一些实施例中，栅极隔离件材料包括：SiCN、氧化硅、氮化硅、氮氧化硅、其他合适材料、或其组合。在一些实施例中，栅极隔离件226的厚度在从约5纳米至约15纳米范围内。在一些实施例中，栅极隔离件226没有延伸超过隔离区204的边缘204e。可选地，栅极隔离件226延伸超过隔离区204的边缘204e。对栅极隔离件材料实施各向异性蚀刻工艺，以形成栅极隔离件226。
参考图1和图9，方法100进行至步骤118，其中，在衬底202中形成凹腔228。例如，凹腔228邻近栅极结构220的栅极隔离件224的边缘。在一些实施例中，凹腔228是源极和漏极(S/D)凹腔。在本实施例中，使用各向同性干蚀刻工艺，之后通过各向异性湿蚀刻工艺或干蚀刻工艺，开始形成凹腔228的工艺。在一些实施例中，使用栅极隔离件224作为硬掩模实施各向同性干蚀刻工艺，以使衬底202的表面202s凹进。在一些实施例中，蚀刻工艺去除位错218的上部，同时留下具有夹断点224的位错218的下部。
在一些实施例中，利用图案化掩模层226，限定凹腔228形成的位置，并且防止衬底202的其他区域凹进。例如，图案化掩模层226暴露栅极结构220的两侧的源极区/漏极区，使得栅极结构220的两侧的源极区/漏极区暴露至蚀刻工艺下(形成凹腔228)，而保护栅极结构240的两侧的源极区/漏极区(以及半导体器件200的其他部分)免受蚀刻工艺。在本实施例中，图案化掩模层226是光刻胶层。可选地，图案化掩模层226是硬掩模层，诸如，SiN或SiON层。在形成凹腔228之后，去除图案化掩模层226。
参考图1和图10，方法100进行至步骤120，其中，在栅极结构220的两侧的凹腔228中形成源极/漏极(S/D)部件230(还称为应变结构)。例如，源极/漏极(S/D)部件230是使用包括选择性外延生长(SEG)、循环沉积和蚀刻(CDE)、化学汽相沉积(CVD)技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延(MBE)、其他合适外延工艺、或其组合的工艺在凹腔228中生长的应变材料。在一些实施例中，应变材料包括Si或SiC。在一些实施例中，位错218a位于源极/漏极(S/D)部件230中。在本实施例中，沿着由位错218的下部限定的线形成位错218a。在本实施例中，位错218a位于与位错218的被去除上部的原始位置基本相同的位置处。
根据所公开的实施例的利用形成位错的宽隔离件的优势在于：提高了邻近有源区(例如，源极/漏极)内的隔离区形成的位错的一致性。从而，该方法可以改进沟道区内的应力。而且，根据所公开的实施例，在形成位错之后，该方法具有利用窄隔离件减小纵横比的优点。从而，该方法可以在层间介电层(ILD)的随后形成工艺中改进间隙填充工艺。从而，所公开的实施例在沟道区中提供增加的应力，以改进载流子迁移率，而没有大幅增加制造工艺和/或器件的成本。应该理解，不同实施例可以具有不同优点，并且没有特定优点是任何实施例都要具备的。
半导体器件可以经受进一步CMOS或MOS技术处理，以形成本领域中公知的多种部件。例如，方法100可以继续，以形成主要隔离件。还可以形成诸如硅化物区的接触部件。接触部件包括硅化物材料，诸如，硅化镍(NiSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅锗镍(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、其他合适导电材料、和/或其组合。可以通过包括以下步骤的工艺形成接触部件，该工艺包括：沉积金属层，对金属层进行退火，使得金属层与硅反应以形成硅化物，然后去除没有反应的金属层。层间介电(ILD)层可以进一步形成在衬底上方，并且可以对衬底进一步应用化学机械抛光(CMP)工艺，以平整化衬底。而且，在形成ILD层之前，可以在栅极结构的顶部上方形成接触蚀刻停止层(CESL)。
在实施例中，栅叠层包括最终器件中的多晶硅。在另一实施例中，实施栅极替换工艺(或后栅极工艺)，其中，通过金属栅极代替多晶硅栅叠层。金属栅极包括衬里层、功函层、导电层、金属栅极层、填充层、其他合适层、和/或其组合。多种层包括任何合适材料，诸如：铝、铜、钨、钛、钽、铝化钽、氮化铝钽、氮化钛、氮化钽、硅化镍、硅化钴、银、TaC、TaSiN、TaCN、TiAl、TiAlN、WN、金属合金、其他合适材料、和/或其组合。
随后工艺可以进一步在衬底上方形成多个接触件/通孔/线和多层互连部件(例如，金属层和层间介电层)，多个接触件/通孔/线和多层互连部件被配置成连接半导体器件的多个部件或结构。附加部件可以提供与器件的电连接。例如，多层互连包括：诸如传统通孔或接触件的垂直互连和诸如金属线的水平互连。多种互连特征可以实现多种导电材料，包括铜、钨、和/或硅化物。在一个实例中，使用镶嵌工艺和/或双镶嵌工艺形成铜相关的多层互连结构。
所公开的半导体器件可以用于各种应用中，诸如：数字电路、成像传感器器件、异质结半导体器件(hetero-semiconductor device)、动态随机存取存储器(DRAM)单元、单电子晶体管(SET)、和/或其他微电子器件(在此共同称为微电子器件)。当然，本公开内容的多个方面还可应用和/或容易地适用于其他类型的晶体管，其他类型的晶体管包括单栅极晶体管、双栅极晶体管、以及其他多栅极晶体管，并且可以用在包括传感器单元、存储器单元、逻辑单元等的多种不同应用中。
在一个实施例中，制造半导体器件的方法包括：在衬底中形成隔离部件；在衬底上方形成第一栅叠层和第二栅叠层，其中，第一栅叠层基本位于隔离部件的顶部；在衬底上方实施预非晶化注入工艺；形成与第一栅叠层的侧壁相邻的隔离件，其中，与第二栅叠层相邻的隔离件之一延伸超过隔离部件的边缘；在衬底上方形成应力膜；以及对衬底和应力膜实施退火工艺；去除应力膜。
在另一实施例中，制造半导体器件的方法包括：提供其中具有隔离部件的衬底；在衬底上方形成第一栅叠层、第二栅叠层、以及第三栅叠层，其中，第二栅叠层位于第一栅叠层和第三栅叠层之间并且位于隔离部件的顶部；在衬底中形成与第一栅叠层的边缘邻近的非晶化区；形成与第一栅叠层、第二栅叠层和第三栅叠层的侧壁邻接的隔离件，其中，与第二栅叠层的侧壁邻接的至少一个隔离件延伸超过隔离部件的边缘；在第一栅叠层、第二栅叠层、以及第三栅叠层、以及非晶化区上方沉积应力膜；实施退火工艺，使得非晶化区再结晶，以形成位错；去除应力膜；以及去除隔离件。
在又一实施例中，制造半导体器件的方法包括：提供其中具有隔离部件的衬底；在衬底上方形成第一栅叠层、第二栅叠层、以及第三栅叠层，其中，第二栅叠层位于第一栅叠层和第三栅叠层之间并且位于隔离部件的顶部；在衬底中形成与第一栅叠层的边缘邻近的非晶化区；形成与第一栅叠层、第二栅叠层、以及第三栅叠层的侧壁邻接的伪隔离件，其中，与第二栅叠层的侧壁邻接的至少一个隔离件延伸超过隔离部件的边缘；在第一栅叠层、第二栅叠层、以及第三栅叠层、以及非晶化区上方沉积应力膜；实施退火工艺，使得非晶化区再结晶以形成位错；去除应力膜；去除伪隔离件；形成与第一栅叠层、第二栅叠层、以及第三栅叠层的侧壁邻接的栅极隔离件，其中，栅极隔离件具有小于伪隔离件的宽度的宽度；在衬底中形成与第一栅叠层的栅极隔离件的边缘邻近的凹槽；以及在凹槽中生长源极/漏极(S/D)部件。
以上公开内容提供用于实现本发明的不同部件的多个实施例或实例。以上描述组件和布置的特定实例，以简化本公开内容。当然，这些仅是实例并且不旨在限制本发明。从而，可以以不同于在此示出的示例性实施例的形式布置、结合、或配置在此披露的组件，而不脱离本公开内容的范围。
以上概述了多个实施例的特征，使得本领域技术人员可以更好地理解本公开内容的多个方面。本领域技术人员应该理解，他们可以容易地使用本公开内容作为基础来设计或修改用于实施与在此介绍的实施例相同的目的和/或实现相同的优点的其他工艺和结构。本领域技术人员还应该认识到，这种等效结构不脱离本公开内容的主旨和范围，并且他们可以在不脱离本公开内容的主旨和范围的情况下，进行多种改变、替换、以及更改。

Claims (10)

1.一种制造半导体器件的方法，包括：
在衬底中形成隔离部件；
在所述衬底上方形成第一栅叠层和第二栅叠层，其中，所述第一栅叠层基本上位于所述隔离部件的顶部；
对所述衬底实施预非晶化注入工艺；
形成与所述第一栅叠层的侧壁邻接的隔离件，其中，与所述第二栅叠层邻近的所述隔离件之一延伸超过所述隔离部件的边缘；
在所述衬底上方形成应力膜；以及
对所述衬底实施退火工艺；
去除所述应力膜。
2.根据权利要求1所述的方法，进一步包括：
在去除所述应力膜之后，去除所述隔离件。
3.根据权利要求2所述的方法，进一步包括：
在去除所述隔离件之后，形成与所述第一栅叠层的侧壁邻接的栅极隔离件。
4.根据权利要求3所述的方法，其中，所述栅极隔离件的宽度小于所述隔离件的宽度。
5.根据权利要求1所述的方法，其中，在小于约500℃的温度下实施形成所述隔离件。
6.根据权利要求1所述的方法，其中，在小于约500℃的温度下实施形成所述应力膜。
7.根据权利要求1所述的方法，其中，在实施所述退火工艺的步骤中，第一位错形成在所述第二栅叠层的源极/漏极(S/D)区中。
8.根据权利要求7所述的方法，进一步包括：
去除所述衬底的多个部分，以形成与所述第二栅叠层的边缘邻近的凹槽，其中，去除步骤去除所述第一位错的上部，而保留所述第一位错的下部。
9.一种制造半导体器件的方法，包括：
提供其中具有隔离部件的衬底；
在所述衬底上方形成第一栅叠层、第二栅叠层、以及第三栅叠层，其中，所述第二栅叠层位于所述第一栅叠层和所述第三栅叠层之间并且位于所述隔离部件的顶部；
在所述衬底中形成与所述第一栅叠层的边缘邻近的非晶化区；
形成与所述第一栅叠层、所述第二栅叠层、以及所述第三栅叠层的侧壁邻接的隔离件，其中，与所述第二栅叠层的侧壁邻接的至少一个所述隔离件延伸超过所述隔离部件的边缘；
在所述第一栅叠层、所述第二栅叠层、所述第三栅叠层、以及所述非晶化区上方沉积应力膜；
实施退火工艺，使得所述非晶化区再结晶以形成位错；
去除所述应力膜；以及
去除所述隔离件。
10.一种制造半导体器件的方法，包括：
提供其中具有隔离部件的衬底；
在所述衬底上方形成第一栅叠层、第二栅叠层、以及第三栅叠层，其中，所述第二栅叠层位于所述第一栅叠层和所述第三栅叠层之间并且位于所述隔离部件的顶部；
在所述衬底中形成与所述第一栅叠层的边缘邻近的非晶化区；
形成与所述第一栅叠层、所述第二栅叠层、以及所述第三栅叠层的侧壁邻接的伪隔离件，其中，与所述第二栅叠层的侧壁邻接的至少一个所述隔离件延伸超过所述隔离部件的边缘；
在所述第一栅叠层、所述第二栅叠层、所述第三栅叠层、以及所述非晶化区上方沉积应力膜；
实施退火工艺，使得所述非晶化区再结晶以形成位错；
去除所述应力膜；
去除所述伪隔离件；
形成与所述第一栅叠层、所述第二栅叠层、以及所述第三栅叠层的侧壁邻接的栅极隔离件，其中，所述栅极隔离件的宽度小于所述伪隔离件的宽度；
在所述衬底中形成与所述第一栅叠层的所述栅极隔离件的边缘邻近的凹槽；以及
在所述凹槽中生长源极/漏极(S/D)部件。
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