CN113725275A - 半导体器件及其形成方法 - Google Patents

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layer
gate
dielectric
gate structure
metal layer
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游家权
张家豪
江国诚
程冠伦
王志豪
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明的实施例公开了一种半导体器件及其形成方法。根据本公开的半导体器件包括第一栅极结构和第二栅极结构沿着方向对准，第一金属层设置在所述第一栅极结构上方，第二金属层设置在所述第二栅极结构上方，和栅极隔离结构在所述第一栅极结构和所述第二栅极结构之间以及在所述第一金属层和所述第二金属层之间延伸。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及一种半导体器件及其形成方法。
背景技术
半导体集成电路(IC)行业经历了指数级增长。IC材料和设计的技术进步产生了多个IC时代，每个时代都具有比先前时代更小且更复杂的电路。在IC演进过程中，功能密度(即，每芯片面积中互连器件的数量)通常都在增加，同时几何尺寸(即，可以使用制造工艺创建的最小组件(或线))减小。这样的规模缩小工艺通常通过增加生产效率和降低相关成本来提供很多益处。这样的规模缩小还增加了加工和制造IC的复杂性。
例如，随着集成电路(IC)技术向更小的技术节点发展，引入了多栅极器件，以通过增加栅极沟道耦合、减少断态电流和减少短沟道效应(SCE)来改进栅极控制。多栅极器件通常是指在沟道区域的多侧上方设置有栅极结构、或部分栅极结构的器件。鳍式场效应晶体管(FinFET)和多桥沟道(MBC)晶体管是多栅极器件的示例，它们已成为高性能和低泄漏应用的热门和有前途的候选器件。FinFET具有由栅极在多侧上包裹(例如，栅极包裹从衬底延伸的半导体材料的“鳍”的顶部和侧壁)的提高的沟道。MBC晶体管具有栅极结构，栅极结构可以部分地或全部地在沟道区域周围延伸，以在两侧或更多侧上提供对沟道区域的访问。因为其栅极结构围绕沟道区域，MBC晶体管也可以称为围绕栅极晶体管(SGT)或全环栅(GAA)晶体管。MBC晶体管的沟道区域可以由纳米线、纳米板或其他纳米结构形成，并且因为这个原因，MBC晶体管也可以称为纳米线晶体管或纳米板晶体管。
多栅极晶体管的栅极切割部件或介电鳍限定了栅极结构的填充窗口。当栅极切割部件或介电鳍的宽度增加以减少相邻栅极结构之间的寄生电容时，栅极填充窗口可能会减少，从而难以形成令人满意的栅极结构。虽然常规的栅极切割部件或介电鳍通常对于其预期目的是令人满意的，但是它们并不是在所有方面都令人满意。
发明内容
根据本发明实施例的一个方面，提供了一种半导体器件，包括：第一栅极结构和第二栅极结构，沿着方向对准；第一金属层，设置在第一栅极结构上方；第二金属层，设置在第二栅极结构上方；以及栅极隔离结构，在第一栅极结构和第二栅极结构之间以及第一金属层和第二金属层之间延伸。
根据本发明实施例的另一个方面，提供了一种半导体器件，包括：第一多个沟道构件，第一多个沟道构件垂直堆叠；第二多个沟道构件，第二多个沟道构件垂直堆叠；第一栅极结构，设置在第一多个沟道构件中的每个上方并且包裹环绕第一多个沟道构件中的每个，第一栅极结构包括：第一栅极介电层，和第一电极层，在第一栅极介电层上方；第二栅极结构，设置在第二多个沟道构件中的每个上方并且包裹环绕第二多个沟道构件中的每个，第二栅极结构包括：第二栅极介电层，和第二电极层，在第二栅极介电层上方；第一金属层，设置在第一栅极结构上方；第二金属层，设置在第二栅极结构上方；以及栅极隔离结构，在第一栅极结构和第二栅极结构之间以及在第一金属层和第二金属层之间延伸，其中，栅极隔离结构与第一电极层和第二电极层直接接触。
根据本发明实施例的又一个方面，提供了一种形成半导体器件的方法，包括：接收工件，工件包括：第一介电鳍、第二介电鳍和第三介电鳍，第一栅极结构，设置在第一介电鳍和第二介电鳍之间，和第二栅极结构，设置在第二介电鳍和第三介电鳍之间；在第一栅极结构和第二栅极结构上选择性地沉积第一金属层；选择性地去除第二介电鳍以形成隔离沟槽；以及在隔离沟槽中沉积介电材料以形成栅极隔离结构。
附图说明
当结合附图阅读时，从以下详细描述中将最好地理解本公开。应该强调的是，根据工业中的标准实践，各种部件没有按比例绘制，并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减小。
图1A和图1B共同地示出了根据本公开的一个或多个方面的用于形成半导体器件的方法的流程图。
图2-图31示出了根据本公开的一个或多个方面的在图1A和图1B的方法的各个制造阶段期间工件的局部透视图或截面图。
具体实施方式
以下公开提供了许多不同的的实施例或示例，用于实施所提供的主题的不同部件。以下描述元件和布置的特定示例以简化本公开。当然这些仅仅是示例并不打算限定。例如，以下描述中第一部件形成在第二部件上方或上可以包括其中第一和第二部件以直接接触形成的实施例，并且也可以包括其中额外的部件可以在到第一和第二部件之间形成的实施例，使得第一和第二部件不直接接触。再者，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身没有规定所讨论的各种实施例和/或结构之间的关系。
为了便于描述，本文中可以使用空间相对术语，例如“在…之下”、“在…下面”、“较低的”、“在…之上”、“较高的”等，以描述图中所示的一个元件或部件与另一个元件或部件的关系。除了在图中描述的方位，空间相对术语还意图涵盖器件在使用或操作中的不同方位。该装置可以以其他方式定位(旋转90度或在其他定位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。
此外，当用“约”，“近似”等描述数值或数值的范围时，该术语旨在涵盖合理范围内的数值，如本领域普通技术人员所理解的，考虑在制造期间固有地出现的变化。例如，数值或数值范围涵盖包括所描述的数值的合理范围，例如，所描述数值的+/-10％内，基于与制造具有与数值关联的特征的部件的已知制造公差。例如，厚度为“约5nm”的材料层可以涵盖从4.25nm至5.75nm的尺寸范围，其中本领域普通技术人员已知与沉积材料层相关的制造公差为+/-15％。更进一步，本公开可以在各个示例中重复参考数值和/或字母。该重复是出于简单和清楚的目的，并且其本身没有规定所讨论的各种实施例和/或结构之间的关系。
本公开总体上涉及隔离结构以减少寄生电容，并且更具体地涉及设置在栅极结构之间的隔离结构。
对于多栅极晶体管，诸如FinFET晶体管或MBC晶体管，栅极切割部件(或介电鳍)用于形成隔离的栅极结构。由于介电鳍上升在有源区域之上，在沉积并平坦化栅极结构层之后，介电鳍将栅极结构层分成两个栅极结构。随着器件尺寸的不断缩小，相邻器件部件之间的寄生电容会降低器件性能。例如，相邻栅极结构可能含有寄生电容，寄生电容会降低开关速度。尽管可以使介电鳍变宽以增加相邻栅极结构之间的距离，但是这种尺寸上的增加违背了总体趋势，并且可能需要缩小栅极结构的填充窗口以补偿较宽的介电鳍。较小的填充窗口可能导致形成栅极结构的工艺窗口减小，并且降低成品率。
本公开提供了形成栅极隔离结构的方法，栅极隔离结构在不牺牲栅极形成窗口和成品率的情况下减少了栅极到栅极的寄生电容。本公开的方法包括形成介电鳍，在介电鳍上方沉积栅极结构层，平坦化栅极结构层以形成栅极结构，在栅极结构上选择性地沉积金属层，去除介电鳍以形成隔离沟槽，和在隔离沟槽中形成栅极隔离结构。去除介电鳍还去除了栅极结构中的部分栅介电层，使得栅极隔离结构与栅极结构的栅极电极层直接接触。栅极隔离包括位于栅极结构之间的下部和位于金属层的部分之间的上部。在一些情况下，沿着栅极结构之间的方向，下部的宽度大于上部的宽度。与介电鳍相比，本公开的栅极隔离结构更宽并且减小了栅极到栅极的寄生电容，同时栅极填充窗口保持不变。
现在将参考附图更详细地描述本公开的各个方面。图1A和图1B共同示出了形成半导体器件的方法100的流程图。方法100仅是示例，并不旨在将本公开限制为方法100中明确示出的内容。可以在方法100之前、期间和之后提供其他步骤，并且对于方法的其他的实施例，可以替换、消除或移动所描述的一些步骤。为了简单起见，本文没有详细描述所有步骤。下面结合图2-图31描述方法100，图2-图31示出了根据方法100的实施例的在制造的不同阶段的工件200的局部透视图或截面图。因为半导体器件将由工件200形成，所以根据上下文需要，可以将工件200称为半导体器件200。尽管在附图中示出了包括MBC晶体管的实施例，但是本公开不限于此，并且可以应用于诸如FinFET的其他多栅极器件。在整个图2-图31中，X方向、Y方向和Z方向彼此垂直并且被一致地使用。例如，一个图中的X方向平行于另一图中的X方向。另外，在整个本公开中，相同的附图标记用于表示相同的部件。
参考图1A和图2，方法100包括框102，在框102处工件200被接收。如图2所示，工件200包括衬底202和设置在衬底202上的堆叠204。在一个实施例中，衬底202可以为硅(Si)衬底。在一些其他实施例中，衬底202可以包括其他半导体材料，诸如锗(Ge)、硅锗(SiGe)或III-V半导体材料。示例III-V半导体材料可以包括砷化镓(GaAs)、磷化铟(InP)、磷化镓(GaP)、氮化镓(GaN)、磷砷化镓(GaAsP)、砷化铟铝(AlInAs)、砷化铝镓(AlGaAs)、磷化铟镓(GaInP)、和砷化铟镓(InGaAs)。衬底202还可以包括绝缘层，诸如氧化硅层，以具有绝缘体上硅(SOI)结构或绝缘体上锗(GeOI)结构。在一些实施例中，衬底202可以包括一个或多个阱区域，诸如掺杂有n型掺杂剂(即，磷(P)或砷(As))的n型阱区域或掺杂有p型掺杂剂(即，硼(B))的p型阱区域，用于形成不同类型的器件。可以使用离子注入或热扩散来形成对n型阱和p型阱的掺杂。
继续参考图2，堆叠204可以包括被多个牺牲层206交错的多个沟道层208。沟道层208和牺牲层206可以具有不同的半导体组成。在一些实施方式中，沟道层208由硅(Si)形成，并且牺牲层206由硅锗(SiGe)形成。在这些实施方式中，牺牲层206中的附加的锗含量允许牺牲层206的选择性去除或凹陷而对沟道层208没有实质性损害。在一些实施例中，牺牲层206和沟道层208可以使用外延工艺沉积。堆叠204可以使用CVD沉积技术(例如，气相外延(VPE)和/或超高真空CVD(UHVCVD))、分子束外延(MBE)和/或其他合适的工艺外延沉积。牺牲层206和沟道层208一层又一层地交替沉积，以形成堆叠204。注意，如图2中所示的牺牲层206的五(5)层和沟道层208的四(4)层，它们交替地和垂直地布置，这仅出于说明的目的，并且不旨在限制超出权利要求中具体叙述的范围。层的数目取决于半导体器件200的期望的沟道构件的数目。在一些实施例中，沟道层208的数目在2和10之间。
参考图1A和图2，方法100包括框104，在框104处在堆叠204上方沉积第一硬掩模层210。第一硬掩模层210用作蚀刻掩模以图案化堆叠204和衬底202的部分。在一些实施例中，第一硬掩模层210可以使用CVD、等离子体增强CVD(PECVD)、原子层沉积(ALD)，等离子体增强ALD(PEALD)或合适的沉积方法来沉积。第一硬掩模层210可以是单层或多层。当第一硬掩模层210是多层时，第一硬掩模层210包括第一层和设置在第一层上方的第二层。在一个实施例中，第一层可以是焊盘氧化物并且第二层可以是焊盘氮化物层。在另一个实施例中，第一层由硅锗(SiGe)形成并且第二层由硅(Si)形成。
参考图1A、图3和图4，方法100包括框106，在框106处形成鳍状结构212。在一些实施例中，在框104处，将堆叠204和衬底202的部分图案化以形成鳍状结构212。如图3所示，每个鳍状结构212包括由衬底202的部分形成的基部212B和由堆叠204形成的顶部212T。顶部212T设置在基部212B上方。鳍状结构212从衬底202沿着X方向纵向延伸，并且沿着Z方向垂直地延伸。鳍状结构212可以使用包括双重图案化或多重图案化工艺在内的合适的工艺来图案化。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，从而允许产生例如节距小于使用单次直接光刻工艺可获得的节距的图案。例如，在一个实施例中，材料层形成在衬底上方并使用光刻工艺图案化。使用自对准工艺在图案化材料层旁边形成间隔件。然后去除材料层，然后可以使用剩下的间隔件或芯轴来图案化第一硬掩模层210，然后可以通过蚀刻堆叠204和衬底202来使用图案化的第一硬掩模层210来图案化鳍状结构212。蚀刻工艺可包括干法蚀刻、湿法蚀刻、反应离子蚀刻(RIE)和/或其他合适的工艺。
在一些实施例中，如图4所示，可以在鳍状结构212上方沉积半导体衬垫214。半导体衬垫214可以包括硅(Si)或富硅硅锗(SiGe)。在一些实施方式中，半导体衬垫214可以使用ALD、PEALD、VPE、MBE或合适的方法来沉积。在使用VPE或MBE的一些实施方式中，选择工艺条件以使得半导体衬垫214的沉积对于堆叠204和衬底202的表面不是选择性的。在这些实施方式中，半导体衬垫214也沉积在第一硬掩模层210的顶表面和侧壁的上方。在第一硬掩模层210包括半导体材料的一些其他实施方式中，可以选择用于VPE或MBE工艺的工艺条件，使得半导体衬垫214的沉积对于半导体材料的表面是选择性的。
参考图1A和图5，方法100包括框108，在框108处形成隔离部件216。在形成鳍状结构212之后，在相邻的鳍状结构212之间形成图5所示的隔离部件216。隔离部件216也可以称为浅沟槽隔离(STI)部件216。在一个示例工艺中，用于隔离部件216的介电材料首先被沉积在工件200上方的半导体衬垫214上方，用介电材料填充鳍状结构212之间的沟槽。在一些实施例中，介电材料可以包括氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k介电、其组合和/或其他合适的材料。在各种示例中，介电材料可以通过CVD工艺、低于大气压的CVD(SACVD)工艺、可流动的CVD(FCVD)工艺、ALD工艺、旋涂和/或其他合适的工艺来沉积。然后，例如通过化学机械抛光(CMP)工艺使沉积的介电材料变薄并平坦化，直到暴露出半导体衬垫214的至少部分。通过干法蚀刻工艺、湿法蚀刻工艺和/或它们的组合使平坦化的介电材料进一步凹陷以形成隔离部件216。如图5所示，鳍状结构212的顶部212T上升在隔离部件216之上，而基部212B被隔离部件216围绕。
参考图1A和图6，方法100包括框110，在框110处在鳍状结构212上方形成覆盖层218。在一些实施例中，覆盖层218可以具有与牺牲层206的组分相似的组分。在一个示例中，覆盖层218可以由硅锗(SiGe)形成。这个共同的组分允许在后续工艺中选择性地去除牺牲层206和覆盖层218。在一些实施例中，覆盖层218可以使用气相外延(VPE)或分子束外延(MBE)共形地和外延地生长。如图6所示，覆盖层218选择性地设置在半导体衬垫214的暴露表面上。在一些情况下，覆盖层218的厚度可以在约5nm至约10nm之间。在沉积覆盖层218之后，覆盖层218的相邻侧壁可以限定沟槽221。衬底202的部分在沟槽221中暴露。
参考图1A、图7和图8，方法100包括框112，在框112处形成第一介电鳍225-1、第二介电鳍225-2和第三介电鳍225-3。在框112处，将第一介电鳍225-1、第二介电鳍225-2和第三介电鳍225-3沉积到沟槽221中(图6所示)。在所描绘的实施例中，第一介电鳍225-1、第二介电鳍225-2和第三介电鳍225-3中的每个包括多层。在示例工艺中，如图7所示，将衬垫220共形地沉积在工件200上方，包括沉积在沟槽221中。可以使用PECVD、ALD或合适的方法来沉积衬垫220。衬垫220衬在沟槽221的侧壁和底表面上。然后，使用CVD、SACVD、FCVD、ALD、旋涂和/或其他合适的工艺在工件200上的衬垫220上方沉积填充层222。在一些情况下，衬垫220的介电常数小于填充层222的介电常数。衬垫220可包括硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氧化铝、氮化铝、氮氧化铝、氧化锆、氮化锆、氧化铝锆、氧化铪或合适的介电材料。填充层222可以包括氧化硅、碳化硅、氮氧化硅、碳氮氧化硅或合适的介电材料。如图7所示，在衬垫220和填充层222的沉积之后，使用诸如化学机械抛光(CMP)工艺的平坦化工艺来平坦化工件200，直到在覆盖层218上方的填充层222和衬垫220的部分被去除。参考图8，在平坦化之后，填充层222被选择性地且部分地凹陷以形成由衬垫220限定的凹槽。然后将顶部衬垫223和帽层224沉积在工件200上方。顶部衬垫223可以具有与衬垫220相似的组分。帽层224可以包括氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氧化铝、氮化铝、氮氧化铝、氧化锆、氮化锆、氧化铝锆、氧化铪或合适的介电材料。然后使用CMP工艺对工件200进行平坦化以去除覆盖层218上的过量的帽层224。此时，基本形成第一介电鳍225-1、第二介电鳍225-2和第三介电鳍225-3。第一介电鳍225-1、第二介电鳍225-2和第三介电鳍225-3中的每一个包括设置在顶部衬垫223上方的帽层224，并且顶部衬垫223设置在填充层222上方。帽层224、顶部衬垫和填充层222通过衬垫220与覆盖层218和衬底202间隔开。在一个实施例中，衬垫220和顶部衬垫223包括氮化硅，填充层222包括氧化硅，帽层224包括氧化铝、氮化铝、氮氧化铝、氧化锆、氮化锆、氧化铝锆或氧化铪。
参考图1A和图9，方法100包括框114，在框114处去除第一硬掩模层210。在一些实施例中，各向异性地蚀刻工件200以选择性地去除覆盖层218的部分、半导体衬垫214的部分、第一硬掩模层210、顶部衬垫223的部分和衬垫220的部分以暴露最上面的牺牲层206，基本上不会破坏帽层224。框114处的各向异性蚀刻工艺可以包括单阶段蚀刻工艺或多阶段蚀刻工艺。当各向异性蚀刻工艺为单阶段时，它对半导体材料(例如，硅和硅锗)和氮化硅具有选择性。当各向异性蚀刻工艺为多阶段时，第一阶段可以对半导体材料(例如，硅和硅锗)具有选择性，和第二阶段可以对氮化硅具有选择性。在一些实施方式中，框114处的各向异性蚀刻工艺可包括氢、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如HBr和/或CHBR3)、含碘气体、其他合适的气体、和/或等离子体、和/或它们的组合。
参考图1A和图10，方法100包括框116，在框116处在鳍状结构212上方形成伪栅极堆叠240。在一些实施例中，采用栅极替代工艺(或后栅极工艺)，其中伪栅极堆叠240用作功能性栅极结构的占位符。其他工艺和结构也是可能的。如图10所示，伪栅极堆叠240包括伪介电层228，设置在伪介电层228上方的伪电极230。出于图案化的目的，在伪栅极堆叠240上方沉积有栅极顶部硬掩模236。栅极顶部硬掩模236可以是多层的，并且包括氮化硅掩模层232和在氮化硅掩模层232上方的氧化硅掩模234层。在伪栅极堆叠240下方的鳍状结构212的区域可以称为沟道区域。鳍状结构212中的每个沟道区域被夹在两个源极/漏极区域之间以用于源极/漏极形成。在示例工艺中，通过CVD将伪介电层228毯覆地沉积在工件200上方。然后，在伪介电层228上方毯覆地沉积用于伪电极230的材料层。然后，使用光刻工艺对伪介电层228和用于伪电极230的材料层进行图案化，以形成伪栅极堆叠240。在一些实施例中，伪介电层228可以包括氧化硅，并且伪电极230可以包括多晶硅(polysilicion)。
参考图1A和图11，方法100包括框118，在框118处沿着伪栅极叠240的侧壁形成至少一个栅极间隔件242。至少一个栅极间隔件242可以包括两个或更多个栅极间隔件层。可以选择用于至少一个栅极间隔件242的介电材料，以允许选择性地去除伪栅极堆叠240。合适的介电材料可以包括氮化硅、碳氧化硅、碳氮化硅、氧化硅、碳氧化硅、碳化硅、氮氧化硅、和/或其组合。在示例工艺中，可以使用CVD、低于大气压的CVD(SACVD)或ALD将至少一个栅极间隔件242共形地沉积在工件200上方。
参考图1A和图11，方法100包括框120，在框120处鳍状结构212的源极/漏极区域凹陷以形成源极/漏极沟槽244。利用伪栅极堆叠240和至少一个栅极间隔件242作为蚀刻掩模，对工件200进行各向异性蚀刻，以在鳍状结构212的源极/漏极区域上方形成源极/漏极沟槽244。在如图11所示的一些实施例中，在框120处的操作可以基本上去除源极/漏极区域中的鳍状结构212的顶部212T。在一些其他替代实施例中，源极/漏极沟槽244可以延伸到由衬底202形成的基部212B中。在框120处的各向异性蚀刻可以包括干法蚀刻工艺或合适的蚀刻工艺。例如，干法蚀刻工艺可以实施含氧气体、氢气、含氟气体(例如，CF4、SF6、CH2F2、CHF3、和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4、和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其他合适的气体、和/或等离子体、和/或它们的组合。如图11所示，在框120处的干法蚀刻工艺可以以较慢的速率蚀刻至少一个栅极间隔件242和衬垫220，并将它们留在填充层222和伪栅极堆叠240的侧壁上。多个沟道层208、多个牺牲层206和覆盖层218的侧壁在源极/漏极沟槽244中暴露。
参考图1A、图11和图12，方法100包括方框122，在方框122处形成内部间隔件部件246。参考图11，在框122处，首先选择性地且部分地凹陷在源极/漏极沟槽244中暴露的牺牲层206，以形成内部间隔件凹槽，同时暴露的沟道层208基本上未被蚀刻。因为覆盖层218和牺牲层206共享相似的组分，所以可以在框122处蚀刻覆盖层218。在沟道层208基本上由硅(Si)组成的实施例中，牺牲层206基本上由硅锗(SiGe)组成，覆盖层218基本上由硅锗(SiGe)组成，牺牲层206和覆盖层218的选择性和部分凹陷可以包括SiGe氧化工艺，然后去除SiGe氧化物。在那个实施例中，SiGe氧化工艺可以包括使用臭氧。在一些其他的实施例中，选择性凹陷可以包括选择性各向同性蚀刻工艺(例如，选择性干法蚀刻工艺或选择性湿法蚀刻工艺)，并且牺牲层206和覆盖层218的凹陷程度由蚀刻工艺的持续时间控制。选择性干法蚀刻工艺可以包括使用一种或多种氟基蚀刻剂，例如氟气或氢氟烃。选择性湿法蚀刻工艺可以包括APM蚀刻(例如，氨水-过氧化氢-水的混合物)。在形成内部间隔件凹槽之后，然后使用CVD或ALD将内部间隔件材料层共形地沉积在工件200上方，包括在内部间隔件凹槽上方和之中以及由覆盖层218的去除部分留下的空间。内部间隔件材料可以包括氮化硅、碳氮氧化硅、碳氮化硅、氧化硅、碳氧化硅、碳化硅或氧氮化硅。在沉积内部间隔件材料层之后，将内部间隔件材料层回蚀刻以形成内部间隔件部件246，如图12所示。
参考图1A和图13，方法100包括框124，在框124处在源极/漏极沟槽244中形成源极/漏极部件248。源极/漏极部件248被选择性地并且外延地沉积在沟道层208和衬底202的暴露的半导体表面上。可以使用诸如气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其他合适的工艺的外延工艺来沉积源极/漏极部件248。源极/漏极部件248可以是n-型或者p-型。当源极/漏极部件248是n-型时，它可以包括硅(Si)并且可以掺杂有n-型掺杂剂，例如磷(P)或砷(As)。当源极/漏极部件248是p-型时，它可以包括硅锗(SiGe)或锗(Ge)并且可以掺杂有p-型掺杂剂，例如硼(B)或镓(Ga)。源极/漏极部件248的掺杂既可以在沉积时原位进行，也可以使用诸如结注入工艺的注入工艺非原位地进行。尽管在图中未明确示出，但是源极/漏极部件248可以包括第一外延层和设置在第一外延层上的第二外延层。在一些情况下，第一外延层和第二外延层可以掺杂有相同的掺杂剂种类。在一些替代实施方式中，第一外延层和第二外延层可以掺杂有不同的掺杂剂种类。第二外延层可以包括比第一外延层更大的掺杂浓度以降低接触电阻。尽管源极/漏极部件248没有从内部隔离件部件246和衬垫220的表面外延生长，源极/漏极部件248的过度生长可以覆盖内部间隔件部件246和衬垫220的表面并与之接触。源极/漏极部件248设置在与伪栅极堆叠240下面的沟道区域相邻的源极/漏极区域中。
参考图1A和图14，方法100包括框126，在框126处沉积接触蚀刻停止层(CESL)252和层间介电(ILD)层254。在示例工艺中，首先将CESL 252共形地沉积在工件200上方，然后将ILD层254毯覆地沉积在CESL 252上方。CESL 252可以包括氮化硅、氧化硅、氮氧化硅和/或其他本领域已知的材料。可以使用ALD、等离子体增强化学气相沉积(PECVD)工艺和/或其他合适的沉积或氧化工艺来沉积CESL 252。在一些实施例中，ILD层254包括诸如正硅酸四乙酯(TEOS)氧化物、未掺杂硅酸盐玻璃或诸如硼磷硅酸盐玻璃(BPSG)、熔融硅酸盐玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅玻璃(BSG)之类的掺杂硅氧化物的材料、和/或其他合适的介电材料。可以通过旋涂、FCVD工艺或其他合适的沉积技术来沉积ILD层254。在一些实施例中，在形成ILD层254之后，可以对工件200进行退火以改善ILD层254的完整性。为去除多余的材料并暴露伪栅极堆叠240的伪电极230的顶表面，可以对工件200进行平坦化工艺(诸如，化学机械抛光(CMP)工艺)以提供平坦的顶表面。伪电极230的顶表面在平坦的顶面上暴露。
参考图1A和图14，方法100包括框128，在框128处去除伪栅极堆叠240。如图14所示，在框128处，通过选择性蚀刻工艺从工件200去除在框126结束时暴露的伪栅极堆叠240。选择性蚀刻工艺可以是选择性湿法蚀刻工艺、选择性干法蚀刻工艺或其组合。在所描绘的实施例中，选择性蚀刻工艺选择性地去除伪介电层228和伪电极230，而基本上不损坏帽层224和填充层。伪栅极堆叠240的去除导致在沟道区域上方的栅极沟槽250。
参考图1A和图15，方法100包括框130，在框130处去除沟道区域中的牺牲层206以释放沟道构件2080。在去除伪栅极堆叠240之后，在沟道区域中的沟道层208、牺牲层206和覆盖层218在栅极沟槽250中暴露。由于它们的相似组成，可以选择性地去除沟道层208和覆盖层218之间的暴露的牺牲层206，以释放沟道层208以形成沟道构件2080，如图15所示。沟道构件2080沿着Z方向垂直地堆叠。牺牲层206和覆盖层218的选择性去除可以通过选择性干法蚀刻、选择性湿法蚀刻或其他选择性蚀刻工艺来实施。在一些实施例中，选择性湿法蚀刻包括APM蚀刻(例如，氨水-过氧化氢-水的混合物)。在一些替代实施例中，选择性去除包括氧化硅锗，然后去除硅锗氧化物。例如，可以通过臭氧清洁来提供氧化，然后通过诸如NH4OH之类的蚀刻剂去除硅锗氧化物。在去除沟道区域中的牺牲层206和覆盖层218之后，在栅极沟槽250中暴露出衬垫220、沟道构件2080、基部212B的顶表面、半导体衬垫214和隔离部件216。
参考图1B和图16，方法100包括框132，在框132处栅极结构层包裹环绕每个沟道构件2080。栅极结构层可以包括在沟道构件2080和衬底202上的界面层262、在界面层262上方的栅极介电层264、和在栅极介电层264上方的栅极电极层266。在一些实施例中，界面层262包括氧化硅并且可以作为预清洁工艺的结果而形成。示例性的预清洁工艺可以包括使用RCA SC-1(氨、过氧化氢和水)和/或RCA SC-2(盐酸、过氧化氢和水)。预清洁工艺氧化沟道构件2080和衬底202的暴露表面以形成界面层262。然后使用ALD、CVD和/或其他合适的方法将栅极介电层264沉积在界面层262上方。栅极介电层264可以包括高K介电材料。如本文所使用的，高k介电材料包括具有高介电常数的介电材料，例如，其介电常数大于热氧化硅的介电常数(～3.9)。在实施例中，栅极介电层264可以包括氧化铪。替代地，栅极介电层264可以包括其他高K介电，例如氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O5)、氧化硅铪(HfSiO4)、氧化锆(ZrO2)、氧化硅锆(ZrSiO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化锆(ZrO)、氧化钇(Y2O3)、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、氧化镧铪(HfLaO)、氧化硅镧(LaSiO)、氧化硅铝(AlSiO)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、(Ba、Sr)TiO3(BST)、氮化硅(SiN)，氮氧化硅(SiON)、它们的组合、或其他合适的材料。在界面层262和栅极介电层264的形成或沉积之后，在栅极介电层264上方沉积栅极电极层266。栅极电极层266可以是包括至少一个功函数层和金属填充层的多层结构。作为示例，至少一个功函数层可以包括氮化钛(TiN)、铝化钛(TiAl)、氮化铝钛(TiAlN)、氮化钽(TaN)、铝化钽(TaAl)、氮化铝钽(TaAlN)、碳化铝钽(TaAlC)、碳氮化钽(TaCN)或碳化钽(TaC)。金属填充层可以包括铝(Al)、钨(W)、镍(Ni)、钛(Ti)、钌(Ru)、钴(Co)、铂(Pt)、氮化硅钽(TaSiN)、铜(Cu)、其他难熔金属、或其他合适的金属材料或其组合。在各种实施例中，可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺来形成栅极电极层266。在各种实施例中，可以执行诸如CMP工艺的平坦化工艺以去除多余的材料以提供栅极结构的基本上平坦的顶表面。参考图16，沉积的栅极结构层包裹环绕每个沟道构件2080，并且被第一介电鳍225-1、第二介电鳍225-2和第三介电质鳍225-3分开。
参考图1B和图17，方法100包括框134，在框134处将工件200平坦化以形成被第二介电鳍225-2分开的第一栅极结构269-1和第二栅极结构269-2。如图17所示，在框134处，栅极电极层266的在第一介电鳍225-1、第二介电鳍225-2和第三介电质鳍225-3之上的部分被去除，使得第一栅极结构269-1设置在第三介电鳍225-3与第二介电鳍225-2之间，并且第二栅极结构269-2设置在第二介电鳍225-2与第一介电鳍225-1之间。注意，在框124处，在第一介电鳍225-1、第二介电鳍225-2和第三介电鳍225-3中的帽层224、顶部衬垫223和填充层222的部分也被去除。第一栅极结构269-1和第二栅极结构269-2被第二介电鳍225-2分开。可以使用CMP工艺来执行框134处的平坦化。第一栅极结构269-1和第二栅极结构269-2中的每个包裹环绕由鳍状结构212中的一个形成的沟道构件2080。
参考图1B和图17，方法100包括框136，在框136处在第一栅极结构269-1和第二栅极结构269-2上选择性地沉积第一金属层268。在框136处，将第一金属层268选择性地沉积在第一栅极结构269-1和第二栅极结构269-2的暴露的栅极电极层上，而不是沉积在第一介电鳍225-1、第二介电鳍225-2和第三介电鳍225-3的表面上。结果，第一金属层268包括两个分离的部分，一个设置在第一栅极结构269-1上方，另一个设置在第二栅极结构269-2上方。在一些实施例中，可以使用金属有机化学气相沉积(MOCVD)来沉积第一金属层268，金属有机化学气相沉积(MOCVD)使用金属有机前体，例如四(乙基甲基酰胺基)钛(TEMAT)或包括金属原子和有机配体的其他前体。在一些实施方式中，第一金属层268可以包括钛、氮化钛、氮化钽、钨、钌、铝、钴或镍。第一金属层268可以形成为约2nm至约20nm之间的厚度。如下所述，第一金属层268用作与第二硬掩模层270一起工作的金属硬掩模层。在一些替代实施例，其中第二硬掩模层270具有足够的抗蚀刻性，第一金属层268可以省略。
参考图1B、图18和图19，方法100包括框138，在框138处通过使用第二硬掩模层270选择性地去除第二介电鳍225-2以形成隔离沟槽274。光刻技术被用于选择性地去除第二介电鳍225-2。在示例工艺中，第二硬掩模层270被毯覆地沉积在工件200上方，包括沉积在第一介电鳍225-1、第二介电鳍225-2、第三介电鳍225-3和第一金属层268上方。在一些实施方式中，可以使用CVD、PECVD或合适的沉积工艺来沉积第二硬掩模层270。第二硬掩模层270可以包括氧化硅、氮化硅、碳化硅、碳氮化硅、氮氧化硅、碳氮氧化硅、氧化铝、氮化铝、氮氧化铝、氧化锆、氮化锆、氧化铝锆、氧化铪或合适的介电材料。第二硬掩模层270被图案化以形成开口272以暴露第二介电鳍225-2。使用FCVD或旋涂将光刻胶层毯覆地沉积在第二硬掩模层270上方，并使用光刻工艺将其图案化。如图18所示，当蚀刻第二硬掩模层270以形成开口272时，将图案化的光刻胶层用作蚀刻掩模。
现在参考图19。在第二介电鳍225-2暴露在开口272中的情况下，对工件200进行各向同性蚀刻工艺以形成隔离沟槽274。在框138处的示例性各向同性蚀刻工艺可以是对介电材料具有选择性的湿法蚀刻工艺，并以较慢的速率蚀刻金属。示例性湿蚀刻工艺可以包括氢氟酸、稀氢氟酸(DHF)。如图19所示，在框138处的各向同性和选择性蚀刻不仅去除第二介电鳍225-2，而且去除在隔离沟槽274中暴露的栅极介电层264。也就是说，第一栅结构269-1和第二栅极结构269-2的侧壁暴露在隔离沟槽274中。在一些实施方式中，在框138处的选择性湿法蚀刻工艺被允许底切第一金属层268。在这些实施方式中，在第一金属层268下面的隔离沟槽274的部分沿Y方向比在第一金属层268之上的隔离沟槽274的部分宽。换句话说，第一金属层268悬于第一栅极结构269-1和第二栅极结构269-2之上。当在框136处未形成第一金属层268时，在框138处的选择性湿蚀刻可底切第二硬掩模层270。
参考图1B和图20，方法100包括框140，在框140处在隔离沟槽274中形成隔离结构280。在一些实施例中，使用具有良好空穴填充能力的沉积技术将用于隔离结构280的介电材料沉积到隔离沟槽274中。在一些情况下，使用ALD或PEALD沉积用于隔离结构280的介电材料。在沉积用于隔离结构280的介电材料之后，执行例如CMP工艺的平坦化工艺以从第二硬掩模层270上方去除多余的材料。隔离结构280可以包括氧化硅、氮化硅、碳化硅、碳氮化硅、氮氧化硅、碳氮氧化硅、氧化铝、氮化铝、氮氧化铝、氧化锆、氮化锆、氧化铝锆、氧化铪或合适的介电材料。隔离结构280的形状和轮廓追踪隔离沟槽274的形状和轮廓。
参考图1B和图21，方法100包括框142，在框142处第二硬掩模层270被选择性地去除。在一些实施例中，因为第二硬掩模层270的组分不同于隔离结构280的组分，所以可以选择性地去除第二硬掩模层270而基本上不损坏隔离结构280。在一个实施例中，第二硬掩模层270由氮化硅形成，并且隔离结构280由氧化硅形成。在该实施例中，可以使用对氮化硅具有选择性的蚀刻工艺来执行选择性地去除第二硬掩模层270。在选择性地去除第二硬掩模层270之后，隔离结构280的部分上升在第一金属层268之上。
参考图1B、图21、图22和图24-图27，方法100包括框144，在框144处在第一金属层268上方形成第二金属层284。本公开提供了多个示例性工艺来形成第二金属层284。首先参考图21和图22。在一些实施例中，如图21所示，使用物理气相沉积(PVD)或合适的沉积方法将第二金属层284沉积在工件200上方。在沉积第二金属层284之后，回蚀刻第二金属层284直到隔离结构280将第二金属层284分离为第一栅极结构269-1上方的第一段284-1和第二栅极结构269-2上方的第二段284-2。即，第二金属层284的设置在隔离结构280的侧壁和顶表面上的部分被去除以物理地隔离和电隔离第一段284-1和第二段284-2。在图24所示的一些实施例中，第二金属层284的回蚀刻留下拐角部分2840，其中第一段284-1的部分和第二段284-2的部分沿着隔离结构280的侧壁垂直延伸。当拐角部分2840存在时，它们可以具有约1nm至约3nm之间的高度。第二金属层284可以包括钛、氮化钛、氮化钽、钨、钌、铝、钴或镍。第一段284-1和第二段284-2可具有约2nm至约20nm之间的厚度。如图22所示，与第一金属层268不同，第一段284-1在第三介电鳍225-3上方延伸，并且第二段284-2在第一介电鳍225-1上方延伸。第一段284-1与第三介电鳍225-3直接接触，并且第二段284-2与第一介电鳍225-1接触。尽管没有明确示出，但是第一段284-1和第二段284-2中的每一个可以进一步在相邻的栅极结构上方延伸并且用作局部的互连。
然后参考图25、图26和图27。在一些替代实施例中，第二金属层284的形成包括使用晶种层282。参考图25，在选择性地去除第二硬掩模层270之后，晶种层282毯覆地沉积在工件200上方，包括在第一金属层268和隔离结构280上。晶种层282可以包括钛、氮化钛、氮化钽、钨、钌、铝、钴或镍，并且可以具有在约1nm至约5nm之间的厚度。参考图26，执行回蚀刻以将晶种层282物理分割和电分割成第一栅极结构269-1上方的第一部分282-1和第二栅极结构269-2上方的第二部分282-2。在回蚀刻工艺之后，第一部分282-1和第二部分282-2被隔离结构280分离。然后参考图27，选择性地分别在第一部分282-1和第二部分282-2上沉积第一段284-1和第二段284-2。在一些实施例中，可以使用MOCVD或化学镀来沉积第二金属层284的第一段284-1和第二段284-2。因为第一部分282-1和第二部分282-2已经被分离并且沉积是选择性的，所以第一段284-1和第二段284-2的形成不需要第二金属层的回蚀刻工艺。也就是说，晶种层282的第一部分282-1和第二部分282-2允许第二金属层284的自对准沉积。
参考图1B、图23、图24和图27，方法100包括框146，在框146处在第二金属层284上方形成栅极自对准接触(SAC)介电层288。在一些实施例中，栅极SAC介电层288包括氧化硅、氮化硅、碳化硅、碳氮化硅、氮氧化硅、碳氮氧化硅、氧化铝、氮化铝、氮氧化铝、氧化锆、氮化锆、氧化铝锆、氧化铪或合适的介电材料。可以使用CVD、ALD、PEALD或合适的方法来沉积栅极SAC介电层288。
参考图23和图27。在一些实施例中，隔离结构280包括下部280L和设置在下部280L上方的上部280U。下部280L是指隔离结构280在第一金属层268下面的部分，而上部280U是指隔离结构280在第一金属层268之上的部分。在图23所示的实施例中，下部280L设置在或夹在第一栅极结构269-1和第二栅极结构269-2之间。上部280U设置在第一金属层268的两个分离的部分之间也在第一段284-1和第二段284-2之间。上部280U也设置在栅极SAC介电层288之间。沿Y方向，上部280U具有第一宽度W1，下部280L具有第二宽度W2。由于形成隔离沟槽274时的底切，第二宽度W2大于第一宽度W1。在一些情况下，第一宽度W1在约5nm至约50nm之间，并且第二宽度W2在约10nm至约60nm之间。第一宽度W1和第二宽度W2之间的差距代表底切的延伸。在一些情况下，第一宽度W1和第二宽度W2之间的差可以在约2nm至约20nm之间。换句话说，第一金属层268、第二金属层284(包括第一段284-1和第二段284-2)和晶种层282(包括第一部分282-1和第二部分282-2，当形成时)悬于第一栅极结构269-1和第二栅极结构269-2之上。在图27所示的实施例中，上部280U进一步设置在或夹在晶种层282的第一部分282-1和第二部分282-2之间。
由于工艺的变化，本公开提供了图28-图31所示的替代实施例。参考图28，当开口272(图18所示)未沿着Z方向与第二介电鳍225-2完美对准时，第二介电鳍225-2的去除可导致形成弯曲的隔离结构290。弯曲的隔离结构290包括下部290L和在下部290L上方的上部290U。如图28所示，上部290U与下部290L沿着Z方向没有垂直对准。下部290L基本上设置在第一栅极结构269-1和第二栅极结构269-2之间。上部290U基本上设置在第一段284-1和第二段284-2之间。在一些情况下，弯曲的隔离结构290切入第一栅极结构269-1和第二栅极结构269-2中的一个的栅极电极层266中。
参考图29，当开口272(图18所示)沿着Y方向比第二介电鳍225-2宽时，第二介电鳍225-2的去除可能导致螺栓状隔离结构292形成。螺栓状隔离结构292包括下部292L和在下部292L上方的上部292U。如图29所示，上部292U具有第三宽度W3，下部292L具有小于第三宽度W3的第四宽度W4。在一些情况下，第四宽度W4可以在约10nm至约60nm之间，并且第三宽度W3可以在约20nm至约75nm之间。下部292L基本上设置在第一栅极结构269-1和第二栅极结构269-2之间。上部292U基本上设置在第一段284-1和第二段284-2之间。在一些情况下，螺栓状隔离结构292的上部292U切入第一栅极结构269-1和第二栅极结构269-2的栅极电极层266中。
参考图30，当第二介电鳍225-2的去除蚀刻到隔离部件216中时，可以形成圆底隔离结构294。圆底隔离结构294包括延伸到隔离部件216中的底部295。底部295可以延伸到隔离部件216中约1nm至约20nm。
参考图31，当用于隔离结构280的沉积工艺不具有足够的空穴填充能力时，可以在隔离结构280中形成空隙297。当形成时，空隙297可以具有沿着Y方向约1nm至约5nm之间的宽度，和沿着Z方向约2nm至约20nm之间的高度。
基于以上讨论，可以看出，本公开提供了优于常规的工艺的优点。然而，应当理解，其他实施例可以提供另外的优点，并且在本文中不必公开所有优点，并且对于所有实施例都不需要特定的优点。例如，本公开中公开的工艺在介电鳍上沉积栅极结构层，并且随后去除介电鳍以在栅极结构之间形成隔离沟槽。然后将介电材料沉积到隔离沟槽中以形成隔离结构。与介电鳍相比，隔离结构沿栅极结构之间的方向更宽，以增加栅极到栅极的间隔。栅极到栅极的间隔导致减小的栅极到栅极的电容，这是有利的。
在一个示例性方面，本公开针对一种半导体器件。半导体器件包括沿着方向对准的第一栅极结构和第二栅极结构，设置在第一栅极结构上方的第一金属层，设置在第二栅极结构上方的第二金属层，和在第一栅极结构和第二栅极结构之间以及在第一金属层和第二金属层之间延伸的栅极隔离结构。
在一些实施例中，栅极隔离结构包括空隙。在一些实施方式中，栅极隔离结构包括设置在第一栅极结构和第二栅极结构之间的下部和设置在第一金属层和第二金属层之间的上部，并且下部沿该方向的宽度大于上部沿该方向的宽度。在一些情况下，半导体器件可以还包括在第一金属层上方的第一自对准接触(SAC)介电层和在第二金属层上方的第二SAC介电层。上部还设置在第一SAC介电层和第二SAC介电层之间。在一些实施例中，第一栅极结构设置在栅极隔离结构和介电鳍之间，并且第一金属层在介电鳍上方延伸。在一些实施例中，栅极隔离结构是单层，并且介电鳍包括衬垫和在衬垫上方的填充层。在一些实施方式中，半导体器件可以还包括设置在第一栅极结构和第一金属层之间的第三金属层，并且介电鳍与第一金属层直接接触。在一些情况下，半导体器件可以还包括夹在第一金属层和第三金属层之间的晶种层。
在另一个示例性方面，本公开针对一种半导体器件。半导体器件可以包括垂直堆叠的第一多个沟道构件；垂直堆叠的第二多个沟道构件；设置在每个第一多个沟道构件的上方并包裹环绕每个第一多个沟道构件的第一栅极结构，第一栅极结构具有第一栅极介电层和在第一栅极介电层上方的第一电极层；第二栅极结构，设置在每个第二多个沟道构件上方并且包裹环绕所述第二多个沟道构件，第二栅极结构具有第二栅极介电层，和在第二栅极介电层上方的第二电极层；设置在第一栅极结构上方的第一金属层；设置在第二栅极结构上方的第二金属层；和栅极隔离结构，在第一栅极结构和第二栅极结构之间以及在第一金属层和第二金属层之间延伸。栅极隔离结构与第一电极层和所述第二电极层直接接触。
在一些实施例中，第一金属层的部分悬于第一栅极结构之上，第二金属层的部分悬于第二栅极结构之上。在一些实施方式中，栅极隔离结构包括设置在第一栅极结构和第二栅极结构之间的下部，并且该下部底切第一金属层和第二金属层中的至少一个。在一些实施方式中，第一多个沟道构件设置在由衬底产生的第一基部的上方，第二多个沟道构件设置在由衬底产生的第二基部的上方，并且栅极隔离结构的部分延伸到设置第一基部和第二基部之间在隔离部件中。在一些情况下，第一栅极结构设置在栅极隔离结构和介电鳍之间，并且第一金属层在介电鳍上方延伸。在一些实施例中，半导体器件可以还包括设置在第一金属层和第一栅极结构之间的晶种层，并且该晶种层在介电鳍上方延伸。
在又一个示例性方面，本公开针对一种方法。该方法包括接收工件，包括第一介电鳍、第二介电鳍、和第三介电鳍、设置在第一介电鳍和第二介电鳍之间的第一栅极结构、和设置在第二介电鳍和第三介电鳍之间的第二栅极结构，在第一栅极结构和第二栅结构上选择性地沉积第一金属层，选择性地去除第二介电鳍以形成隔离沟槽，并且在隔离沟槽中沉积介电材料以形成栅极隔离结构。
在一些实施例中，选择性地去除第二介电鳍包括在工件上方沉积硬掩模层，图案化硬掩模层以形成暴露第二介电鳍的开口，以及通过该开口蚀刻第二介电鳍以形成隔离沟槽。在一些实施方式中，该方法可以还包括在沉积介电材料之后选择性地去除图案化的硬掩模层以暴露在第一栅极结构和第二栅极结构上的第一金属层，和在第一金属层、第一介电鳍和第二介电鳍上方沉积第二金属层。在一些情况下，沉积第二金属层包括在第一金属层、第一介电鳍、第二介电鳍和栅极隔离结构上方沉积第二金属层，并且回蚀第二金属层以去除在栅极隔离结构上的第二金属层。在一些实施方式中，沉积第二金属层包括在第一金属层、第一介电鳍、第二介电鳍和栅极隔离结构上方沉积晶种层，回蚀晶种层以去除在栅极隔离结构上的晶种层,并且在回蚀之后，在晶种层上选择性地沉积第二金属层。在一些情况下，第一栅极结构包括第一栅极介电层。第二栅极结构包括第二栅极介电层，并且选择性地去除第二介电鳍也去除第一栅极介电层的部分和第二栅极介电层的部分。
前述内容概述了几个实施例的部件，使得本领域普通技术人员可以更好地理解本公开的方面。本领域普通技术人员应该理解，他们可以容易地将本公开用作设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域普通技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本发明的精神和范围的情况下，它们可以在本文中进行各种修改、等同替换和改进。

Claims (10)

1.一种半导体器件，包括：
第一栅极结构和第二栅极结构，沿着方向对准；
第一金属层，设置在所述第一栅极结构上方；
第二金属层，设置在所述第二栅极结构上方；以及
栅极隔离结构，在所述第一栅极结构和所述第二栅极结构之间以及所述第一金属层和所述第二金属层之间延伸。
2.根据权利要求1所述的半导体器件，其中，所述栅极隔离结构包括空隙。
3.根据权利要求1所述的半导体器件，
其中，所述栅极隔离结构包括设置在所述第一栅极结构和所述第二栅极结构之间的下部和设置在所述第一金属层和所述第二金属层之间的上部，
其中，所述下部沿着所述方向的宽度大于所述上部沿着所述方向的宽度。
4.根据权利要求3所述的半导体器件，还包括：
第一自对准接触(SAC)介电层，在所述第一金属层上方；以及
第二SAC介电层，在所述第二金属层上方，
其中，所述上部还设置在所述第一SAC介电层和所述第二SAC介电层之间。
5.根据权利要求1所述的半导体器件，
其中，所述第一栅极结构设置在所述栅极隔离结构和介电鳍之间，
其中，所述第一金属层在所述介电鳍上方延伸。
6.根据权利要求5所述的半导体器件，
其中，所述栅极隔离结构是单层，
其中，所述介电鳍包括衬垫和在所述衬垫上方的填充层。
7.根据权利要求5所述的半导体器件，还包括：
第三金属层，设置在所述第一栅极结构和所述第一金属层之间，
其中，所述介电鳍与所述第一金属层直接接触。
8.根据权利要求7所述的半导体器件，还包括：
晶种层，夹在所述第一金属层和所述第三金属层之间。
9.一种半导体器件，包括：
第一多个沟道构件，所述第一多个沟道构件垂直堆叠；
第二多个沟道构件，所述第二多个沟道构件垂直堆叠；
第一栅极结构，设置在所述第一多个沟道构件中的每个上方并且包裹环绕所述第一多个沟道构件中的每个，所述第一栅极结构包括：
第一栅极介电层，和
第一电极层，在所述第一栅极介电层上方；
第二栅极结构，设置在所述第二多个沟道构件中的每个上方并且包裹环绕所述第二多个沟道构件中的每个，所述第二栅极结构包括：
第二栅极介电层，和
第二电极层，在所述第二栅极介电层上方；
第一金属层，设置在所述第一栅极结构上方；
第二金属层，设置在所述第二栅极结构上方；以及
栅极隔离结构，在所述第一栅极结构和所述第二栅极结构之间以及在所述第一金属层和所述第二金属层之间延伸，
其中，所述栅极隔离结构与所述第一电极层和所述第二电极层直接接触。
10.一种形成半导体器件的方法，包括：
接收工件，所述工件包括：
第一介电鳍、第二介电鳍和第三介电鳍，
第一栅极结构，设置在所述第一介电鳍和所述第二介电鳍之间，和
第二栅极结构，设置在所述第二介电鳍和所述第三介电鳍之间；
在所述第一栅极结构和所述第二栅极结构上选择性地沉积第一金属层；
选择性地去除所述第二介电鳍以形成隔离沟槽；以及
在所述隔离沟槽中沉积介电材料以形成栅极隔离结构。
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