CN116435359A - 用于晶体管的隔离结构 - Google Patents

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郭玳榕
吴振诚
柯忠廷
林颂恩
徐志安
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Abstract

本公开总体涉及用于晶体管的隔离结构。根据本公开的半导体结构包括：基鳍，位于衬底之上；纳米结构的堆叠，直接设置在基鳍之上；栅极结构，围绕纳米结构的堆叠中的每一个；隔离特征，设置在衬底之上并与基鳍相邻；以及电介质鳍，直接设置在隔离特征上。电介质鳍包括底部、位于底部之上的中间层和位于中间层之上的顶层。底部包括外层和内层，内层通过外层与栅极结构和隔离特征间隔开。中间层与内层的顶表面和外层的顶表面直接接触。电介质鳍的顶层的介电常数大于中间层的介电常数。

Description

用于晶体管的隔离结构
技术领域
本公开总体涉及用于晶体管的隔离结构。
背景技术
半导体集成电路(IC)工业经历了指数式增长。IC材料和设计方面的技术进步产生了多代IC，其中，每一代具有比上一代更小且更复杂的电路。在IC演进的过程中，功能密度(即，每芯片面积的互连器件的数量)通常增大，同时几何尺寸(即，使用制造工艺能够制造的最小组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关联的成本来提供益处。这种按比例缩小还增加了加工和制造IC的复杂性。
例如，随着集成电路(IC)技术向更小的技术节点发展，已经引入了多栅极器件，以通过增大栅极-沟道耦合、降低截止状态电流并降低短沟道效应(SCE)来改进栅极控制。多栅极器件通常指具有设置在沟道区域的多于一侧之上的栅极结构或其一部分的器件。鳍式场效应晶体管(FinFET)和多桥沟道(MBC)晶体管是多栅极器件的示例，其已成为针对高性能和低泄漏应用的流行的有前景的候选者。FinFET具有升高的沟道，升高的沟道被位于多于一侧上的栅极围绕(例如，栅极围绕从衬底延伸的半导体材料“鳍”的顶部和侧壁)。MBC晶体管具有可以部分或完全地环绕沟道区域延伸的栅极结构，以在两侧或更多侧提供对沟道区域的访问。由于MBC晶体管的栅极结构环绕沟道区域，因此MBC晶体管还可以被称为环绕栅极晶体管(SGT)或栅极全环绕(GAA)晶体管。MBC晶体管的沟道区域可以由纳米线、纳米片或其他纳米结构形成，因此，MBC晶体管还可以被称为纳米线晶体管或纳米片晶体管。
电介质隔离结构用于隔离IC器件特征，否则这些IC器件特征将会相互接触。例如，电介质鳍用于隔离从多栅极器件(例如，MBC晶体管)的沟道构件外延生长的源极/漏极特征。在不存在电介质鳍的情况下，相邻的源极/漏极特征可能会融合，导致不期望的电连接。虽然现有的电介质隔离结构足以满足其预期目的，但它们并非在所有方面都令人满意。
发明内容
根据本公开的第一实施例，提供了一种半导体结构，包括：基鳍，位于衬底之上并沿第一方向纵向延伸；纳米结构的堆叠，设置在所述基鳍正上方；栅极结构，围绕所述纳米结构的堆叠中的每一个；隔离特征，设置在所述衬底之上并沿第二方向与所述基鳍相邻，其中，所述第二方向与所述第一方向垂直；以及电介质鳍，设置在所述隔离特征正上方，其中，所述电介质鳍包括底部、位于所述底部之上的中间层和位于所述中间层之上的顶层，其中，所述底部包括外层和内层，所述外层与所述隔离特征和所述栅极结构接触，所述内层通过所述外层与所述栅极结构和所述隔离特征间隔开，其中，所述中间层与所述内层的顶表面和所述外层的顶表面直接接触，其中，所述顶层的介电常数大于所述中间层的介电常数。
根据本公开的第二实施例，提供了一种半导体结构，包括：基鳍，位于衬底之上并沿第一方向纵向延伸；多个沟道构件，设置在所述基鳍正上方；栅极结构，围绕所述多个沟道构件中的每一个沟道构件；隔离特征，设置在所述衬底之上并沿第二方向与所述基鳍相邻，其中，所述第二方向与所述第一方向垂直；以及电介质鳍，设置在所述隔离特征正上方，其中，所述电介质鳍包括底部和位于所述底部之上的盔状特征，其中，所述底部包括外层和内层，所述外层与所述隔离特征和所述栅极结构接触，所述内层通过所述外层与所述栅极结构和所述隔离特征间隔开，其中，所述外层的成分与所述盔状特征的成分相同。
根据本公开的第三实施例，提供了一种用于制造半导体结构的方法，包括：在衬底之上形成外延层的堆叠；形成第一鳍式结构和第二鳍式结构，以使得所述第一鳍式结构和所述第二鳍式结构中的每一个均包括由所述衬底形成的基部和由所述堆叠形成的顶部；在所述第一鳍式结构的基部和所述第二鳍式结构的基部之间形成隔离特征；在所述第一鳍式结构的顶部的表面和所述第二鳍式结构的顶部的表面之上形成包层；在所述包层和所述隔离特征之上共形地沉积第一电介质层；在所述第一电介质层之上沉积第二电介质层；选择性地回蚀刻所述第一电介质层和所述第二电介质层，以形成第一凹部；在所述第一凹部之上共形地沉积第三电介质层；在所述第三电介质层之上沉积第四电介质层；选择性地回拉所述第三电介质层和所述第四电介质层，以形成第二凹部；在所述第二凹部之上沉积第五电介质层；以及在沉积所述第五电介质层之后，对所述第五电介质层进行平坦化，以在平坦的顶表面中暴露出所述包层的顶表面。
附图说明
在结合附图阅读时，通过下面的具体实施方式来最佳地理解本公开。应当注意，根据该行业的标准惯例，各种特征不是按比例绘制的，并且仅用于说明的目的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意地增大或减小了。
图1示出了根据本公开的一个或多个方面的用于形成半导体结构的方法100的流程图。
图2至图20示出了根据本公开的一个或多个方面的在图1的方法100中的各个制造阶段期间的工件的局部截面图。
图21示出了根据本公开的一个或多个方面的用于形成半导体结构的方法300的流程图。
图22至图34示出了根据本公开的一个或多个方面的在图21的方法300中的各个制造阶段期间的工件的局部截面图。
具体实施方式
下面的公开内容提供了用于实现所提出的主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不旨在进行限制。例如，在下面的说明中，在第二特征之上或在第二特征上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征使得第一特征和第二特征可不直接接触的实施例。此外，本公开在各个示例中可以重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身不表示所讨论的各个实施例和/或配置之间的关系。
本文可能使用了空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述附图中所示的一个要素或特征与另外(一个或多个)要素或(一个或多个)特征的关系。除了附图中所示朝向之外，这些空间相关术语还旨在涵盖器件在使用或操作中的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文使用的空间相关描述符可类似地进行相应解释。
此外，当以“约”、“近似”等来描述数字或数字范围时，该术语旨在涵盖如本领域普通技术人员所理解的考虑到在制造期间固有地出现的变化的合理范围内的数字。例如，数字或数字范围基于与制造具有与该数字相关联的特性的特征相关联的已知制造公差，而涵盖包括所描述的数字的合理范围，例如，所描述的数字的+/-10％内。例如，具有“约5nm”厚度的材料层可以涵盖4.25nm至5.75nm的尺寸范围，其中，本领域普通技术人员已知与沉积该材料层相关联的制造公差为+/-15％。此外，本公开在各个示例中可以重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身不表示所讨论的各个实施例和/或配置之间的关系。
本公开总体上涉及电介质隔离结构，更具体地，涉及位于相邻的源极/漏极特征之间的电介质隔离结构。
电介质鳍或混合鳍在MBC晶体管的制造中实现以提供多种功能。在源极/漏极特征形成期间，电介质鳍或混合鳍的作用是防止相邻的MBC晶体管的外延特征相互融合，导致不期望的短路。在栅极形成之后，电介质鳍或混合鳍可以用作栅极切割特征或栅极切割特征的一部分，以将栅极结构分离为多个分段。本公开提供了一种电介质鳍，其易于与MBC晶体管的制造集成而不会降低MBC晶体管的性能。在一些实施例中，本公开的电介质鳍包括底部、位于底部之上的中间层和位于中间层之上的顶层。底部包括内层和外层。顶层由抗蚀刻金属氧化物形成，而中间层和内层由低介电常数电介质材料形成。在一些其他实施例中，电介质鳍包括底部和位于底部之上的盔状层(helmet layer)。底部包括内层和外层。外层和盔状层由抗蚀刻金属氧化物形成，而内层由低介电常数电介质材料形成。本公开还提供了形成电介质鳍的方法。
现在将参照附图更详细地描述本公开的各个方面。图1和图21示出了形成半导体器件的方法100和方法300的流程图。方法100和方法300仅是示例，而不旨在将本公开限制为本公开中明确说明的内容。可以在方法100和方法300之前、期间和之后提供附加的步骤，并且针对方法的附加实施例，可以替换、消除或移动一些所描述的步骤。为了简单起见，本文并未详细描述所有步骤。下文结合图2至图20来描述方法100，图2至图20示出了根据方法100的实施例的处于不同的制造阶段的工件200的局部截面图。下文结合图22至图34来描述方法300，图22至图34示出了根据方法300的实施例的处于不同的制造阶段的工件200的局部截面图。由于将从工件200形成半导体器件或半导体结构，因此可以根据上下文需要而将工件200称为半导体器件200或半导体结构200。贯穿图2至图20以及图22至图34，X方向、Y方向和Z方向相互垂直并被一致地使用。例如，一个附图中的X方向与另一附图中的X方向平行。此外，贯穿本公开，相似的附图标记用于表示相似的特征。
参照图1和图2，方法100包括框102，在框102处，接收工件200。如图2中所示，工件200包括衬底202和设置在衬底202上的堆叠204。在一个实施例中，衬底202可以是硅(Si)衬底。在一些其他实施例中，衬底202可以包括其他半导体材料，例如，锗(Ge)、硅锗(SiGe)或III-V半导体材料。示例III-V半导体材料可以包括砷化镓(GaAs)、磷化铟(InP)、磷化镓(GaP)、氮化镓(GaN)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、磷化镓铟(GaInP)和砷化铟镓(InGaAs)。衬底202还可以包括绝缘层，例如，掩埋氧化物(BOX)层，以具有绝缘体上硅(SOI)结构或绝缘体上锗(GeOI)结构。在一些实施例中，衬底202可以包括一个或多个阱区域(例如，掺杂有n型掺杂剂(即，磷(P)或砷(As))的n型阱区域、或掺杂有p型掺杂剂(即，硼(B))的p型阱区域)，以用于形成不同类型的器件。n型阱和p型阱的掺杂可以使用离子注入或热扩散来形成。
仍然参照图2，堆叠204可以包括与多个牺牲层206交替的多个沟道层208。沟道层208和牺牲层206可以具有不同的半导体成分。在一些实现方式中，沟道层208由硅(Si)形成，牺牲层206由硅锗(SiGe)形成。在这些实现方式中，牺牲层206中的附加锗组分允许选择性地对牺牲层206进行去除或凹陷而不会对沟道层208造成实质损坏。在一些实施例中，牺牲层206和沟道层208可以使用外延工艺来沉积。堆叠204可以使用CVD沉积技术(例如，气相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延(MBE)和/或其他合适的工艺来外延沉积。牺牲层206和沟道层208相继交替地被沉积，以形成堆叠204。在所描绘的实施例中，堆叠204还可以包括顶部沟道层208T和顶部牺牲层206T，以保护下面的堆叠204的剩余部分，并可以在后续过程中被完全去除。在附图中未明确示出的一些实例中，顶部沟道层208T和顶部牺牲层206T中的至少一个被省略。当不算顶部沟道层208T和顶部牺牲层206T时，图2中所示的堆叠204包括三(3)层牺牲层206和三(3)层沟道层208，这仅是为了说明的目的而不旨在限制超出权利要求中具体记载的范围。堆叠204中的层的数量取决于半导体器件200和后续工艺所期望的沟道构件的数量。在一些实施例中，堆叠204中的沟道层208(除顶部沟道层208T之外)的数量在2至10之间。
参照图1和图3，方法100包括框104，在框104处，形成鳍式结构212。在一些实施例中，在框104处，对衬底202的一部分和堆叠204进行图案化，来形成由沟槽211限定的鳍式结构212。如图3所示，每个鳍式结构212均包括由衬底202的一部分形成的基部212B和由堆叠204形成的顶部212T。顶部212T设置在基部212B之上。换言之，沟槽211完全延伸穿过堆叠204并且至少部分地延伸到衬底202中。鳍式结构212沿Y方向纵向延伸并且从衬底202沿Z方向竖直延伸。可以使用包括双图案化工艺或多图案化工艺的合适工艺，来对鳍式结构212进行图案化。通常，双图案化工艺或多图案化工艺组合了光刻和自对准工艺，从而允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。如本文所用的，光刻工艺可以包括使用辐射源，例如，深紫外(DUV)准分子激光器、氟化氪(KrF)激光器、氟化氩(ArF)激光器或极紫外(EUV)光源。在一个示例光刻工艺中，首先在堆叠204之上沉积硬掩模层，然后在硬掩模之上形成材料层。使用光刻工艺对材料层进行图案化。使用自对准工艺在经图案化的材料层旁边形成间隔件。然后去除材料层，然后可以使用保留的间隔件或心轴来对硬掩模层进行图案化，然后可以使用经图案化的硬掩模层通过对堆叠204和衬底202进行蚀刻，来对鳍式结构212进行图案化。蚀刻工艺可以包括干法蚀刻、湿法蚀刻、反应离子蚀刻(RIE)和/或其他合适的工艺。虽然图3中未明确示出，但可以在鳍式结构212和衬底202的表面之上沉积半导体衬里。半导体衬里可以包括硅(Si)或富硅的硅锗(SiGe)。在一些实现方式中，可以使用ALD、PEALD、VPE、MBE或合适的方法来沉积半导体衬里。
参照图1和图4，方法100包括框106，在框106处，形成隔离特征216。在形成了鳍式结构212之后，在相邻的鳍式结构212之间形成图4中所示的隔离特征216。隔离特征216还可以被称为浅沟槽隔离(STI)特征216。在一个示例工艺中，首先在工件200之上沉积用于隔离特征216的电介质材料，从而利用电介质材料来填充鳍式结构212之间的沟槽211。在一些实施例中，电介质材料可以包括氧化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质、它们的组合、和/或其他合适的材料。在各种示例中，电介质材料可以通过CVD工艺、可流动CVD(FCVD)工艺、旋涂和/或其他合适的工艺来沉积。然后对所沉积的电介质材料进行减薄和平坦化(例如，通过化学机械抛光(CMP)工艺)，直至暴露出鳍式结构的至少一部分。通过干法蚀刻工艺、湿法蚀刻工艺和/或它们的组合，对经平坦化的电介质材料进行进一步凹陷，来形成隔离特征216。当形成有半导体衬里时，该凹陷还去除鳍式结构212的表面之上的上升到高于隔离特征216的半导体衬里。如图4中所示，鳍式结构212的顶部212T上升到高于隔离特征216，而基部212B被隔离特征216围绕。
参照图1和图5，方法100包括框108，在框108处，在鳍式结构212之上形成包层218。在一些实施例中，包层218可以具有与牺牲层206的成分相似的成分。在一个示例中，包层218可以由硅锗(SiGe)形成。牺牲层206和包层218之间的这种共同成分允许在后续工艺中选择性地且同时地对牺牲层206和包层218进行凹陷或去除。在一些实施例中，包层218可以使用气相外延(VPE)或分子束外延(MBE)来外延沉积。如图5所示，包层218选择性地设置在鳍式结构212的暴露表面上，而不设置在由电介质材料形成的隔离特征216上。在一些示例中，包层218可以具有约2nm至约20nm之间的厚度。在沉积了包层218之后，隔离特征216的一部分暴露在现在被包层218变窄的沟槽211中。
参照图1、图6和图7，方法100包括框110，在框110处，在工件200之上(包括在包层218和沟槽211之上)，沉积第一电介质层220和第二电介质层222。在一个示例工艺中，在工件200之上(包括在沟槽211中)，共形地沉积第一电介质层220，如图6所示。可以使用PECVD、ALD或合适的方法来沉积第一电介质层220。第一电介质层220衬于沟槽211的侧壁和底表面，这些沟槽211在框110处的操作之前由包层218限定。第一电介质层220还可以被称为电介质衬里220或外层220。在一些实施例中，第一电介质层220被形成为具有在约2nm至约15nm之间的厚度。参照图7，然后使用CVD、SACVD、FCVD、ALD、旋涂和/或其他合适的工艺，在工件200上的第一电介质层220之上沉积第二电介质层222。第二电介质层222还可以被称为电介质填充物222或内层222。第一电介质层220可以包括无氧电介质材料，例如，碳氮化硅、碳化硅或氮化硅。在一些其他实例中，第一电介质层220至少未被完全氧化。第二电介质层222可以包括含氧半导体氧化物，例如，氧化硅、二氧化硅玻璃、或氟掺杂的氧化硅、氧化硅或其他完全氧化或不太可能被氧化剂氧化的电介质层。第二电介质层222可以由与隔离特征216相同的材料形成。在所描绘的实施例中，第二电介质层222由氧化硅形成。在所描绘的实施例中，第一电介质层220的介电常数大于第二电介质层222的介电常数。
虽然未明确示出，但在沉积了第一电介质层220和第二电介质层222之后，可以使用化学机械抛光(CMP)工艺对工件进行平坦化，直到顶部沟道层208T、包层218、第一电介质层220和第二电介质层222的顶表面是共面的。
参照图1和图8，方法100包括框112，在框112处，选择性地回蚀刻第一电介质层220和第二电介质层222，以形成第一盔状凹部223。在框112处的蚀刻工艺对由电介质材料(而不是形成鳍式结构212的半导体材料)形成的第一电介质层220和第二电介质层222具有高度选择性。在一些实施例中，在框112处的选择性蚀刻工艺可以包括使用氨(NH3)和氢氟酸(HF)。在一个示例工艺中，在框112处的选择性蚀刻包括氨(NH3)暴露的多个循环和氢氟酸(HF)暴露的多个循环。在一些替代实施例中，可以执行使用三氟化氮(NF3)、氩气(Ar)和氧气(O2)的单独的干法蚀刻工艺来蚀刻第一电介质层。如图8中所示，由于在框112处的蚀刻工艺对第一电介质层220和第二电介质层222具有选择性，因此顶部沟道层208T和包层218基本上未被蚀刻。在框112处的操作结束时，在两个相邻的顶部212T之间、在第一电介质层220和第二电介质层222之上形成了第一盔状凹部223。在框112处的回蚀刻之后，第一电介质层220和第二电介质层222可以被统称为底部。虽然附图中未明确示出，但在一些替代实施例中，在框112处的回蚀刻可以进一步朝向衬底202进行以形成更深的第一盔状凹部223。这种深的第一盔状凹部223可以使得形成更厚的抗蚀刻电介质材料以改善制造工艺窗口和工艺良率。
参照图1、图9和图10，方法100包括框114，在框114处，在工件200之上(包括在第一盔状凹部223之上)沉积第三电介质层224和第四电介质层226。在一个示例工艺中，在工件200之上(包括在第一盔状凹部223中)共形地沉积第三电介质层224，如图9所示。第三电介质层224可以使用PECVD、ALD或合适的方法来沉积。第三电介质层224衬于第一盔状凹部223的侧壁和底表面，第一盔状凹部223沿X方向由包层218限定。第三电介质层224还可以被称为中间层224或居间层224，因为它位于底部(即，第一电介质层220和第二电介质层222)和更抗蚀刻的第四电介质层226之间。在一些实施例中，第三电介质层224被形成为具有在约2nm至约15nm之间的厚度。然后参照图10，使用CVD、SACVD、FCVD、ALD、旋涂和/或其他合适的工艺在工件200上的第三电介质层224之上沉积第四电介质层226。第四电介质层226还可以被称为盔状层226或顶层226。第三电介质层224可以包括含氧半导体氧化物，例如，氧化硅、二氧化硅玻璃、或氟掺杂的氧化硅、氧化硅或其他完全氧化或不太可能被氧化剂氧化的电介质层。在所描绘的实施例中，第三电介质层224由氧化硅形成。在所描绘的实施例中，第四电介质层226比第三电介质层224、第二电介质层222或第一电介质层220更抗蚀刻。第四电介质层226可以包括金属氧化物或稀有金属氧化物，例如，氧化铪、氧化钌、氧化镧、氧化铼、氧化铝或氧化锆。在所描绘的实施例中，第四电介质层226的介电常数大于第二电介质层222的介电常数或第三电介质层224的介电常数。在一个实施例中，第一电介质层220包括碳氮化硅或碳化硅，第二电介质层222包括氧化硅，第三电介质层224包括氧化硅，第四电介质层226包括氧化铪。
参照图1和图11，方法100可以包括框116，在框116处，选择性地回拉第三电介质层224和第四电介质层226，以形成顶部凹部227。在一些实施例中，在框116处，可以使用湿法蚀刻工艺(包括使用盐酸(HCl)和氢氟酸(HF))，来蚀刻第三电介质层224和第四电介质层226。在一些实现方式中，水用作溶剂。在一些替代实现方式中，可以使用极性低于水的溶剂(例如，乙二醇)来平衡第三电介质层224和第四电介质层226的蚀刻速率。如图11中所示，选择性地回拉第三电介质层224和第四电介质层226可以形成顶部凹部227，其中，第三电介质层224和第四电介质层226的顶表面低于包层218和顶部沟道层208T的顶表面。
参照图1和图12，方法100可以包括框118，在框118处，在工件200之上(包括在顶部凹部227之上)沉积第五电介质层228。在框118处，可以使用CVD、SACVD、FCVD、ALD、旋涂和/或其他合适的工艺，来在工件200之上沉积第五电介质层228。与第二电介质层222类似地，第五电介质层228可以包括含氧半导体氧化物，例如，氧化硅、二氧化硅玻璃、或氟掺杂的氧化硅、氧化硅或其他完全氧化或不太可能被氧化剂氧化的电介质层。
参照图1、图13和图14，方法100包括框120，在框120处，对鳍式结构212进行凹陷。在沉积了第五电介质层228之后，使用化学机械抛光(CMP)工艺对工件200进行平坦化以暴露出鳍式结构212，如图13中所示。在暴露出鳍式结构212的顶表面之后，对包层218的顶部、顶部沟道层208T和顶部牺牲层206T进行凹陷。在图14中所示的一些实施例中，选择性地去除包层218的顶部和顶部沟道层208T，以暴露出每个鳍式结构212的顶部牺牲层206T。在一些实施例中，在框120处的选择性蚀刻可以包括使用氢氧化铵、臭氧水(DI-O3)和/或氢氟酸(HF)。尽管在附图中未明确示出，但还可以通过蚀刻工艺对顶部牺牲层206T的一部分进行凹陷。在至少一些实施例中，顶部牺牲层206T起到保护最顶部的沟道层208的作用，并且在框120处不被穿透。应注意，在框120处的选择性蚀刻是无掩模的并且是自对准的，因为在框120处的选择性蚀刻以相当慢的速率蚀刻电介质特征，例如，第三电介质层224、第四电介质层226和第五电介质层228。
参照图1、图15和图16，方法100包括框122，在框122处，在鳍式结构212的沟道区域之上形成虚设栅极堆叠230。在一些实施例中，采用栅极替换工艺(或后栅极工艺)，其中，虚设栅极堆叠230用作在后续步骤处形成的功能栅极结构的占位符。其他工艺和配置是可能的。尽管图15中未明确示出，但虚设栅极堆叠230包括虚设电介质层和设置在虚设电介质层之上的虚设电极。位于虚设栅极堆叠230下面的鳍式结构212的区域可以被称为沟道区域。鳍式结构212中的每个沟道区域沿Y方向夹在两个用于形成源极/漏极的源极/漏极区域之间。在一个示例工艺中，通过CVD在工件200之上毯式地沉积虚设电介质层。然后在虚设电介质层之上毯式地沉积用于虚设电极的材料层。然后使用光刻工艺对虚设电介质层和用于虚设电极的材料层进行图案化，来形成虚设栅极堆叠230。在一些实施例中，虚设电介质层可以包括氧化硅，并且虚设电极可以包括多晶硅(polysilicon)。如图15中所示，在沟道区域中，虚设栅极堆叠230与第五电介质层228、第三电介质层224的侧壁、包层218的顶表面、以及顶部牺牲层206T的顶表面接触。
现在参照图16，在工件200之上(包括沿虚设栅极堆叠230的侧壁)沉积至少一个栅极间隔件232。至少一个栅极间隔件232可以包括两个或更多个栅极间隔件层。可以将用于至少一个栅极间隔件232的电介质材料选择为允许对虚设栅极堆叠230进行选择性去除。用于至少一个栅极间隔件232的合适的电介质材料可以包括氮化硅、碳氮氧化硅、碳氮化硅、氧化硅、碳氧化硅、碳化硅、氮氧化硅和/或它们的组合。在一个示例工艺中，可以使用CVD、低于大气压的CVD(SACVD)或ALD，来在工件200之上共形地沉积至少一个栅极间隔件232。
参照图1、图16、图17和图18，方法100包括框124，在框124处，在鳍式结构212的源极/漏极区域之上形成源极/漏极特征240。在框124处的操作包括：对鳍式结构212的源极/漏极区域进行凹陷以形成源极/漏极凹部212SD(如图16中所示)，形成内部间隔件特征236(如图17中所示)，以及在源极/漏极凹部212SD中沉积源极/漏极特征240(如图18中所示)。利用虚设栅极堆叠230和至少一个栅极间隔件232作为蚀刻掩模，对工件200进行各向异性蚀刻，来在鳍式结构212的源极/漏极区域之上形成源极/漏极凹部212SD。在框120处的各向异性蚀刻可以包括干法蚀刻工艺或合适的蚀刻工艺。例如，干法蚀刻工艺可以实施含氧气体、氢气、含氟气体(例如，CF4、SF6、NF3、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其他合适的气体、和/或等离子体、和/或它们的组合。如图16中所示，在框124处的各向异性蚀刻去除了源极/漏极区域中的牺牲层206和沟道层208，暴露出了沟道区域中的牺牲层206和沟道层208的侧壁(以虚线示出)。虽然各向异性蚀刻以较慢的速率蚀刻第四电介质层226，但该各向异性蚀刻仍会蚀刻第四电介质层226。如图16中所示，各向异性蚀刻可以完全去除第五电介质层228并基本上去除未被第四电介质层226覆盖的第三电介质层224。第四电介质层226的顶部边缘可能会变成倒角的或圆形的。
然后参照图17。在框124处的操作还包括形成与沟道层208交替的内部间隔件特征236。在形成源极/漏极凹部212SD之后，首先选择性地、部分地对暴露在源极/漏极凹部中的牺牲层206(包括顶部牺牲层206T)进行凹陷以形成内部间隔件凹部，而暴露的沟道层208基本上未被蚀刻。由于包层218和牺牲层206共享相似的成分(即，SiGe)，因此在框124处还对包层218进行了凹陷。在沟道层208基本上由硅(Si)组成、牺牲层206基本上由硅锗(SiGe)组成、并且包层218基本上由硅锗(SiGe)组成的实施例中，对牺牲层206和包层218进行的选择性地、部分地凹陷可以包括APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)。在形成内部间隔件凹部之后，然后使用CVD或ALD来在工件200之上(包括在内部间隔件凹部和由包层218的去除部分留下的空间之上和之中)共形地沉积内部间隔件材料层。内部间隔件材料可以包括氮化硅、碳氮氧化硅、碳氮化硅、氧化硅、碳氧化硅、碳化硅或氮氧化硅。在沉积内部间隔件材料层之后，回蚀刻内部间隔件材料层，来形成内部间隔件特征236，如图17中所示。
然后参照图18。在框124处的操作还包括在源极/漏极凹部212SD中沉积源极/漏极特征240。在一些实施例中，源极/漏极特征240可以选择性地、外延地沉积在沟道层208和基部212B的暴露的半导体表面上。源极/漏极特征240可以使用外延工艺和/或其他合适的工艺来沉积，外延工艺例如是气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)。源极/漏极特征240可以是n型的或p型的。当源极/漏极特征240是n型的时，它可以包括硅(Si)并且可以掺杂有n型掺杂剂，例如，磷(P)或砷(As)。当源极/漏极特征240是p型的时，它可以包括硅锗(SiGe)并且可以掺杂有p型掺杂剂，例如，硼(B)或二氟化硼(BF2)。源极/漏极特征240的掺杂可以利用其沉积而原位执行或使用注入工艺(例如，结注入工艺)而非原位执行。虽然附图中未明确示出，但源极/漏极特征240可以包括具有不同掺杂浓度的多个外延层。
在框124处的操作结束时，形成了第一电介质鳍260。每个第一电介质鳍260包括底部、位于底部之上的中间层224和位于中间层224之上的盔状层226。底部包括作为外层的第一电介质层220和作为内层的第二电介质层222。如图18中所示，第一电介质鳍260用作相邻的源极/漏极凹部中的源极/漏极特征240的分隔件。当第一电介质鳍260未形成或不够高或不够宽时，相邻的源极/漏极特征240可能会融合，导致不期望的短路。
参照图1、图19和图20，方法100包括框126，在框126处，形成栅极结构250。在框126处的操作包括：在源极/漏极特征240之上沉积接触蚀刻停止层(CESL)242和层间电介质(ILD)层244(图19中所示)，去除虚设栅极堆叠230，选择性地去除牺牲层206以释放作沟道层208作为沟道构件2080(如图20中所示)，以及形成用于围绕每个沟道构件2080的栅极结构250(如图20中所示)。CESL 242和ILD层244沉积在源极/漏极特征240之上以保护其免受后续工艺的影响。CESL 242可以包括氮化硅，并且可以使用ALD或CVD来沉积在中间层224和盔状层226的暴露表面以及源极/漏极特征240上。ILD层244包括例如以下项的材料：原硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃、或掺杂的硅氧化物(例如，硼磷硅酸盐玻璃(BPSG)、熔融二氧化硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))、和/或其他合适的电介质材料。ILD层244可以通过旋涂、FCVD工艺或其他合适的沉积技术来沉积在CESL 242上。在沉积了CESL 242和ILD层244之后，可以对工件200执行平坦化工艺(例如，CMP工艺)以提供平坦的顶表面，该平坦的顶表面暴露出虚设栅极堆叠230。如图19中所示，CESL 242与中间层224的侧壁和盔状层226的圆形的表面直接接触。
虽然未明确示出，但然后通过选择性蚀刻工艺从工件200去除暴露的虚设栅极堆叠230。选择性蚀刻工艺可以是选择性湿法蚀刻工艺、选择性干法蚀刻工艺或它们的组合。在所描绘的实施例中，选择性蚀刻工艺选择性地去除虚设电介质层和虚设电极，而基本上不会损坏沟道区域中的盔状层226和中间层224。对虚设栅极堆叠230的去除会产生位于沟道区域之上的栅极沟槽。栅极沟槽由至少一个栅极间隔件232限定。
在去除虚设栅极堆叠230之后，可以选择性地去除沟道区域中的牺牲层206和包层218，以释放沟道层208来形成沟道构件2080，如图20中所示。每个沟道构件2080沿Y方向在两个源极/漏极特征240之间纵向延伸。如图20中所示，沟道构件2080的竖直堆叠设置在每个基部212B的正上方。对牺牲层206和包层218的选择性去除可以通过选择性干法蚀刻、选择性湿法蚀刻或其他选择性蚀刻工艺来实现。在一些实施例中，选择性湿法蚀刻包括APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)。在一些替代实施例中，选择性去除包括硅锗的氧化，然后对硅锗氧化物进行去除。例如，可以通过臭氧清洁来提供氧化，然后通过蚀刻剂(例如，NH4OH)来去除硅锗氧化物。
仍然参照图20，然后形成用于围绕每个沟道构件2080的栅极结构250。虽然附图中未明确示出，但栅极结构250可以包括位于沟道构件2080和基部212B上的界面层、位于界面层之上的栅极电介质层、以及位于栅极电介质层之上的栅极电极层。在一些实施例中，界面层包括氧化硅并且可以作为预清洁工艺的结果而形成。示例预清洁工艺可以包括使用RCASC-1(氨、过氧化氢和水)和/或RCA SC-2(盐酸、过氧化氢和水)。预清洁工艺氧化沟道构件2080和基部212B的暴露表面，来形成界面层。然后使用ALD、CVD和/或其他合适的方法在界面层之上沉积栅极电介质层。栅极电介质层可以包括高K电介质材料。如本文所使用的，高k电介质材料包括具有高介电常数的电介质材料，例如，大于热氧化硅的介电常数(约3.9)。在一个实施例中，栅极电介质层可以包括氧化铪。替代地，栅极电介质层可以包括其他高K电介质，例如，氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O5)、氧化铪硅(HfSiO4)、二氧化锆(ZrO2)、氧化锆硅(ZrSiO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化锆(ZrO)、氧化钇(Y2O3)、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、(Ba,Sr)TiO3(BST)、氮化硅(SiN)、氮氧化硅(SiON)、它们的组合、或其他合适的材料。应注意，圆形的盔状层226和经蚀刻的中间层224形成向远离底部(即，第一电介质层220和第二电介质层222)方向逐渐变细的顶部。逐渐变细提供了更大的无阻碍开口，其有利于沟道释放工艺和栅极结构250的形成。
在形成或沉积界面层和栅极电介质层之后，在栅极电介质层之上沉积栅极电极层。栅极电极层可以是包括至少一个功函数层和金属填充层的多层结构。作为示例，至少一个功函数层可以包括氮化钛(TiN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、钽铝(TaAl)、氮化钽铝(TaAlN)、碳化钽铝(TaAlC)、碳氮化钽(TaCN)或碳化钽(TaC)。金属填充层可以包括铝(Al)、钨(W)、镍(Ni)、钛(Ti)、钌(Ru)、钴(Co)、铂(Pt)、氮化钽硅(TaSiN)、铜(Cu)、其他难熔金属、或其他合适的金属材料、或它们的组合。在各种实施例中，栅极电极层可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺来形成。
虽然栅极结构250在图20中被示出为接合沟道构件2080的多个堆叠，但可以执行后续平坦化工艺(例如，CMP工艺)，直到栅极结构250至少部分地被第一电介质鳍260分割为分段。在一些实现方式中，还可以在第一电介质鳍260中的一个或多个正上方形成附加的栅极切割电介质特征，以将栅极结构250分割为不同的分段。
图21示出了形成第二电介质鳍270(如图31至图33中所示)的方法300的流程图，第二电介质鳍270在结构上与使用方法100形成的第一电介质鳍260不同。方法300包括框302、框304、框306、框308、框310、框312、框314、框316、框318、框320和框322。在这些框中，在框302、框304、框306和框308处的操作分别与在框102、框104、框106和框108处的操作基本上相同。因此，为了简洁起见，省略了对在框302、框304、框306和框308处的操作的详细描述，仅提供其简要描述。在框318、框320和框322处的操作分别与在框122、框124和框126处的操作类似。出于这个原因，下文对框318、框320和框322的描述更多地集中在由于第二电介质鳍270的形成和结构不同而导致的操作差异上。
参照图21和图2，方法300包括框302，在框302处，接收工件200。如图2中所示，工件200包括衬底202和设置在衬底202上的堆叠204。上文已经针对方法100的框102描述了衬底202和堆叠204，在此不再赘述。
参照图21和图3，方法300包括框304，在框304处，形成鳍式结构212。鳍式结构212由沟槽211限定。如图3中所示，每个鳍式结构212均包括由衬底202的一部分形成的基部212B和由堆叠204形成的顶部212T。上文已经针对方法100的框104提供了对在框304处的操作的描述，在此不再赘述。
参照图21和图4，方法300包括框306，在框306处，形成隔离特征216。如图4中所示，鳍式结构212的顶部212T上升到高于隔离特征216，而基部212B被隔离特征216围绕。上文已经针对方法100的框106提供了对在框306处的操作的描述，在此不再赘述。
参照图21和图5，方法300包括框308，在框308处，在鳍式结构212之上形成包层218。上文已经针对方法100的框108提供了对在框308处的操作的描述，在此不再赘述。
参照图21、图22和图23，方法300包括框310，在框310处，在工件200之上(包括在包层218和沟槽211之上)沉积掩蔽电介质层2260和第二电介质层222。在一个示例工艺中，在工件200之上(包括在沟槽211中)共形地沉积掩蔽电介质层2260，如图22所示。可以使用PECVD、ALD或合适的方法来沉积掩蔽电介质层2260。掩蔽电介质层2260衬于沟槽211的侧壁和底表面，该沟槽211在框310处的操作之前由包层218限定。由于它的共形特性，掩蔽电介质层2260还可以被称为掩蔽外层2260。在一些实施例中，掩蔽电介质层2260被形成为具有在约2nm至约15nm之间的厚度。参照图23，然后使用CVD、SACVD、FCVD、ALD、旋涂和/或其他合适的工艺，在工件200上的掩蔽电介质层2260之上沉积第二电介质层222。第二电介质层222还可以被称为电介质填充物222或内层222。掩蔽电介质层2260可以包括金属氧化物或稀有金属氧化物，例如，氧化铪、氧化钌、氧化镧、氧化铼、氧化铝、或氧化锆。第二电介质层222可以包括含氧半导体氧化物，例如，氧化硅、二氧化硅玻璃、或氟掺杂的氧化硅、氧化硅或其他完全氧化或不太可能被氧化剂氧化的电介质层。在所描绘的实施例中，第二电介质层222由氧化硅形成。在所描绘的实施例中，掩蔽电介质层2260的介电常数大于第二电介质层222的介电常数。在一示例中，掩蔽电介质层2260的介电常数可以是第二电介质层222的介电常数的约2倍至约6倍。
参照图21和图24，方法300包括框312，在框312处，选择性地回蚀刻第二电介质层222，以形成第二盔状凹部2230。在框312处的蚀刻工艺对由氧化硅或类似于氧化硅的电介质材料形成的第二电介质层222具有高度选择性。在一些实施例中，在框312处的选择性蚀刻工艺可以是干法蚀刻工艺或湿法蚀刻工艺。示例干法蚀刻工艺可以包括使用三氟甲烷(CHF3)、氟甲烷(CF4)或三氟化氮(NF3)。示例湿法蚀刻工艺可以包括使用氢氟酸(HF)、稀释的氢氟酸(DHF)或氟化铵(NH4F)。在一个示例工艺中，在框312处的选择性蚀刻包括氨(NH3)暴露的多个循环和氢氟酸(HF)暴露的多个循环。如图24中所示，由于在框312处的蚀刻工艺对第二电介质层222具有选择性，因此掩蔽电介质层2260基本上未被损坏并且用于保护包层218和鳍式结构212。在框312处的操作结束时，在两个相邻的顶部212T之间、在第二电介质层222之上形成第二盔状凹部2230。每个第二盔状凹部2230被限定在沿相邻的鳍式结构212的侧壁延伸的掩蔽电介质层2260之间。虽然附图中未明确示出，但在一些替代实施例中，在框312处的回蚀刻可以进一步朝向衬底202进行以形成更深的第二盔状凹部2230。这种深的第二盔状凹部2230可以使得形成更厚的抗蚀刻电介质材料以改善制造工艺窗口和工艺良率。
参照图21和图25，方法300包括框314，在框314处，在工件200之上(包括在第二盔状凹部2230之上)沉积盔状电介质层2262。在一个示例工艺中，然后使用CVD、SACVD、FCVD、ALD、旋涂和/或其他合适的工艺，来在工件200上的掩蔽电介质层2260和第二电介质层222之上沉积盔状电介质层2262。在一些实施例中，盔状电介质层2262和掩蔽电介质层2260可以共享相同的成分。在一些实例中，盔状电介质层2262可以包括金属氧化物或稀有金属氧化物，例如，氧化铪、氧化钌、氧化镧、氧化铼、氧化铝或氧化锆。在所描绘的实施例中，盔状电介质层2262的介电常数大于第二电介质层222的介电常数。在一个实施例中，掩蔽电介质层2260包括氧化铪，第二电介质层222包括氧化硅，盔状电介质层2262包括氧化铪。
参照图21、图26和图27，方法300包括框316，在框316处，对鳍式结构212进行凹陷。在沉积盔状电介质层2262之后，使用化学机械抛光(CMP)工艺对工件200进行平坦化以暴露出鳍式结构212，如图26中所示。在暴露出鳍式结构212的顶表面之后，对包层218的顶部、顶部沟道层208T和顶部牺牲层206T进行凹陷。在图27中示出的一些实施例中，选择性地去除包层218的顶部和顶部沟道层208T，以暴露出每个鳍式结构212的顶部牺牲层206T。在一些实施例中，在框316处的选择性蚀刻可以包括使用氢氧化铵、臭氧水(DI-O3)和/或氢氟酸(HF)。尽管在附图中未明确示出，但还可以通过蚀刻工艺对顶部牺牲层206T的一部分进行凹陷。在至少一些实施例中，顶部牺牲层206T起到保护最顶部的沟道层208的作用，并且在框316处不被穿透。应注意，在框316处的选择性蚀刻是无掩模的并且是自对准的，因为在框316处的选择性蚀刻以相当慢的速率来蚀刻掩蔽电介质层2260和盔状电介质层2262。
参照图21、图28和图29，方法300包括框318，在框318处，在鳍式结构212的沟道区域之上形成虚设栅极堆叠230。在一些实施例中，采用栅极替换工艺(或后栅极工艺)，其中，虚设栅极堆叠230用作在后续步骤处形成的功能栅极结构的占位符。其他工艺和配置是可能的。尽管图28中未明确示出，但虚设栅极堆叠230包括虚设电介质层和设置在虚设电介质层之上的虚设电极。位于虚设栅极堆叠230下面的鳍式结构212的区域可以被称为沟道区域。鳍式结构212中的每个沟道区域沿Y方向夹在两个用于形成源极/漏极的源极/漏极区域之间。在一个示例工艺中，通过CVD在工件200之上毯式沉积虚设电介质层。然后在虚设电介质层之上毯式沉积用于虚设电极的材料层。然后使用光刻工艺对虚设电介质层和用于虚设电极的材料层进行图案化，来形成虚设栅极堆叠230。在一些实施例中，虚设电介质层可以包括氧化硅，并且虚设电极可以包括多晶硅(polysilicon)。如图28中所示，在沟道区域中，虚设栅极堆叠230与盔状电介质层2262的顶表面、掩蔽电介质层2260的顶表面、掩蔽电介质层2260的侧壁、包层218的顶表面和顶部牺牲层206T的顶表面接触。
现在参照图29，在工件200之上(包括沿虚设栅极堆叠230的侧壁)沉积至少一个栅极间隔件232。至少一个栅极间隔件232可以包括两个或更多个栅极间隔件层。可以将用于至少一个栅极间隔件232的电介质材料选择为允许对虚设栅极堆叠230进行选择性去除。用于至少一个栅极间隔件232的合适的电介质材料可以包括氮化硅、碳氮氧化硅、碳氮化硅、氧化硅、碳氧化硅、碳化硅、氮氧化硅和/或它们的组合。在一个示例工艺中，可以使用CVD、低于大气压的CVD(SACVD)或ALD，来在工件200之上共形地沉积至少一个栅极间隔件232。
参照图21、图29、图30和图31，方法300包括框320，在框320处，在鳍式结构212的源极/漏极区域之上形成源极/漏极特征240。在框320处的操作包括：对鳍式结构212的源极/漏极区域进行凹陷以形成源极/漏极凹部212SD(如图29中所示)，形成内部间隔件特征236(如图30中所示)，以及在源极/漏极凹部212SD中沉积源极/漏极特征240(如图31中所示)。利用虚设栅极堆叠230和至少一个栅极间隔件232作为蚀刻掩模，对工件200进行各向异性蚀刻，来在鳍式结构212的源极/漏极区域之上形成源极/漏极凹部212SD。在框320处的各向异性蚀刻可以包括干法蚀刻工艺或合适的蚀刻工艺。例如，干法蚀刻工艺可以实施含氧气体、氢气、含氟气体(例如，CF4、SF6、NF3、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其他合适的气体、和/或等离子体、和/或它们的组合。如图29中所示，在框320处的各向异性蚀刻去除了源极/漏极区域中的牺牲层206和沟道层208，并且暴露出了沟道区域中的牺牲层206和沟道层208的侧壁(以虚线示出)。虽然各向异性蚀刻以较慢的速率蚀刻掩蔽电介质层2260和盔状电介质层2262，但该各向异性蚀刻仍会蚀刻掩蔽电介质层2260和盔状电介质层2262。如图29中所示，各向异性蚀刻可能会导致掩蔽电介质层2260和盔状电介质层2262的顶部边缘的圆形的角，它们一起可以形成圆形的盔状特征280。
然后参照图30。在框320处的操作还包括形成与沟道层208交替的内部间隔件特征236。在形成源极/漏极凹部212SD之后，首先选择性地、部分地对暴露在源极/漏极凹部中的牺牲层206(包括顶部牺牲层206T)进行凹陷以形成内部间隔件凹部，而暴露的沟道层208基本上未被蚀刻。由于包层218和牺牲层206共享相似的成分(即，SiGe)，因此在框320处还对包层218进行了凹陷。在沟道层208基本上由硅(Si)组成、牺牲层206基本上由硅锗(SiGe)组成、并且包层218基本上由硅锗(SiGe)组成的实施例中，对牺牲层206和包层218进行的选择性地、部分地凹陷可以包括APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)。在形成内部间隔件凹部之后，然后使用CVD或ALD在工件200之上(包括在内部间隔件凹部和由包层218的去除部分留下的空间之上和之中)共形地沉积内部间隔件材料层。内部间隔件材料可以包括氮化硅、碳氮氧化硅、碳氮化硅、氧化硅、碳氧化硅、碳化硅或氮氧化硅。在沉积内部间隔件材料层之后，回蚀刻内部间隔件材料层，来形成内部间隔件特征236，如图30中所示。
然后参照图31。在框320处的操作还包括在源极/漏极凹部212SD中沉积源极/漏极特征240。在一些实施例中，源极/漏极特征240可以选择性地、外延地沉积在沟道层208和基部212B的暴露的半导体表面上。源极/漏极特征240可以使用外延工艺和/或其他合适的工艺来沉积，外延工艺例如是气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)。源极/漏极特征240可以是n型的或p型的。当源极/漏极特征240是n型的时，它可以包括硅(Si)并且可以掺杂有n型掺杂剂，例如，磷(P)或砷(As)。当源极/漏极特征240是p型的时，它可以包括硅锗(SiGe)并且可以掺杂有p型掺杂剂，例如，硼(B)或二氟化硼(BF2)。源极/漏极特征240的掺杂可以利用其沉积而原位执行或使用注入工艺(例如，结注入工艺)而非原位执行。虽然附图中未明确示出，但源极/漏极特征240可以包括具有不同掺杂浓度的多个外延层。
在框320处的操作结束时，形成了第二电介质鳍270。每个第二电介质鳍270包括底部基底和盔状特征280。底部基底包括作为外层的掩蔽电介质层2260和作为内层的第二电介质层222。如图31中所示，第二电介质鳍270用作相邻的源极/漏极凹部中的源极/漏极特征240的分隔件。当第二电介质鳍270未形成或不够高或不够宽时，相邻的源极/漏极特征240可能会融合，导致不期望的短路。
参照图21、图32和图33，方法300包括框322，在框322处，形成栅极结构250。在框322处的操作包括：在源极/漏极特征240之上沉积接触蚀刻停止层(CESL)242和层间电介质(ILD)层244(图32中所示)，去除虚设栅极堆叠230，选择性地去除牺牲层206以释放作沟道层208作为沟道构件2080(如图33中所示)，以及形成用于围绕每个沟道构件2080的栅极结构250(如图33中所示)。CESL 242和ILD层244沉积在源极/漏极特征240之上以保护其免受后续工艺的影响。CESL 242可以包括氮化硅，并且可以使用ALD或CVD来沉积在盔状特征280的表面和源极/漏极特征240上。ILD层244包括例如以下项的材料：原硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃、或掺杂的硅氧化物(例如，硼磷硅酸盐玻璃(BPSG)、熔融二氧化硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))、和/或其他合适的电介质材料。ILD层244可以通过旋涂、FCVD工艺或其他合适的沉积技术来沉积在CESL 242上。在沉积CESL 242和ILD层244之后，可以对工件200执行平坦化工艺(例如，CMP工艺)以提供平坦的顶表面，该平坦的顶表面暴露出虚设栅极堆叠230。如图32中所示，CESL 242与盔状特征280中的掩蔽电介质层2260和盔状电介质层2262直接接触。
虽然未明确示出，但然后通过选择性蚀刻工艺从工件200去除暴露的虚设栅极堆叠230。选择性蚀刻工艺可以是选择性湿法蚀刻工艺、选择性干法蚀刻工艺或它们的组合。在所描绘的实施例中，选择性蚀刻工艺选择性地去除虚设电介质层和虚设电极，而基本上不会损坏沟道区域中的第二电介质鳍270。对虚设栅极堆叠230的去除会产生位于沟道区域之上的栅极沟槽。栅极沟槽由至少一个栅极间隔件232限定。
在去除虚设栅极堆叠230之后，可以选择性地去除沟道区域中的牺牲层206和包层218，以释放沟道层208来形成沟道构件2080，如图33中所示。每个沟道构件2080沿Y方向在两个源极/漏极特征240之间纵向延伸。如图33中所示，沟道构件2080的竖直堆叠设置在每个基部212B的正上方。对牺牲层206和包层218的选择性去除可以通过选择性干法蚀刻、选择性湿法蚀刻或其他选择性蚀刻工艺来实现。在一些实施例中，选择性湿法蚀刻包括APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)。在一些替代实施例中，选择性去除包括硅锗的氧化，然后对硅锗氧化物进行去除。例如，可以通过臭氧清洁来提供氧化，然后通过蚀刻剂(例如，NH4OH)来去除硅锗氧化物。
仍然参照图33，然后形成用于围绕每个沟道构件2080的栅极结构250。虽然附图中未明确示出，但栅极结构250可以包括位于沟道构件2080和基部212B上的界面层、位于界面层之上的栅极电介质层、以及位于栅极电介质层之上的栅极电极层。在一些实施例中，界面层包括氧化硅并且可以作为预清洁工艺的结果而形成。示例预清洁工艺可以包括使用RCASC-1(氨、过氧化氢和水)和/或RCA SC-2(盐酸、过氧化氢和水)。预清洁工艺氧化沟道构件2080和基部212B的暴露表面，来形成界面层。然后使用ALD、CVD和/或其他合适的方法在界面层之上沉积栅极电介质层。栅极电介质层可以包括高K电介质材料。如本文所使用的，高k电介质材料包括具有高介电常数的电介质材料，例如，大于热氧化硅的介电常数(约3.9)。在一个实施例中，栅极电介质层可以包括氧化铪。替代地，栅极电介质层可以包括其他高K电介质，例如，氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O5)、氧化铪硅(HfSiO4)、二氧化锆(ZrO2)、氧化锆硅(ZrSiO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化锆(ZrO)、氧化钇(Y2O3)、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、(Ba,Sr)TiO3(BST)、氮化硅(SiN)、氮氧化硅(SiON)、它们的组合、或其他合适的材料。应注意，圆形的盔状特征280提供了更大的无阻碍开口，其有利于沟道释放工艺和栅极结构250的形成。
在形成或沉积界面层和栅极电介质层之后，在栅极电介质层之上沉积栅极电极层。栅极电极层可以是包括至少一个功函数层和金属填充层的多层结构。作为示例，至少一个功函数层可以包括氮化钛(TiN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、钽铝(TaAl)、氮化钽铝(TaAlN)、碳化钽铝(TaAlC)、碳氮化钽(TaCN)或碳化钽(TaC)。金属填充层可以包括铝(Al)、钨(W)、镍(Ni)、钛(Ti)、钌(Ru)、钴(Co)、铂(Pt)、氮化钽硅(TaSiN)、铜(Cu)、其他难熔金属、或其他合适的金属材料、或它们的组合。在各种实施例中，栅极电极层可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺来形成。
虽然栅极结构250在图33中被示出为接合沟道构件2080的多个堆叠，但可以执行后续平坦化工艺(例如，CMP工艺)，直到栅极结构250至少部分地被第二电介质鳍270分割为分段。在一些实现方式中，还可以在第二电介质鳍270中的一个或多个正上方形成附加的栅极切割电介质特征，以将栅极结构250分割为不同的分段。
当方法300中的操作以不太理想的方式执行时，可能会得到图34中所示的半导体结构200。如图34中所示，隔离特征216不是具有基本上平坦的顶表面，而是可能包括谷状凹部，其中，隔离特征216的中心点可能是最低的。每个第二电介质鳍270不是具有方形边缘，而是具有圆形的底部和顶部边缘。在框312处的回蚀刻还可能会在第二电介质层222中形成谷状凹部。第二电介质层222中的谷状凹部允许盔状电介质层2262的底部部分地延伸到第二电介质层222中。由于盔状电介质层2262在框314处共形地沉积并且盔状电介质层2262可以融合来闭合开口，因此盔状电介质层2262可能包括中心接缝或中心狭缝。
在一个示例性方面，本公开涉及一种半导体结构。所述半导体结构包括：基鳍，位于衬底之上并沿第一方向纵向延伸；纳米结构的堆叠，设置在所述基鳍正上方；栅极结构，围绕所述纳米结构的堆叠中的每一个；隔离特征，设置在所述衬底之上并沿第二方向与所述基鳍相邻，其中，所述第二方向与所述第一方向垂直；以及电介质鳍，设置在所述隔离特征正上方。所述电介质鳍包括底部、位于所述底部之上的中间层和位于所述中间层之上的顶层。所述底部包括外层和内层，所述外层与所述隔离特征和所述栅极结构接触，所述内层通过所述外层与所述栅极结构和所述隔离特征间隔开。所述中间层与所述内层的顶表面和所述外层的顶表面直接接触。所述顶层的介电常数大于所述中间层的介电常数。
在一些实施例中，所述顶层通过所述中间层与所述内层或所述外层间隔开。在一些实施方式中，所述外层包括碳氮化硅或氮化硅，并且所述内层包括氧化硅。在一些实现方式中，所述内层和所述隔离特征由相同的材料形成。在一些实例中，所述中间层包括氧化硅。在一些实施例中，所述顶层包括氧化铪、氧化钌、氧化镧、氧化铼、氧化铝或氧化锆。在一些实施例中，所述半导体结构还包括：源极/漏极特征，沿所述第一方向耦合到所述纳米结构的堆叠的侧壁；以及电介质层，设置在所述源极/漏极特征之上。所述电介质鳍包括位于所述栅极结构之下的第一区域和位于所述电介质层之下的第二区域。在一些实例中，所述半导体结构还包括：接触蚀刻停止层(CESL)，在所述电介质鳍的第二区域和所述电介质层之间延伸，所述CESL与所述中间层和所述顶层直接接触。在一些实施例中，所述CESL包括氮化硅。
在另一示例性方面，本公开涉及一种半导体结构。所述半导体结构包括：基鳍，位于衬底之上并沿第一方向纵向延伸；多个沟道构件，设置在所述基鳍正上方；栅极结构，围绕所述多个沟道构件中的每一个沟道构件；隔离特征，设置在所述衬底之上并沿第二方向与所述基鳍相邻，其中，所述第二方向与所述第一方向垂直；以及电介质鳍，设置在所述隔离特征正上方。所述电介质鳍包括底部和位于所述底部之上的盔状特征。所述底部包括外层和内层，所述外层与所述隔离特征和所述栅极结构接触，所述内层通过所述外层与所述栅极结构和所述隔离特征间隔开。所述外层的成分与所述盔状特征的成分相同。
在一些实施例中，所述盔状特征与所述内层和所述外层直接接触。在一些实现方式中，所述外层包括氧化铪、氧化钌、氧化镧、氧化铼、氧化铝或氧化锆，并且所述内层包括氧化硅。在一些实施例中，所述内层和所述隔离特征由相同的材料形成。在一些实例中，所述栅极结构的一部分与所述隔离特征直接接触。在一些实施例中，所述半导体结构还包括：源极/漏极特征，沿所述第一方向耦合到所述多个沟道构件的侧壁；以及电介质层，设置在所述源极/漏极特征之上。所述电介质鳍包括位于所述栅极结构之下的第一区域和位于所述电介质层之下的第二区域。在一些实施例中，所述半导体结构还包括：接触蚀刻停止层(CESL)，在所述电介质鳍的第二区域和所述电介质层之间延伸。所述CESL与所述盔状特征直接接触。在一些实施方式中，所述CESL包括氮化硅。
在另一示例性方面，本公开涉及一种方法。所述方法包括：在衬底之上形成外延层的堆叠；形成第一鳍式结构和第二鳍式结构，以使得所述第一鳍式结构和所述第二鳍式结构中的每一个均包括由所述衬底形成的基部和由所述堆叠形成的顶部；在所述第一鳍式结构的基部和所述第二鳍式结构的基部之间形成隔离特征；在所述第一鳍式结构的顶部的表面和所述第二鳍式结构的顶部的表面之上形成包层；在所述包层和所述隔离特征之上共形地沉积第一电介质层；在所述第一电介质层之上沉积第二电介质层；选择性地回蚀刻所述第一电介质层和所述第二电介质层，以形成第一凹部；在所述第一凹部之上共形地沉积第三电介质层；在所述第三电介质层之上沉积第四电介质层；选择性地回拉所述第三电介质层和所述第四电介质层，以形成第二凹部；在所述第二凹部之上沉积第五电介质层；以及在沉积所述第五电介质层之后，对所述第五电介质层进行平坦化，以在平坦的顶表面中暴露出所述包层的顶表面。
在一些实施例中，所述包层包括硅锗，并且所述包层的形成包括外延沉积工艺。在一些实施例中，所述第三电介质层包括氧化硅。
上文概述了若干实施例的特征，以使本领域技术人员可以更好地理解本公开的各方面。本领域的技术人员应该领会的是，他们可以容易地使用本公开作为用于设计或者修改其他工艺和结构的基础，以实现与本文引入的实施例相同的目的和/或达到与本文引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
示例1是一种半导体结构，包括：基鳍，位于衬底之上并沿第一方向纵向延伸；纳米结构的堆叠，设置在所述基鳍正上方；栅极结构，围绕所述纳米结构的堆叠中的每一个；隔离特征，设置在所述衬底之上并沿第二方向与所述基鳍相邻，其中，所述第二方向与所述第一方向垂直；以及电介质鳍，设置在所述隔离特征正上方，其中，所述电介质鳍包括底部、位于所述底部之上的中间层和位于所述中间层之上的顶层，其中，所述底部包括外层和内层，所述外层与所述隔离特征和所述栅极结构接触，所述内层通过所述外层与所述栅极结构和所述隔离特征间隔开，其中，所述中间层与所述内层的顶表面和所述外层的顶表面直接接触，其中，所述顶层的介电常数大于所述中间层的介电常数。
示例2是示例1所述的半导体结构，其中，所述顶层通过所述中间层与所述内层或所述外层间隔开。
示例3是示例1所述的半导体结构，其中，所述外层包括碳氮化硅或氮化硅，其中，所述内层包括氧化硅。
示例4是示例1所述的半导体结构，其中，所述内层和所述隔离特征由相同的材料形成。
示例5是示例1所述的半导体结构，其中，所述中间层包括氧化硅。
示例6是示例1所述的半导体结构，其中，所述顶层包括氧化铪、氧化钌、氧化镧、氧化铼、氧化铝或氧化锆。
示例7是示例1所述的半导体结构，还包括：源极/漏极特征，沿所述第一方向耦合到所述纳米结构的堆叠的侧壁；以及电介质层，设置在所述源极/漏极特征之上，其中，所述电介质鳍包括位于所述栅极结构之下的第一区域和位于所述电介质层之下的第二区域。
示例8是示例7所述的半导体结构，还包括：接触蚀刻停止层CESL，在所述电介质鳍的第二区域和所述电介质层之间延伸，其中，所述CESL与所述中间层和所述顶层直接接触。
示例9是示例8所述的半导体结构，其中，所述CESL包括氮化硅。
示例10是一种半导体结构，包括：基鳍，位于衬底之上并沿第一方向纵向延伸；多个沟道构件，设置在所述基鳍正上方；栅极结构，围绕所述多个沟道构件中的每一个沟道构件；隔离特征，设置在所述衬底之上并沿第二方向与所述基鳍相邻，其中，所述第二方向与所述第一方向垂直；以及电介质鳍，设置在所述隔离特征正上方，其中，所述电介质鳍包括底部和位于所述底部之上的盔状特征，其中，所述底部包括外层和内层，所述外层与所述隔离特征和所述栅极结构接触，所述内层通过所述外层与所述栅极结构和所述隔离特征间隔开，其中，所述外层的成分与所述盔状特征的成分相同。
示例11是示例10所述的半导体结构，其中，所述盔状特征与所述内层和所述外层直接接触。
示例12是示例10所述的半导体结构，其中，所述外层包括氧化铪、氧化钌、氧化镧、氧化铼、氧化铝或氧化锆，其中，所述内层包括氧化硅。
示例13是示例10所述的半导体结构，其中，所述内层和所述隔离特征由相同的材料形成。
示例14是示例10所述的半导体结构，其中，所述栅极结构的一部分与所述隔离特征直接接触。
示例15是示例10所述的半导体结构，还包括：源极/漏极特征，沿所述第一方向耦合到所述多个沟道构件的侧壁；以及电介质层，设置在所述源极/漏极特征之上；其中，所述电介质鳍包括位于所述栅极结构之下的第一区域和位于所述电介质层之下的第二区域。
示例16是示例15所述的半导体结构，还包括：接触蚀刻停止层CESL，在所述电介质鳍的第二区域和所述电介质层之间延伸，其中，所述CESL与所述盔状特征直接接触。
示例17是示例16所述的半导体结构，其中，所述CESL包括氮化硅。
示例18是一种用于制造半导体结构的方法，包括：在衬底之上形成外延层的堆叠；形成第一鳍式结构和第二鳍式结构，以使得所述第一鳍式结构和所述第二鳍式结构中的每一个均包括由所述衬底形成的基部和由所述堆叠形成的顶部；在所述第一鳍式结构的基部和所述第二鳍式结构的基部之间形成隔离特征；在所述第一鳍式结构的顶部的表面和所述第二鳍式结构的顶部的表面之上形成包层；在所述包层和所述隔离特征之上共形地沉积第一电介质层；在所述第一电介质层之上沉积第二电介质层；选择性地回蚀刻所述第一电介质层和所述第二电介质层，以形成第一凹部；在所述第一凹部之上共形地沉积第三电介质层；在所述第三电介质层之上沉积第四电介质层；选择性地回拉所述第三电介质层和所述第四电介质层，以形成第二凹部；在所述第二凹部之上沉积第五电介质层；以及在沉积所述第五电介质层之后，对所述第五电介质层进行平坦化，以在平坦的顶表面中暴露出所述包层的顶表面。
示例19是示例18所述的方法，其中，所述包层包括硅锗，其中，所述包层的形成包括外延沉积工艺。
示例20是示例18所述的方法，其中，所述第三电介质层包括氧化硅。

Claims (10)

1.一种半导体结构，包括：
基鳍，位于衬底之上并沿第一方向纵向延伸；
纳米结构的堆叠，设置在所述基鳍正上方；
栅极结构，围绕所述纳米结构的堆叠中的每一个；
隔离特征，设置在所述衬底之上并沿第二方向与所述基鳍相邻，其中，所述第二方向与所述第一方向垂直；以及
电介质鳍，设置在所述隔离特征正上方，
其中，所述电介质鳍包括底部、位于所述底部之上的中间层和位于所述中间层之上的顶层，
其中，所述底部包括外层和内层，所述外层与所述隔离特征和所述栅极结构接触，所述内层通过所述外层与所述栅极结构和所述隔离特征间隔开，
其中，所述中间层与所述内层的顶表面和所述外层的顶表面直接接触，
其中，所述顶层的介电常数大于所述中间层的介电常数。
2.根据权利要求1所述的半导体结构，其中，所述顶层通过所述中间层与所述内层或所述外层间隔开。
3.根据权利要求1所述的半导体结构，
其中，所述外层包括碳氮化硅或氮化硅，
其中，所述内层包括氧化硅。
4.根据权利要求1所述的半导体结构，其中，所述内层和所述隔离特征由相同的材料形成。
5.根据权利要求1所述的半导体结构，其中，所述中间层包括氧化硅。
6.根据权利要求1所述的半导体结构，其中，所述顶层包括氧化铪、氧化钌、氧化镧、氧化铼、氧化铝或氧化锆。
7.根据权利要求1所述的半导体结构，还包括：
源极/漏极特征，沿所述第一方向耦合到所述纳米结构的堆叠的侧壁；以及
电介质层，设置在所述源极/漏极特征之上，
其中，所述电介质鳍包括位于所述栅极结构之下的第一区域和位于所述电介质层之下的第二区域。
8.根据权利要求7所述的半导体结构，还包括：
接触蚀刻停止层CESL，在所述电介质鳍的第二区域和所述电介质层之间延伸，
其中，所述CESL与所述中间层和所述顶层直接接触。
9.一种半导体结构，包括：
基鳍，位于衬底之上并沿第一方向纵向延伸；
多个沟道构件，设置在所述基鳍正上方；
栅极结构，围绕所述多个沟道构件中的每一个沟道构件；
隔离特征，设置在所述衬底之上并沿第二方向与所述基鳍相邻，其中，所述第二方向与所述第一方向垂直；以及
电介质鳍，设置在所述隔离特征正上方，
其中，所述电介质鳍包括底部和位于所述底部之上的盔状特征，
其中，所述底部包括外层和内层，所述外层与所述隔离特征和所述栅极结构接触，所述内层通过所述外层与所述栅极结构和所述隔离特征间隔开，
其中，所述外层的成分与所述盔状特征的成分相同。
10.一种用于制造半导体结构的方法，包括：
在衬底之上形成外延层的堆叠；
形成第一鳍式结构和第二鳍式结构，以使得所述第一鳍式结构和所述第二鳍式结构中的每一个均包括由所述衬底形成的基部和由所述堆叠形成的顶部；
在所述第一鳍式结构的基部和所述第二鳍式结构的基部之间形成隔离特征；
在所述第一鳍式结构的顶部的表面和所述第二鳍式结构的顶部的表面之上形成包层；
在所述包层和所述隔离特征之上共形地沉积第一电介质层；
在所述第一电介质层之上沉积第二电介质层；
选择性地回蚀刻所述第一电介质层和所述第二电介质层，以形成第一凹部；
在所述第一凹部之上共形地沉积第三电介质层；
在所述第三电介质层之上沉积第四电介质层；
选择性地回拉所述第三电介质层和所述第四电介质层，以形成第二凹部；
在所述第二凹部之上沉积第五电介质层；以及
在沉积所述第五电介质层之后，对所述第五电介质层进行平坦化，以在平坦的顶表面中暴露出所述包层的顶表面。
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