CN117810258A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，方法包括：在层间介电层的顶部形成具有掩膜开口的硬掩膜层，掩膜开口沿第一方向和第二方向延伸，第一方向和第二方向相互垂直，且掩膜开口沿第一方向的尺寸小于掩膜开口沿第二方向的尺寸，掩膜开口位于源漏掺杂层的顶部；在掩膜开口沿第二方向的侧壁形成牺牲层；形成牺牲层之后，以硬掩膜层和牺牲层为掩膜，沿掩膜开口去除源漏掺杂层顶部的层间介电层，形成露出源漏掺杂层的沟槽。牺牲层起到对掩膜开口在第一方向上的尺寸缩小的作用，使得后续在沟槽中形成的源漏插塞沿第一方向上的尺寸缩小，从而在使源漏插塞的电容值变低的同时，还使源漏插塞沿第一方向和第二方向均能与源漏掺杂层电连接，进而提高半导体结构的性能。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与基底的导通是通过互连结构实现的。互连结构包括互连线和形成于接触开口内的接触孔插塞。接触孔插塞与半导体器件相连接，互连线实现接触孔插塞之间的连接，从而构成电路。
晶体管结构内的接触孔插塞包括位于栅极结构表面的栅极接触孔插塞，用于实现栅极结构与外部电路的连接，还包括位于源漏掺杂层表面的源漏接触孔插塞，用于实现源漏掺杂层与外部电路的连接。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化了半导体器件的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，所述基底包括衬底以及凸立于所述衬底的鳍部；隔离层，位于所述鳍部露出的所述衬底上，且覆盖所述鳍部的部分侧壁；栅极结构，位于所述衬底的顶部且横跨所述鳍部，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；源漏掺杂层，位于所述栅极结构两侧的鳍部中；侧墙层，位于所述栅极结构的侧壁；层间介电层，位于所述栅极结构露出的所述衬底上，且所述层间介质层覆盖所述栅极结构的顶部和所述侧墙层的顶部；硬掩膜层，位于所述层间介电层的顶部，且所述硬掩膜层具有掩膜开口，所述掩膜开口位于所述源漏掺杂层的上方；掺杂有离子的牺牲层，位于所述掩膜开口的侧壁。
本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，基底上形成有栅极结构，栅极结构的侧壁形成有侧墙层，栅极结构两侧的基底中形成有源漏掺杂层，栅极结构露出的基底上形成有层间介电层，层间介电层覆盖栅极结构的顶部和侧墙层的侧壁；在层间介电层的顶部形成具有掩膜开口的硬掩膜层，掩膜开口沿第一方向和第二方向延伸，第一方向和第二方向相互垂直，且掩膜开口沿第一方向的尺寸小于掩膜开口沿第二方向的尺寸，掩膜开口位于源漏掺杂层的顶部；在掩膜开口沿第二方向的侧壁形成牺牲层；形成牺牲层之后，以硬掩膜层和牺牲层为掩膜，沿掩膜开口去除源漏掺杂层顶部的层间介电层，形成露出源漏掺杂层的沟槽。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构的形成方法中，先在层间介电层的顶部形成具有掩膜开口的硬掩膜层，掩膜开口沿第一方向和第二方向延伸，第一方向和第二方向相互垂直，且掩膜开口沿第一方向的尺寸小于掩膜开口沿第二方向的尺寸，掩膜开口位于源漏掺杂层的顶部，使得掩膜开口在第一方向和第二方向上的尺寸均满足工艺尺寸要求，然后在掩膜开口沿第二方向的侧壁形成牺牲层，使牺牲层起到对掩膜开口在第一方向上的尺寸缩小的作用，相应的，使得后续在沟槽中形成的源漏插塞沿第一方向上的尺寸缩小，从而在使源漏插塞的电容值变低的同时，还使源漏插塞沿第一方向和第二方向均能与源漏掺杂层相电连接，进而提高了半导体结构的性能。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前半导体器件的性能仍有待提高。现结合一种半导体结构的形成方法，分析半导体器件的性能仍有待提高的原因。
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底10，基底10上形成有栅极结构15，栅极结构15两侧的基底10中形成有源漏掺杂层13，栅极结构15露出的基底10上形成有层间介电层14，层间介电层14覆盖栅极结构15。
参考图2至图3，其中，图2是俯视图，图3是图2沿AA方向的剖视图，在层间介电层14的顶部形成具有掩膜开口18的硬掩膜层17，掩膜开口18沿第一方向(如图2中X方向所示)和第二方向(如图2中Y方向所示)延伸，第一方向和第二方向相互垂直，且掩膜开口18沿第一方向的尺寸小于掩膜开口18沿第二方向的尺寸，掩膜开口18露出源漏掺杂层13的顶部。
经研究发现，随着半导体结构工艺制程的尺寸越来越小，相邻栅极结构15之间的间距越来越小，相应的，也就导致位于栅极结构15两侧的源漏掺杂层13的尺寸越来越小，相应的，在源漏掺杂层13的顶部形成具有掩膜开口18的硬掩膜层17的过程中，受到套刻精度偏差的影响，导致掩膜开口18未能将源漏掺杂层13的顶部全部露出，使得后续以硬掩膜层17为掩膜，图形化源漏掺杂层13顶部的层间介电层14形成沟槽(图未示)之后，在沟槽中形成的源漏插塞(图未示)不能与源漏掺杂层13的顶部全部接触，相应的，导致源漏插塞(图未示)与源漏掺杂层13之间的电连接性能受到影响，从而对半导体结构的性能造成影响。
为了解决技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，基底上形成有栅极结构，栅极结构的侧壁形成有侧墙层，栅极结构两侧的基底中形成有源漏掺杂层，栅极结构露出的基底上形成有层间介电层，层间介电层覆盖栅极结构的顶部和侧墙层的侧壁；在层间介电层的顶部形成具有掩膜开口的硬掩膜层，掩膜开口沿第一方向和第二方向延伸，第一方向和第二方向相互垂直，且掩膜开口沿第一方向的尺寸小于掩膜开口沿第二方向的尺寸，掩膜开口位于源漏掺杂层的顶部；在掩膜开口沿第二方向的侧壁形成牺牲层；形成牺牲层之后，以硬掩膜层和牺牲层为掩膜，沿掩膜开口去除源漏掺杂层顶部的层间介电层，形成露出源漏掺杂层的沟槽。
本发明实施例提供的半导体结构的形成方法中，先在层间介电层的顶部形成具有掩膜开口的硬掩膜层，掩膜开口沿第一方向和第二方向延伸，第一方向和第二方向相互垂直，且掩膜开口沿第一方向的尺寸小于掩膜开口沿第二方向的尺寸，掩膜开口位于源漏掺杂层的顶部，使得掩膜开口在第一方向和第二方向上的尺寸均满足工艺尺寸要求，然后在掩膜开口沿第二方向的侧壁形成牺牲层，使牺牲层起到对掩膜开口在第一方向上的尺寸缩小的作用，相应的，使得后续在沟槽中形成的源漏插塞沿第一方向上的尺寸缩小，从而在使源漏插塞的电容值变低的同时，还使源漏插塞沿第一方向和第二方向均能与源漏掺杂层相电连接，进而提高了半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4，提供基底(图未示)，基底上形成有栅极结构105，栅极结构105的侧壁形成有侧墙层(图未示)，栅极结构105两侧的基底中形成有源漏掺杂层103，栅极结构105露出的基底上形成有层间介电层104，层间介电层104覆盖栅极结构105的顶部和侧墙层的侧壁。
基底用于为后续工艺制程提供工艺平台。
本实施例中，基底用于形成鳍式场效应晶体管(FinFET)。基底包括衬底100以及凸出于衬底100的鳍部101。在其他实施例中，当基底用于形成平面型场效应晶体管时，基底相应为平面型衬底。
本实施例中，鳍部101的材料与衬底100的材料相同，均为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底100或者绝缘体上的锗衬底。
本实施例中，半导体结构的形成方法还包括：在形成鳍部101后，在鳍部101露出的衬底100上形成隔离层，隔离层覆盖鳍部101的部分侧壁。
隔离层102用于隔离相邻器件。隔离层102的材料可以为氧化硅、氮化硅或氮氧化硅。作为一种示例，隔离层102的材料为氧化硅。
在器件工作时，栅极结构105用于控制导电沟道的开启或关断。
本实施例中，栅极结构105位于衬底100上，栅极结构105横跨鳍部101且覆盖鳍部101的部分顶部和部分侧壁。
本实施例中，栅极结构105包括栅介质层(图未示)、以及覆盖栅介质层的栅电极层(图未示)。
栅介质层用于隔离栅电极层和沟道。栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。
栅电极层用于后续与外部互连结构电连接。栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。
作为一种示例，栅电极层可以包括功函数层、以及位于功函数层上的电极层，其中，功函数层用于调节晶体管的阈值电压。在其他实施例中，栅电极层也可以仅包括功函数层。
源漏掺杂层103用于作为晶体管的源区和漏区。
当形成NMOS晶体管时，源漏掺杂层103包括掺杂有N型离子的应力层，应力层的材料为Si或SiC，应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，N型离子为P离子、As离子或Sb离子；当形成PMOS晶体管时，源漏掺杂层103包括掺杂有P型离子的应力层，应力层的材料为Si或SiGe，应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，P型离子为B离子、Ga离子或In离子。
侧墙层用于保护栅极结构105的侧壁。侧墙层可以为单层结构或叠层结构，侧墙层的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，侧墙层为单层结构，侧墙层的材料为氧化硅。
层间介电层104用于对相邻器件起到电隔离作用，还用于为后续形成的源漏插塞提供空间位置。
具体地，层间介电层104的材料为绝缘材料，层间介电层104的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，层间介电层104的氮化硅。
参考图5至图6，其中，图5是俯视图，图6是图5沿AA方向的剖视图，在层间介电层104的顶部形成具有掩膜开口107的硬掩膜层106，掩膜开口107沿第一方向(如图5中X方向所示)和第二方向(如图5中Y方向所示)延伸，第一方向和第二方向相互垂直，且掩膜开口107沿第一方向的尺寸小于掩膜开口107沿第二方向的尺寸，掩膜开口107位于源漏掺杂层103的顶部。
需要说明的是，硬掩膜层106用于作为后续形成露出源漏掺杂层103的沟槽的刻蚀掩膜，同时，掩膜开口107位于源漏掺杂层103的顶部，使得掩膜开口107在第一方向和第二方向上的尺寸均满足工艺尺寸要求。
本实施例中，形成具有掩膜开口107的硬掩膜层106的步骤包括：在层间介质层的顶部形成硬掩膜材料层(图未示)；在硬掩膜材料层的顶部形成图形化的光刻胶层；形成光刻胶层之后，对硬掩膜材料层进行图形化处理，形成具有掩膜开口107的硬掩膜层106。
本实施例中，对硬掩膜材料层进行图形化处理的工艺包括光刻工艺。
具体地，光刻工艺具有图形传递精度高等特点，采用光刻工艺对硬掩膜材料层进行图形化处理，使得掩膜开口107能够将源漏掺杂层103的顶部露出，同时，采用光刻工艺对硬掩膜材料层进行图形化处理，使得掩膜开口107的侧壁形貌质量较高，减少了掩膜开口107的侧壁凹凸不平的概率，为后续的图形化处理(例如：形成沟槽)以及在掩膜开口107的侧壁形成牺牲层提供了工艺基础。
本实施例中，硬掩膜层106的材料包括氧化硅和氧化钛中的一种或两种。
需要说明的是，氧化硅和氧化钛材料硬度较高，在对硬掩膜材料层进行图形化处理的过程中，易于对硬掩膜层106侧壁的形貌质量进行控制，减少了掩膜开口107的侧壁凹凸不平的概率，同时，在后续形成沟槽的过程中，能够利用硬掩膜层106所选用的材料与层间介电层104所选用的材料之间的刻蚀选择比，达到形成露出源漏掺杂层103的沟槽的效果。
参考图7至图10，其中，图8是俯视图，图9是图8沿AA方向的剖视图，在掩膜开口107沿第二方向的侧壁形成牺牲层110。
需要说明的是，在掩膜开口107沿第二方向的侧壁形成牺牲层110，使牺牲层110起到对掩膜开口107在第一方向上的尺寸缩小的作用，相应的，使得后续在沟槽中形成的源漏插塞沿第一方向上的尺寸缩小，从而在使源漏插塞的电容值变低的同时，还使源漏插塞沿第一方向和第二方向均能与源漏掺杂层103相电连接，进而提高了半导体结构的性能。
还需要说明的是，以与栅极结构105的延伸方向相垂直的方向为横向，牺牲层110的横向尺寸不宜过大，也不宜过小。如果牺牲层110的横向尺寸过大，则意味着牺牲层110过多的占用掩膜开口107的空间位置，容易导致掩膜开口107沿第二方向的尺寸变小，使得掩膜开口107的深宽比变大，相应的，后续在以硬掩膜层106为掩膜形成露出源漏掺杂层103的沟槽的过程中，使得沟槽的深宽比也变大，从而增大了后续在沟槽形成源漏插塞的填充难度，增大了源漏插塞中出现空洞的概率，进而对半导体结构的性能产生影响；如果牺牲层110的横向尺寸过小，在后续以硬掩膜层106和牺牲层110为掩膜形成沟槽的过程中，容易导致沟槽的尺寸不满足工艺要求，使后续在沟槽中形成的源漏插塞的电连接性能受到影响。为此，本实施例中，以与栅极结构105的延伸方向相垂直的方向为横向，牺牲层110的横向尺寸为10纳米至40纳米。
本实施例中，牺牲层110的材料包括氮化硅。
需要说明的是，氮化硅的材料硬度较高，在后续以硬掩膜层106和牺牲层110为掩膜，沿掩膜开口107去除源漏掺杂层103顶部的层间介电层104的过程中，牺牲层110能够作为刻蚀掩膜，同时，在后续对掩膜开口107底部的牺牲材料层108和硬掩膜层106顶部的牺牲材料层108、以及掩膜开口107沿第一方向的侧壁的牺牲材料层108进行掺杂处理的过程中，氮化硅易于被掺杂处理中所选用的离子掺杂，使硬掩膜层106顶部和掩膜开口107底部的牺牲材料层108、以及掩膜开口107沿第一方向的侧壁的牺牲材料层108，与掩膜开口107沿第二方向的侧壁形成的牺牲材料层108之间产生刻蚀选择比，为后续形成牺牲层110提供工艺基础。
本实施例中，形成牺牲层110的步骤包括：在掩膜开口107的底部和侧壁、以及硬掩膜层106的顶部形成牺牲材料层108；去除硬掩膜层106顶部和掩膜开口107底部的牺牲材料层108、以及掩膜开口107沿第一方向的侧壁的牺牲材料层108，剩余的位于掩膜开口107沿第二方向的侧壁的牺牲材料层108作为牺牲层110。
本实施例中，形成牺牲材料层的工艺包括原子层沉积工艺。
需要说明的是，原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高牺牲层110材料层的厚度均一性，并使牺牲层110材料层能够覆盖在掩膜开口107的底部和侧壁、以及硬掩膜层106的顶部，同时，原子层沉积工艺具有良好的阶梯覆盖性，使得掩膜开口107侧壁的牺牲材料层108的形成质量较高，相应的，在后续以硬掩膜层106和牺牲层110为掩膜对源漏掺杂层103顶部的层间介电层104进行图形化处理的过程中，提高图形传递的精度。
本实施例中，去除硬掩膜层106顶部和掩膜开口107底部的牺牲材料层108、以及掩膜开口107沿第一方向的侧壁的牺牲材料层108的步骤包括：对掩膜开口107底部的牺牲材料层108和硬掩膜层106顶部的牺牲材料层108、以及掩膜开口107沿第一方向的侧壁的牺牲材料层108进行掺杂处理，使掩膜开口107底部的牺牲材料层108和硬掩膜层106顶部的牺牲材料层108、以及掩膜开口107沿第一方向的侧壁的牺牲材料层108，与掩膜开口107沿第二方向的侧壁的牺牲材料层108之间具有刻蚀选择比；进行掺杂处理之后，去除硬掩膜层106顶部和掩膜开口107底部的牺牲材料层108、以及掩膜开口107沿第一方向的侧壁的牺牲材料层108。
需要说明的是，通过对掩膜开口107底部的牺牲材料层108和硬掩膜层106顶部的牺牲材料层108、以及掩膜开口107沿第一方向的侧壁的牺牲材料层108进行掺杂处理，利于后续利用位于掩膜开口107底部和硬掩膜层106顶部、以及掩膜开口107沿第一方向的侧壁的牺牲材料层108，与掩膜开口107沿第二方向的侧壁的牺牲材料层108之间具有刻蚀选择比，将掩膜开口107底部和硬掩膜层106顶部、以及掩膜开口107沿第一方向的侧壁的牺牲材料层108去除干净，相较于现有形成牺牲材料层108之后，直接采用刻蚀工艺去除掩膜开口107底部和硬掩膜层106顶部、以及掩膜开口107沿第一方向的侧壁的牺牲材料层108的方案，本实施例能够减少对位于掩膜开口107沿第二方向的侧壁的牺牲层110的损伤，提高了后续对源漏掺杂层103顶部的层间介电层104进行图形化处理的图形传递精度。
本实施例中，对掩膜开口107底部的牺牲材料层108和硬掩膜层106顶部的牺牲材料层108、以及掩膜开口107沿第一方向的侧壁的牺牲材料层108进行掺杂处理的工艺包括离子注入工艺。
具体地，离子注入工艺具有可控性高等特点，采用离子注入工艺，能够准确控制离子注入的区域，使位于掩膜开口107底部和硬掩膜层106顶部、以及掩膜开口107沿第一方向的侧壁的牺牲材料层108被注入离子，从而改变了位于掩膜开口107底部和硬掩膜层106顶部、以及掩膜开口107沿第一方向的侧壁的牺牲材料层108的被刻蚀速率，进而使位于掩膜开口107底部和硬掩膜层106顶部、以及掩膜开口107沿第一方向的侧壁的牺牲材料层108，与掩膜开口107沿第二方向的侧壁的牺牲材料层108之间的被刻蚀速率不一致。
本实施例中，离子注入工艺过程中，注入离子包括H2。
需要说明的是，离子注入工艺过程中，注入能量范围不宜过大，也不宜过小。如果注入能量过大，则容易导致离子注入深度过大，相应的，增大了栅极结构105被注入离子的概率，从而对栅极结构105的电性能产生影响，同时，也使得掩膜开口107底部和硬掩膜层106顶部、以及掩膜开口107沿第一方向的侧壁的牺牲材料层108，与掩膜开口107沿第二方向的侧壁的牺牲材料层108之间的被刻蚀速率仍然一致，从而对后续的工艺制程产生影响；如果注入能量过小，则容易导致离子注入深度过小，使掩膜开口107底部和硬掩膜层106顶部、以及掩膜开口107沿第一方向的侧壁的牺牲材料层108不能被全部注入离子，从而与掩膜开口107沿第二方向的侧壁的牺牲材料层108之间的刻蚀选择比较低。为此，本实施例中，离子注入工艺过程中，注入能量范围为100ev至150ev。
本实施例中，去除硬掩膜层106顶部和掩膜开口107底部的牺牲材料层108、以及掩膜开口107沿第一方向的侧壁的牺牲材料层108的工艺包括湿法刻蚀工艺或等离子体干法刻蚀工艺。
以湿法刻蚀工艺为例，湿法刻蚀工艺为各向同性的刻蚀工艺，具有刻蚀速率快、工艺成本低等特点，能够将硬掩膜层106顶部和掩膜开口107底部的牺牲材料层108、以及掩膜开口107沿第一方向的侧壁的牺牲材料层108去除干净，同时，湿法刻蚀工艺易于实现较大的刻蚀选择比，有利于降低刻蚀硬掩膜层106顶部和掩膜开口107底部的牺牲材料层108、以及掩膜开口107沿第一方向的侧壁的牺牲材料层108的难度以及降低对其他膜层(例如：牺牲层110)结构产生损伤的几率。
需要说明的是，硬掩膜层106顶部和掩膜开口107底部的牺牲材料层108、以及掩膜开口107沿第一方向的侧壁的牺牲材料层108，与掩膜开口107沿第二方向的侧壁的牺牲材料层108之间的刻蚀选择比不宜过小。如果刻蚀选择比过小，则容易导致硬掩膜层106顶部和掩膜开口107底部的牺牲材料层108、以及掩膜开口107沿第一方向的侧壁的牺牲材料层108的被刻蚀速率，与掩膜开口107沿第二方向的侧壁的牺牲材料层108的被刻蚀速率相接近，在后续去除硬掩膜层106顶部和掩膜开口107底部的牺牲材料层108、以及掩膜开口107沿第一方向的侧壁的牺牲材料层108的过程中，增大了掩膜开口107沿第二方向的侧壁的牺牲材料层108被去除的概率，从而使牺牲层110对掩膜开口107在第一方向上的尺寸起到缩小的作用受到影响，从而对半导体结构的性能产生影响。为此，本实施例中，硬掩膜层106顶部和掩膜开口107底部的牺牲材料层108、以及掩膜开口107沿第一方向的侧壁的牺牲材料层108，与掩膜开口107沿第二方向的侧壁的牺牲材料层108之间的刻蚀选择比大于10：1。
参考图11，形成牺牲层110之后，以硬掩膜层106和牺牲层110为掩膜，沿掩膜开口107去除源漏掺杂层103顶部的层间介电层104，形成露出源漏掺杂层103的沟槽112。
沟槽112为后续形成的源漏插塞提供空间位置。
本实施例中，形成沟槽112的工艺包括干法刻蚀工艺。
具体地，干法刻蚀工艺包括各向异性的干法刻蚀工艺，各项异性的干法刻蚀工艺具有各向异性刻蚀的特性。即纵向刻蚀速率大于横向刻蚀速率，能够在去除源漏掺杂层103顶部的层间介电层104的同时，保证沟槽112侧壁的形貌质量。
参考图12至图13，形成沟槽112之后，半导体结构的形成方法还包括：去除硬掩膜层106和牺牲层110；去除硬掩膜层106和牺牲层110之后，在沟槽112中形成源漏插塞120，源漏插塞120与源漏掺杂层103相电连接。
需要说明的是，在去除硬掩膜层106和牺牲层110之前，沟槽112和掩膜开口107组合构成的空间位置的深宽比过大，为了降低后续形成源漏插塞120的填充难度，在形成源漏插塞120之前，先去除硬掩膜层106和牺牲层110，使得后续在沟槽112中形成源漏插塞120的填充难度变低，提高了源漏插塞120的形成质量，从而提高了源漏插塞120与源漏掺杂层103之间的电连接性能。
本实施例中，去除硬掩膜层106和牺牲层110的工艺包括等离子体干法刻蚀工艺。具体地，等离子体干法刻蚀工艺具有刻蚀速率快，刻蚀可控性高等特点，采用等离子体与硬掩膜层106和牺牲层110发生化学反应，达到将硬掩膜层106和牺牲层110去除的目的，同时，也减少了对其他膜层(例如：源漏掺杂层103)结构产生损伤的几率。
源漏插塞120用于实现源漏掺杂层103与外部电路或其他互连结构之间的电连接。
本实施例中，形成源漏插塞120的步骤包括：在层间介电层104的顶部、以及沟槽112中形成导电材料层(图未示)；以层间介电层104的顶部作为停止位置，对导电材料层进行平坦化处理，剩余的位于沟槽112中的导电材料层作为源漏插塞120。
本实施例中，对导电材料层进行平坦化处理的工艺包括化学机械研磨工艺。
本实施例中，源漏插塞120的材料为钨。钨的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低源漏插塞120的电阻，相应降低了功耗。在其他实施例中，源漏插塞120的材料还可以为钼或钌等导电材料。
继续参考图10，图10是本发明半导体结构一实施例中对应的结构示意图。
半导体结构包括：基底，所述基底包括衬底100以及凸立于所述衬底100的鳍部101；隔离层102，位于所述鳍部101露出的所述衬底100上，且覆盖所述鳍部101的部分侧壁；栅极结构105，位于所述衬底100的顶部且横跨所述鳍部101，所述栅极结构105覆盖所述鳍部101的部分顶部和部分侧壁；源漏掺杂层103，位于所述栅极结构105两侧的鳍部101中；侧墙层(图未示)，位于所述栅极结构105的侧壁；层间介电层104，位于所述栅极结构105露出的所述衬底100上，且所述层间介电层104覆盖所述栅极结构105的顶部和所述侧墙层的顶部；硬掩膜层106，位于所述层间介电层104的顶部，且所述硬掩膜层106具有掩膜开口107，所述掩膜开口107位于所述源漏掺杂层103的上方；掺杂有离子的牺牲层110，位于所述掩膜开口107的侧壁。
基底用于为后续工艺制程提供工艺平台。
本实施例中，基底用于形成鳍式场效应晶体管(FinFET)。基底包括衬底100以及凸出于衬底100的鳍部101。在其他实施例中，当基底用于形成平面型场效应晶体管时，基底相应为平面型衬底。
本实施例中，鳍部101的材料与衬底100的材料相同，均为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底100或者绝缘体上的锗衬底。
隔离层102用于隔离相邻器件。隔离层102的材料可以为氧化硅、氮化硅或氮氧化硅。作为一种示例，隔离层102的材料为氧化硅。
在器件工作时，栅极结构105用于控制导电沟道的开启或关断。
本实施例中，栅极结构105位于衬底100上，栅极结构105横跨鳍部101且覆盖鳍部101的部分顶部和部分侧壁。
本实施例中，栅极结构105包括栅介质层(图未示)、以及覆盖栅介质层的栅电极层(图未示)。
栅介质层用于隔离栅电极层和沟道。栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。
栅电极层用于后续与外部互连结构电连接。栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。
作为一种示例，栅电极层可以包括功函数层、以及位于功函数层上的电极层，其中，功函数层用于调节晶体管的阈值电压。在其他实施例中，栅电极层也可以仅包括功函数层。
源漏掺杂层103用于作为晶体管的源区和漏区。
当形成NMOS晶体管时，源漏掺杂层103包括掺杂有N型离子的应力层，应力层的材料为Si或SiC，应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，N型离子为P离子、As离子或Sb离子；当形成PMOS晶体管时，源漏掺杂层103包括掺杂有P型离子的应力层，应力层的材料为Si或SiGe，应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，P型离子为B离子、Ga离子或In离子。
侧墙层用于保护栅极结构105的侧壁。侧墙层可以为单层结构或叠层结构，侧墙层的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，侧墙层为单层结构，侧墙层的材料为氧化硅。
层间介电层104用于对相邻器件起到电隔离作用，还用于为后续形成的源漏插塞提供空间位置。
具体地，层间介电层104的材料为绝缘材料，层间介电层104的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，层间介电层104的氮化硅。
需要说明的是，硬掩膜层106用于作为形成露出源漏掺杂层103的沟槽的刻蚀掩膜，同时，掩膜开口107位于源漏掺杂层103的顶部，使得掩膜开口107在第一方向和第二方向上的尺寸均满足工艺尺寸要求。
本实施例中，硬掩膜层106的材料包括氧化硅和氧化钛中的一种或两种。
需要说明的是，氧化硅和氧化钛材料硬度较高，在对硬掩膜材料层进行图形化处理的过程中，易于对硬掩膜层106侧壁的形貌质量进行控制，减少了掩膜开口107的侧壁凹凸不平的概率，同时，在后续形成沟槽的过程中，能够利用硬掩膜层106所选用的材料与层间介电层104所选用的材料之间的刻蚀选择比，达到形成露出源漏掺杂层103的沟槽的效果。
需要说明的是，在掩膜开口107沿第二方向的侧壁形成牺牲层110，使牺牲层110起到对掩膜开口107在第一方向上的尺寸缩小的作用，相应的，使得后续在沟槽中形成的源漏插塞沿第一方向上的尺寸缩小，从而在使源漏插塞的电容值变低的同时，还使源漏插塞沿第一方向和第二方向均能与源漏掺杂层103相电连接，进而提高了半导体结构的性能。
还需要说明的是，以与栅极结构105的延伸方向相垂直的方向为横向，牺牲层110的横向尺寸不宜过大，也不宜过小。如果牺牲层110的横向尺寸过大，则意味着牺牲层110过多的占用掩膜开口107的空间位置，容易导致掩膜开口107沿第二方向的尺寸变小，使得掩膜开口107的深宽比变大，相应的，后续在以硬掩膜层106为掩膜形成露出源漏掺杂层103的沟槽的过程中，使得沟槽的深宽比也变大，从而增大了后续在沟槽形成源漏插塞的填充难度，增大了源漏插塞中出现空洞的概率，进而对半导体结构的性能产生影响；如果牺牲层110的横向尺寸过小，在以硬掩膜层106和牺牲层110为掩膜形成沟槽的过程中，容易导致沟槽的尺寸不满足工艺要求，使后续在沟槽中形成的源漏插塞的电连接性能受到影响。为此，本实施例中，以与栅极结构105的延伸方向相垂直的方向为横向，牺牲层110的横向尺寸为10纳米至40纳米。
本实施例中，牺牲层110的材料包括氮化硅。
需要说明的是，氮化硅的材料硬度较高，在后续以硬掩膜层106和牺牲层110为掩膜，沿掩膜开口107去除源漏掺杂层103顶部的层间介电层104的过程中，牺牲层110能够作为刻蚀掩膜，同时，在后续对掩膜开口107底部的牺牲材料层108和硬掩膜层106顶部的牺牲材料层108、以及掩膜开口107沿第一方向的侧壁的牺牲材料层108进行掺杂处理的过程中，氮化硅易于被掺杂处理中所选用的离子掺杂，使硬掩膜层106顶部和掩膜开口107底部的牺牲材料层108、以及掩膜开口107沿第一方向的侧壁的牺牲材料层108，与掩膜开口107沿第二方向的侧壁形成的牺牲材料层108之间产生刻蚀选择比，为后续形成牺牲层110提供工艺基础。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底以及凸立于所述衬底的鳍部；
隔离层，位于所述鳍部露出的所述衬底上，且覆盖所述鳍部的部分侧壁；
栅极结构，位于所述衬底的顶部且横跨所述鳍部，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；
源漏掺杂层，位于所述栅极结构两侧的鳍部中；
侧墙层，位于所述栅极结构的侧壁；
层间介电层，位于所述栅极结构露出的所述衬底上，且所述层间介质层覆盖所述栅极结构的顶部和所述侧墙层的顶部；
硬掩膜层，位于所述层间介电层的顶部，且所述硬掩膜层具有掩膜开口，所述掩膜开口位于所述源漏掺杂层的上方；
掺杂有离子的牺牲层，位于所述掩膜开口的侧壁。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，以与所述栅极结构的延伸方向相垂直的方向为横向，所述牺牲层的横向尺寸为10纳米至40纳米。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料包括氮化硅。
4.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有栅极结构，所述栅极结构的侧壁形成有侧墙层，所述栅极结构两侧的基底中形成有源漏掺杂层，所述栅极结构露出的所述基底上形成有层间介电层，所述层间介电层覆盖所述栅极结构的顶部和所述侧墙层的侧壁；
在所述层间介电层的顶部形成具有掩膜开口的硬掩膜层，所述掩膜开口沿第一方向和第二方向延伸，所述第一方向和第二方向相互垂直，且所述掩膜开口沿第一方向的尺寸小于所述掩膜开口沿第二方向的尺寸，所述掩膜开口位于所述源漏掺杂层的顶部；
在所述掩膜开口沿第二方向的侧壁形成牺牲层；
形成所述牺牲层之后，以所述硬掩膜层和牺牲层为掩膜，沿所述掩膜开口去除所述源漏掺杂层顶部的层间介电层，形成露出所述源漏掺杂层的沟槽。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，形成具有掩膜开口的所述硬掩膜层的步骤包括：在所述层间介质层的顶部形成硬掩膜材料层；在所述硬掩膜材料层的顶部形成图形化的光刻胶层；形成所述光刻胶层之后，对所述硬掩膜材料层进行图形化处理，形成具有掩膜开口的所述硬掩膜层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，对所述硬掩膜材料层进行图形化处理的工艺包括光刻工艺。
7.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述牺牲层的步骤包括：在所述掩膜开口的底部和侧壁、以及所述硬掩膜层的顶部形成牺牲材料层；去除所述硬掩膜层顶部和所述掩膜开口底部的牺牲材料层、以及所述掩膜开口沿所述第一方向的侧壁的牺牲材料层，剩余的位于所述掩膜开口沿第二方向的侧壁的牺牲材料层作为所述牺牲层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述牺牲材料层的工艺包括原子层沉积工艺。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，去除所述硬掩膜层顶部和所述掩膜开口底部的牺牲材料层、以及所述掩膜开口沿所述第一方向的侧壁的牺牲材料层的步骤包括：对所述掩膜开口底部的牺牲材料层和所述硬掩膜层顶部的牺牲材料层、以及所述掩膜开口沿所述第一方向的侧壁的牺牲材料层进行掺杂处理，使所述掩膜开口底部的牺牲材料层和所述硬掩膜层顶部的牺牲材料层、以及所述掩膜开口沿所述第一方向的侧壁的牺牲材料层，与所述掩膜开口沿第二方向的侧壁的牺牲材料层之间具有刻蚀选择比；进行掺杂处理之后，去除所述硬掩膜层顶部和所述掩膜开口底部的牺牲材料层、以及所述掩膜开口沿所述第一方向的侧壁的所述牺牲材料层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，去除所述硬掩膜层顶部和所述掩膜开口底部的牺牲材料层、以及所述掩膜开口沿所述第一方向的侧壁的牺牲材料层的工艺包括湿法刻蚀工艺或等离子体干法刻蚀工艺。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，所述硬掩膜层顶部和所述掩膜开口底部的牺牲材料层、以及所述掩膜开口沿所述第一方向的侧壁的所述牺牲材料层，与所述掩膜开口沿第二方向的侧壁的牺牲材料层之间的刻蚀选择比大于10：1。
12.如权利要求9所述的半导体结构的形成方法，其特征在于，对所述掩膜开口底部的牺牲材料层和所述硬掩膜层顶部的牺牲材料层、以及所述掩膜开口沿所述第一方向的侧壁的牺牲材料层进行掺杂处理的工艺包括离子注入工艺。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述离子注入工艺的参数包括：注入离子包括H2；注入能量范围为100ev至150ev。
14.如权利要求4所述的半导体结构的形成方法，其特征在于，以与所述栅极结构的延伸方向相垂直的方向为横向，所述牺牲层的横向尺寸为10纳米至40纳米。
15.如权利要求4所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料包括氮化硅。
16.如权利要求4所述的半导体结构的形成方法，其特征在于，所述硬掩膜层的材料包括氧化硅和氧化钛中的一种或两种。
17.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述沟槽的工艺包括干法刻蚀工艺。
18.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述沟槽之后，所述半导体结构的形成方法还包括：去除所述硬掩膜层和牺牲层；去除所述硬掩膜层和牺牲层之后，在所述沟槽中形成源漏插塞，所述源漏插塞与所述源漏掺杂层相电连接。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，去除所述硬掩膜层和牺牲层的工艺包括等离子体干法刻蚀工艺。
20.如权利要求18所述的半导体结构的形成方法，其特征在于，形成所述源漏插塞的步骤包括：在所述层间介电层的顶部、以及所述沟槽中形成导电材料层；以所述层间介电层的顶部作为停止位置，对所述导电材料层进行平坦化处理，剩余的位于所述沟槽中的导电材料层作为所述源漏插塞。
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