TWI232548B - Semiconductor constructions and methods of forming thereof - Google Patents

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TWI232548B TW092123474A TW92123474A TWI232548B TW I232548 B TWI232548 B TW I232548B TW 092123474 A TW092123474 A TW 092123474A TW 92123474 A TW92123474 A TW 92123474A TW I232548 B TWI232548 B TW I232548B
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Description

1232548 玖、發明說明： 【發明所屬之技術領域】 、丄本發明係騎半導體結構及形成半導體結構之方法。特 定言之，本發明係關於形成DRAM結構之方法。 【先前技術】 電氣絕緣通常用於半導體結構中減少或防止電氣裝置 之間的漏t。例如，在動態隨機存取記憶體㈠― random access memory ; DRAM)的製作中，經常希望避免 存取裝置（如存取電晶體結構）之間的亞閾漏電。可能有若 干方面影響場效電晶體裝置之間的漏電，包括（例如），源 極/汲極區域的接面漏電；因閘極長度短引起的沒極謗發位 障降低（drain-induced barrier l〇wering ; DIBL);因閘極覆 盍區域的高電場引起的閘極誘發汲極漏電（gate_induced drainleakage;(HDL)，·有寬幅效應；以及因隔離區靠近裝 置引起的應力誘發漏電（stress_induced leakage cuuent ; SILC) 〇 I〇n(驅動電流）比I〇ff(亞閾漏電）之比率可用作決定存取 裝置是否充分運作之靈敏值。現已發現，減少存取裝置之 閘極氧化物的厚度可改善裝置的亞閾表現，同時增加驅動 電流。但是，裝置的臨界電壓會隨著閘極氧化物厚度的減 少而降低。增加裝置通道中的摻雜物量可將臨界電壓增加 至一可接受的位準，並補償閘極氧化物厚度之減少，但是 可能增加源極/汲極區域的接面漏電。此外，裝置通道中择 加的摻雜物量可能不利地使接面電容上升，引起通道行動
87656.DOC 1232548 性下降，因而減少裝置之驅動電流。 理想之對策係開發新方法減少裝置之亞閾漏電。若該等 新方法可避免增加存取裝置通道區之摻雜物濃度則更理想 。此外，若該等新方法可用於形成適合於積體電路結構之 電性絕緣的結構，則也是理想的。 【發明内容】 本發明之一方面包括在半導體基板中具有一對通道區 域的半導體結構。各該通道區域具有一由錮或重原子受主 原子如Ga或T1摻雜的分區。通道也包括由·包圍之分區。 一對電晶體結構係置於半導體基板上，各電晶體結構係置 於通道區域之一上。該對電晶體結構由一使其相互隔離的 一隔離區域分隔。各電晶體結構具有一電晶體閘極，其實 質上橫向居中於對應通道區域之上。各該閘極寬於下方之 錮摻雜分區。 本發明之一方面包括在其半導體基板材料上具有一第 一及一第二電晶體結構的半導體結構。各該第一及第二電 晶體結構具有相對之側壁及沿該等側壁之一對絕緣隔離層 。該第一電晶體結構係置於基板内的一第一與一第二源極/ 汲極區域之間。在該第一電晶體結構之一第一側，該第一 源極/汲極區域之一第一端延伸至該隔離層之下，在該第一 電晶體結構之一相對第二側，該第二源極/汲極區域延伸至 該隔離層之下。該第二電晶體結構係置於基板内的一第三 與一第四源極/汲極區域之間。在該第二電晶體結構之一第 一側，該第四源極/沒極區域之一第一側延伸至該隔離層之 87656.DOC -6- 1232548 下。在該第二電晶體結構之一相對第二側，該第三源極/ 汲極區域延伸至該隔離層之下。該第一、篦—〜一议… ^ ^、笫二及弟 四源極/汲極區域通常係以一第一類型之摻雜物摻雜。以一 第二類型捧雜物摻雜之源極/沒極延伸部分係關聯於該第 一源極/汲極區域之該第一側，並將該第—源極/汲極區域 之該第一侧進一步延伸至該第一電晶體結構之下。該第一 源極/汲極區域之一第二侧沒有源極/汲極延伸部分，該第 一源極/沒極區域也沒有源極/汲極延伸部分。 本發明還包括形成半導體裝置之方法。 【實施方式】 圖1說明由本發明之特定方面所包括之半導體結 。 結構H)包括基板12。為有料下文中請專利範圍之說明， 術語 Aseimconductive substrate@ 及 Asemic〇nduct〇r SUbStrate@係指包括半導體材料之任何結構，包括但不限 於散裝半導體材料如半導體晶圓（單―之材料或包括其他 材料之組合體）及半導體材料層（單一之層或包括其他材料 的組合體）。術語任何支撐結構，包括但不 限於上述半導體基板。 在特定方面，結構10可能對應於DRAM陣列。結構⑺包 括由基板12支撐之—對場效電晶體裝置14及16，還包括臨 界電壓不同於裝置14及16的裝置38。如下所述，裝置38可 用於將裝置14及16相互電性隔離。 裝置14及16各包括一電晶 材料24、一導電摻雜半導體 體閘極堆疊22，其包括一絕緣 材料2 6 (也稱為間極層）、一導
87656.DOC 1232548 電塊體2 8及一絕緣蓋層3 〇。 絕緣材料24可包括（例如）氮化石夕、 … 之一或多個。絕緣材料24一般产 矽及乳虱化矽 氧化物。 括二氧化矽，可稱為閘極 導曰電摻雜材料26可包括（例如）導電掺㈣。該㈣一般 為非晶性與/或多晶形。摻雜物 , *物了包括η型摻雜物（如磷或砷） ，或可包括ρ型摻雜物（如硼）。 導電塊體2 8 —般包括一 s龄办 I^物’係直接形成於石夕材料 26《上表面；或一層金屬，直接形成於(如實體 或TiN位障層之上，後者則形成於♦材料％上。 絕緣蓋30可包括（例如）氮化妙及二氧化碎之一或 包括。 ,閘極堆疊包括側壁’電性絕緣隔離層32係沿該等侧壁形 成。隔離層32可包括（例如）氮化石夕，並可藉由在基板^及 閘極堆疊22上沈積-材料再隨後各向異性触刻該材料而形 成。 複數個源極/汲極區34具有基板12，並位於閘極堆疊22 之間。閘極堆疊22可視為直接位於基板12區段之上，而源 極/汲極區域34可視為相互間隔至少該等區段之部分。在圖 示之結構中，源極/汲極區34在隔離層32下延伸至整個隔離 層寬度。 源極/汲極區域34係延伸至基板12的導電摻雜擴散區。 一般而言，電晶體結構14及16將為NMOS電晶體，因此， 源極/汲極區域34將為n型摻雜擴散區。換言之，擴散區34
87656.DOC 1232548 内的王要摻雜物將為11型摻雜物。術語「主要摻雜物」指區 域内最豐富的摻雜物。因此，若區域内既有口型摻雜物也有 η型摻雜物，則最普遍的摻雜物將為主要摻雜物。因此，應 >王意，若提供足夠的臨界電壓，堆疊22之間的堆疊％(下文 將詳細說明）可結合至NMOS電晶體。 在所示結構中，源極/汲極區域34在隔離層32下延伸。 但是，應明白，也可形成源極/汲極區域不在隔離層下延伸 的其他結構，或甚至至少取消某些隔離層的結構。此外， 源極/汲極區域34在隔離層32下之延伸可不及整個隔離層 寬度，也可延伸至整個隔離層寬度，或可延伸至隔離層之 外直到對應堆疊（未顯示）之下。 各種源極/汲極區域係連接至電容器結構42或數位線44 ，以足義DRAM記憶體陣列之各種記憶體單元。
Pi?]離區38在電晶體結構14與16之間延伸，可用於使該等 電晶體相互電性絕緣。隔離區38包括與閘極結構14與16之 堆登22類似的堆疊36。堆疊36包括絕緣材料24、導電塊體 28及用於閘極堆疊22的絕緣蓋34。但是，在特定具體實施 例中，堆疊36可不同於閘極堆疊22而具有大量摻雜材料4〇 ’該種材料與堆疊22之材料26的摻雜方式不同。 在特定方面，材料40可包括摻雜有相當濃度之相反類型 掺雜物的矽，如在源極區域34主要使用的一樣。例如，若 源極/汲極區域34主要包括n型摻雜物，則材料4〇可主要包 括Ρ型摻雜物。在摻雜閘極層4〇内使用ρ型摻雜物為主要摻 雜物，同時使η型摻雜物為源極/汲極區域34的主要摻雜物
87656.DOC 1232548 ，可使堆疊40相對鄰近裝置具有較高 ^ 疊36主要作為用於驅動鄰近裝置 可使堆 , σ 手疋I界电壓的隔離區 =疋作為電晶體結構。在本發明之某些方面，材料4〇 ::相當濃㈣Ρ型及_摻雜物，可(例如)包括濃度從 ?t_w至5xl〇21atoms/cm、p型及㈣摻雜物。一 ’又而吕，摻雜物的濃度可為約lxl020atoms/cm3。
在本發明之特定具體實施财，材料40可包括本質上同 一類型的掺雜物（即，材料4()中至少99%㈣雜物為p型） ’或材料4 G可有效地包括兩種類型的摻雜物（換言之，材料 4〇中少於99%的摻雜物為_)。或者，材料4〇可主要為n 型摻雜物’並心至-適合之電偏壓，使絕緣裝置Μ可合 適地作為接地閘極。 右堆璺36係用作隔離區，其可描述為具有在一對鄰近源 極/汲極區域34之間延伸之材料塊體4〇的隔離區。而且，如. 圖所示，在與堆疊36關聯之隔離層32之下，源極/汲極區域-可延伸整個隔離層寬度。或者，在隔離層32之下，鄰近源 極/汲極區域32可延伸邵分隔離層寬度，或可在閘極電極下鲁 延伸（即，在塊體40下延伸）。 堆疊36顯示具有導電層28與其他電路48接觸。在堆疊36 * 用作隔離區的具體實施例中，其他電路48可為與結構1〇關 、 的黾性接地’或當裝置3 6未開啟基礎通道時，可為相對 接地之稍微正極或負極電性。 因層40(相對於閘極堆疊22的層26)内掺雜物的變化，堆 疊36内閘極氧化物24的表面或有效厚度可相對於堆疊22的 87656.DOC -10- 1232548 間極氧化物厚度變化。換言之，即使堆疊22與36内的閘極 氧化物24具有相同之實體厚度，堆疊36内之閘極氧化物的 有效電性厚度相對於堆疊2 2將增加。 在本發明之特定方面，相關於閘極氧化物24及矽層4〇之 間的一介面有一有效的摻雜物空泛區。特定言之，與碎層 26相比，矽層4〇&n型摻雜物有效濃度較低。藉由先使層4〇 具有與層26同樣的η型摻雜物濃度，再向層4〇增加足夠的p 型摻雜物以改變層40的電性特性可實現上述狀況$型摻雜 物的濃度可足以蓋過η型摻雜物的濃度（即在層4〇中將ρ型 摻雜物形成為主要摻雜物），或者，可足以對包括堆疊3 6 的電晶體結構的工作功能產生可測量之影響。 在絕緣結構38下之半導體材料基板12中可具有一摻雜 袖珍區46。摻雜袖珍區46可用重型ρ型原子如銦摻雜。或者 ，摻雜區46還可用至少一種其他ρ型摻雜物如硼。在絕緣結 構38下的袖珍區46内摻雜銦或其他重型ρ摻雜物如以或T1 以提高隔離閘極36的臨界電壓是有利的。而且，袖珍區牝 内的銦可提高居中於絕緣裝置38下方的摻雜物的保留率。 錮較低的擴散性可使摻雜物對儲存節點接面的擴散最小， 藉此使接面漏電最小。當與其他P型摻雜物如硼結合使用時 ，對於一般用於使已接地閘極裝置38之各節點之間的電荷 洩露最小的濃度，可使用低劑量的其他p型摻雜物。 袖珍區46内的銦的濃度可自約i χ 1〇12at〇ms/cm3至約 lxl〇13at〇ms/cm3。若袖珍區46内額外摻雜了硼，則硼的濃 度可自約 lxl〇12at〇ms/cm3至約 2xl〇12at〇ms/cm3。
87656.DOC -11 - 1232548 植入銦的啟動可包括在約9〇〇°C溫度時熱處理約1分鐘 至約6分鐘的啟動，最好為約丨分鐘至約2分鐘。在硼磷酸鹽 破璃（b〇roph〇sphosilicate glass ; BPSG)的回流或一獨立步 驟中，可產生該種啟動。 摻雜區46最好具有小於閘極堆疊36之寬度的橫向寬度。 最好為，袖珍區46在裝置38下實質上居中，並具有小於或 等於裝置38之總寬度的橫向寬度，裝置38之總寬度為與閘 極堆疊3 6關聯之該對側壁隔離層3 2之外邊緣之間的最大距 離。在一較佳組態中，摻雜區46内的重型？型原子摻雜物係 藉由一間隙與各鄰近之源極/汲極區域34相隔離。 應〉王意，在硼植入掺雜袖珍區46的具體實施例中，在啟 動或其他熱處理過程中，至少某些最初植入的硼可自區46 :外擴政㉟疋’在較佳具體實施例中，重型p型摻雜物實 質j保留於袖珍區46内，藉此避免儲存節點接面或其附近 之高濃度P型摻雜物。因此，掺雜袖珍區可稱為摻雜區之分 區0 雖然圖！顯示與摻雜通道區46結合使用之問極堆疊洲 重型摻雜材料40 ’但是，本發明還包括其他具體實施例， 其中，材料4G可由替代導電摻雜半導體材料如用於間極堆 疊22之層26的材料所代替。 除圖1顯示的特性外，姓播〗Λ、班 卜結構10遂可包括在堆疊22(未顯示) 下的基板12區内的摻雜通 、匕在秤疋具體實施例中，電 晶體裝置下的摻雜通道F π田此士⑷ 再磓運Ei可用非重型p型摻雜物如硼。該等 硼摻雜通道區可沒有額外祕 ，頟外増加的重型P型摻雜物，所植入硼
87656.DOC -12- 1232548 的濃度可為自約5χ1〇12—至约9χΐ〇12—。 在顯示的結構10中，材料4〇實體靠著絕緣塊體Μ，導電 塊體28實體靠著材料4〇。而且，導電塊體28可包括直接形 成於(實體靠著)層40上的一矽化物層，並可進一步包括形 成於該石夕化物層之上並與之實體靠著的一金屬層、金屬化 合物層及/或金屬合金層。 堆璺36可視為位於一 drAM陣列内，該陣列可為（例如） 一 6 F2或8 F2陣列。 形成圖1之結構的一方法係參考圖2至13說明。在說明圖 2 土 1 3時，同樣的編號將與以上說明圖1時同樣使用。 先參考圖2，其顯示晶圓結構丨〇之預處理階段。結構工〇 包括基板12、絕緣層24及形成於絕緣層24上的遮罩材料丨〇2 。遮罩材料102可包括（例如）正或負光阻，在特定具體實施 例中可包括日本jSRtm公司的Μ1〇8γΤΜ。現參考圖3，光阻 102係以微影蝕刻方法圖案化為一對鄰近且間隔的區塊ι〇4 及106。區塊1〇4具有側壁邊緣1〇5及頂部邊緣1〇7。應明白 ’本文所用的術語「區塊」一般指任何圖案化形狀，包括 (例如）矩形、方形或曲邊形。 在顯示的具體實施例中，區塊1〇4及1〇6係形成為與絕緣 材料24實體接觸。應明白，本發明包括其他具體實施例 (未顯示），其中遮罩材料1〇2係直接形成於半導體材料基板 12上而沒有絕緣層24，以使區塊實體靠著基板丨2。 間隙110在圖案化區塊104及1 〇6之間延伸，在顯示的具 體實施例中，絕緣材料24的一上表面112係在間隙ι10内曝 87656.DOC -13- 1232548 路。圖案化區塊104及106可視為覆蓋絕緣層24的一第一部 刀’留出層24的一第二部分不覆蓋。在沒有層24(未顯示） 而形成材料102的具體實施例中，圖案化區塊1〇4及1〇6可 覆盍基板12的一第一部分，而留出基板材料之一第二部分 不覆蓋。 現參考圖4，一塗層114係形成於圖案化光阻區塊1〇4及 之上，及間隙11〇之内。塗層114覆蓋在區塊1〇4及1〇6 之間已曝露之絕緣材料24的至少某些部分，在某些具體實 知例中，其覆蓋絕緣材料2 4之所有曝露部分。塗層114係非 光阻材料，在特定應用中，其對應於Clariant國際公司稱為 AZR200™的材料。塗層114實體靠著光阻區塊1〇4及1〇6， 對應於可選擇性地自絕緣材料24之曝露部分i 12上移除的 材料’同時保持附著於光阻區塊1〇4及1〇6。 在本發明之一方面，塗層114對應於稱為AZR2〇〇TM的材 料，並塗佈於半導體晶圓的整體，隨後旋轉甩乾。應注意 ，AZR200TM為水基材料，關聯AZR2〇〇TM的程序最好在與 曝露及顯影光阻程序不同的單獨室内進行，因為水可能干 擾標準的光阻處理。因此，本發明之較佳程序包括形成光 阻塊體102及在與形成塗層114不同的單獨「碗」或室内微 影蝕刻該塊體。 在形成塗層114後，半導體結構10係於約1〇〇t：至約12〇 °C的溫度烘乾。該烘乾係用於將光阻102的酸擴散至Az R200 並在光阻區塊1 04及106上交連層AZ R200TM。六 連可將塗層焊接之區塊丨〇4及106及/或形成將塗層形成為
87656.DOC -14- 1232548 I、益附著區塊104及1〇6的殼形。稱為Az R2〇〇tm的材料僅 係本發明之方法可使用的材料之一。可選擇性地焊接或附 著於光阻區塊1〇4及1〇6的其他材料也可替代AZ R2〇〇tm 材料。 現參考圖5，塗層114之曝露條件為在區塊1 〇4及1 〇6之間 選擇性地移除塗層，同時保留塗層之一層附著於區塊j 〇4 及106。在塗層包括AZR2〇〇tm的應用中，可藉由將半導體 結構10曝露一包括表面活性劑的水溶液中而實現該等移除 。該溶液可選擇性地移除塗層114的非交連部分。一合適之 表面活性劑水溶液係Clariant國際公司以「SOLUTION C™」 品名推銷的材料。在使用AZ 112007河的應用中，在移除非 交連材料後，結構10可在約13(TC至約140°C的溫度下接受 所謂的硬烘。該硬烘可完全烘乾該結構並進一步交連塗層 114保留於區塊104及106周圍的部分。 保留於光阻區塊周圍的塗層114可視為界定一第二區塊 ’其橫向向外延伸至該光阻區塊的邊緣以外。特定言之， 光阻區塊104上的塗層114界定橫向邊緣116，其橫向向外 延伸至區塊104的橫向邊緣105以外，還界定頂部邊緣115 ’其在區塊1 04的頂部邊緣107上正向延伸。同樣，區塊1 〇6 周圍的塗層114包括橫向邊緣119，其橫向向外延伸至區塊 106的橫向邊緣109以外，並進一步包括頂部邊緣117，其在 區塊106的頂部邊緣111上正向延伸。 光阻區塊104及圍繞該光阻區塊的塗層114共同界定_ 增大的遮罩區塊，其橫向寬於光阻區塊104。而且，光阻區 87656.DOC -15- 1232548 塊106及圍繞該光阻區塊的塗層114共同界增大的遮罩 區塊120 ’其橫向寬於光阻區塊1〇6。在遮罩區塊ιΐ8及 (也稱為增大的區塊）之間具有較光阻區塊1〇4及ι〇6之間窄 的間隙。換言之，塗層114使間隙m變窄以減少該間隙的 尺寸。 現參考圖6,結構10植入一摻雜物122。遮罩區塊ιΐ8及 120防止摻雉物植入結構丨〇的阻塞區域。未阻塞的區域對應 於最終將形成堆疊36_)的一表面區域内的—區域。如圖 7所示’植入摻雜物122形成摻雜袖珍區仏。接雜袖珍區^ 的寬度對應於間隙110變窄後的寬度。 再參考圖6，#雜物m可包括單一重型㈣接雜物，如 銦，或可包括重型P型摻雜物及額外?型摻雜物，如硼。雖 然圖6及7描述了使用單一摻雜步驟形成摻雜袖珍區，但 應明白，本發明包括替代具體實施例（未顯示），其中使用 兩個或多個植入步驟向區46植入摻雜物。例如，在於光阻 區塊104及106上形成塗層114之間，非重型p型接雜物如棚 (例如）可植人曝露區域112(圖3)。或者，在形成增大區塊ιΐ8 及120後，但在用重型p型摻雜物摻雜之前或之後的一獨立 步驟中，可植入一第二摻雜物。 在溫度為約90crc時，使用熱處理處理約1分鐘至約6分 鐘可啟動摻雜物122，最好處理約1分鐘至約2分鐘。1 BPSG回流或—獨立步驟中可啟動摻雜物122。 參考圖8，材料1〇2及114(圖5)從基板12上移除。 本發明可有利地形成寬度較單獨使用微影名虫刻處理形
87656.DOC 1232548 成的摻雜區窄的摻雜袖珍區。特定言之，若藉由特定微影 蚀刻圖案化程序，光阻區塊1〇4及1〇6(圖3)係視為盡可能相 互非近’則本發明之處理具有有效界定之新遮罩區塊11 $ 及120(圖5)，其較單獨由微影蝕刻處理形成的狀況相互更 近。換言之，若最初形成之間隙110具有可由微影蝕刻處理 達致的最小形體尺寸，則塗層114的形成可有效地將間隙 - 110的形體尺寸減到該可達成的最小形體尺寸以下。在特定 · 具體實施例中，區塊118及120之間的間隙110之減小寬度可 月匕小於或等於在形成塗層114之前區塊1〇4及106之間的間 鲁 隙110的寬度的約一半。 在沒有絕緣材料24(未顯示）而於基板12上形成層102的. 具體實施例中，可在移除材料102*^4但在後續處理前形μ 成該絕緣層。 在閘極堆疊22(圖1)下具有摻雜通道區（未顯示）的本發 明之具體貫施例中（其中通道區僅用非重型ρ型摻雜物摻雜） ’可藉由在移除材料102及114後向基板之合適區域植入摻 雜物而形成該等通道區。或者，可在形成層1〇2之前形成該 _ 等通道區。該等通道區之形成可包括植入硼至濃度約 5xl012atoms/cm3至約 9xl012atoms/cm3。 參考圖9 ’塊體124係形成於絕緣層24之上。塊體124可 不摻雜，如最初沈積時一樣，或可就地摻雜。在顯示的應 用中，塊體124未摻雜，因此，沒有塊體26(圖u或塊體4〇 (圖1)的特性。 一圖案化遮罩材料126係形成於塊體124之上，因而阻塞
87656.DOC -17· 1232548 %體丨24的邵分。遮罩材料126可包括（例如）光阻，可藉由 (:i如)微影蝕刻處理形成為所顯示的圖案。遮罩材料126覆 蓋結構H)之最終將形成堆疊36之部分，同時保留結構狀 其他部分不覆蓋。 參考圖10，摻雜物127植入結構10，特定言之，係植入 遮罩126未覆蓋之材料124(圖9)之部分。從而將材料124轉 變成材料26。摻雜物127可包括（例如知型摻雜物（如鱗或坤） 摻雜物127可具有至少lxl〇2〇at〇ms/cm3的濃度，一般而言 ，具有約 lxl02Gat〇ms/cm3 至約 5xl〇2lat_/cm3 的濃度。 參考圖11，遮罩材料126被移除，並為另一圖案化遮罩 材料128所代替。遮罩材料128可包括（例如）光阻，可藉由 (例如）微影蝕刻處理形成為所顯示的圖案。遮罩材料128覆 蓋結構11〇之某些部分，同時保留將最終形成堆疊36之一部 分不覆蓋。 摻雜物129植入結構1〇，特定言之，係植入遮罩128未覆 蓋之材料124(圖9)之部分。從而將該材料轉變成材料4〇。 掺雜物129可具有與摻雜物127相反的導電類型。而且，掺 雜物129可植入至大於ixl02Gat〇ms/cm3的濃度。 在特定應用中，可消除遮罩丨26(圖9)，而摻雜物127則植 入整個材料124(圖9)。隨後，可形成遮罩128，摻雜物129 可植入至高於摻雜物127之濃度的濃度。然後，在結構1〇 的曝露（未阻塞）區域，摻雜物丨29可有效地覆蓋摻雜物127 ’以形成摻雜材料40及26。 參考圖12，遮罩材料128(圖11)已移除。層28及30形成於
87656.DOC -18- 1232548 結構10之上。如上所述，層28可包括矽化合物、金屬、金 屬化合物及/或金屬合金；及層3 0可包括絕緣材料，如二氧 化矽及/或氮化矽。 參考圖13，從圖12的層24、26、28、30及40圖案化堆疊 22及36。可藉由（例如）在各層上形成圖案化光阻遮罩（未顯 示），隨後利用合適的蝕刻溶液將圖案從遮罩傳送至各層而 ’ 實現該等圖案化。 ‘ 藉由在基板12内形成源極/沒極區34(圖1顯示），並形成 側壁隔離層32(圖1所示），可將堆疊22及36組合入圖i之結 _ 構。源極/沒極區3 4的形成最好在對應電晶體裝置14及16 或絕緣裝置38的侧壁隔離層32之下延伸，而不在對應堆疊· 22或36下延伸。 伞贫明怎另 所用的編號與上述說明圖丨至13所用的編號相同。 圖14顯示的結構10可包括圖丨顯示之所有特性，在電晶 體閘極堆疊22下的通道區内還可包括一或兩個通道袖= 入物45及47。通道袖珍區45及47可包括重型p型原子植入物 如姻。在狀具體實施例中，摻雜袖珍區45及47及對應之 周圍通道區可使用一第二P型接雜物如硼額外掺雜。在^ 體裝置的硼摻雜通道區内使用銦袖珍摻雜物以減少^ = 所用硼的濃度係有利的。在通道袖珍區Μ及二 ，約lxl〜W至約u，一/cm、 明之具體實施射，相對於錢有本發明之 2 及辦通道區所使料典⑽劑量約5xlG12 1
87656.DOC -19. 1232548 1 χ 10 atoms/cm3，通道區内所用的硼劑量可為約 lxl〇12atomS/cm3 至約 2xl〇12atoms/cm3。 形成圖14之結構的一方法係參考圖15至2〇說明。一般而 吕，用於形成圖14之結構的方法可參考形成圖i之結構的上 述說明，並結合以下的替代處理步驟。先參考圖丨5，其顯 示晶圓結構10在圖2後的替代處理階段。可使用合適的微影 蝕刻程序形成隔離區塊2〇3、204、206及208而圖案化遮罩 材料102(圖2)。間隙210在圖案化區塊203與204之間、圖案 化區塊204與206之間及圖案化區塊2〇6與208之間延伸。在 ❿ 顯示的具體實施例中，絕緣層24的上表面2 12係曝露於間隙 210内。或者，可在沒有層24(未顯示）時形成圖案化區塊2〇3 · 、204、206與208，上表面212可包括基板12之半導體材料。· 現參考圖16，塗層114係形成於圖案化光阻區塊203、 204、206及208之上，及間隙210之内。如上所述，藉由形 成如圖1 7所示的窄化間隙21 〇，可從圖案化光阻區塊之間 選擇性地移除塗層114。在特定具體實施例中，窄化間隙 210的寬度可小於或等於形成塗層114之前的間隙寬度的約 籲 一半。如圖17額外所示，選擇性地移除塗層114可形成增大 的區塊218、219、220及221。 參考圖18，摻雜物122植入結構10，特定言之，係植入 遮罩區塊218、219、220及221未覆蓋之基板12之部分。 參考圖19，植入摻雜物122(圖18)以形成通道袖珍區45 及47，及袖珍區46。該等袖珍區的寬度對應於窄化間隙210 的寬度。如上所述，摻雜物122可包括銦，在特定具體實施 87656.DOC -20- 1232548 例中、’可額外包括額外p型摻雜物，如m，在沒有額 外摻雜物時可用銦植入袖珍區45、46及47，或可同時植入 銦及（例如）硼。摻雜袖珍區46對應於最終將位於絕緣裝置 3 8(圖14)《下-基板區域。掺雜通道袖珍區45在最終將與 電晶體裝置14(圖14)關聯之—通道區内實質上居中。同樣 通道袖％區47對應於最終將位於電晶體裝置丨6(圖14)之 下的一通道區域内的一實質上居中分區。 ^ ^ 在獨立於植入摻雜物122的一獨立摻雜步驟中 ，硼及/或其他摻雜物可植入將位於裝置14或16下的至少一 個通道區，或絕緣裝置38下的對應區。該獨立步驟可在形 成光阻區塊203、204、206與208(圖15)之前發生，或在形 成圖案化光阻區塊之後但在形成增大區塊218、219、22〇 與221(圖17)之前發生。或者，獨立掺雜可在形成增大遮罩 區塊218、219、220與221之後在銦植入物122之前或之後的 一獨立步驟中發生。 啟動錮可包括上述加熱處理。從袖珍區到周圍基板的銦 擴散最小化最好。在額外植入硼的具體實施例中，銦摻雜 袖珍區45及47可為硼擴散形成的較大通道區的分區。在較 佳具體實施例中，掺雜袖珍區45、46及47保持窄於覆蓋堆 $的見度。在特定具體實施例中，該等袖珍區的寬度將保 持約為窄化間隙的寬度。 參考圖20’遮罩區塊218、219、220與221從基板112上 移除。如圖20所示，然後可按上述說明（圖1〇至13及相關的 文字邵分）處理半導體結構10，以形成圖14的結構。有利的 87656.DOC -21- 1232548 做2為，在與電晶體裝置關聯的通道袖珍區内摻雜銦使較 低敬度的硼或其他p型摻雜物可用於該通道區，藉此減少可 向儲存印點接面擴散的摻雜物量。儲存節點接面上或其周 圍的回 >辰度P型摻雜物可能增加漏電。因此，減少通道區内 使用的高擴散性摻雜物如硼的使用量有助於減少漏電。 圖21顯示可用本發明之方法形成的一替代半導體結構 Λ 10。圖21顯示的結構可能與圖14的結構一樣，不同之處為 /又有位於絕緣裝置38下的袖珍植入區。雖然圖2丨說明了完 全沒有絕緣裝置下之袖珍植入區的情況，但是本發明包括馨 具有輕微摻雜銦（即，少於，未顯示）的 袖珍區的結；f冓。在於絕緣裝置38下I有輕微摻雜銦的袖珍， 區或沒有摻雜袖珍區的本發明之結構中，該絕緣裝置可包 括主要為p型的摻雜層4〇(如上所述）。如熟悉技術者將明白 的，可使用參考上述圖15至2〇說明的方法結合遮罩材料 1〇2(圖2)<替代微影蝕刻圖案化可形成圖以之結構ι〇。該-替代圖案化可將對應於電晶體裝置14及丨6之最終位置的基 板區域曝露，同時覆蓋住基板的其他區域，包括最終將位 _ 於絕緣裝置3 8下的區域。 圖22說明由本發明之另—方面所包括之半導體結構1()。 * 如圖22所示，除參考形成圖14之結構說明的步驟外，可使 、 用可選的處理步驟形成結構1〇。如圖22所示，結構1〇中的 至少某些源極/汲極區34可包括延伸區5〇、52，其可將關聯 的源極/汲極區進一步延伸至關聯的閘極裝置14、16之下。 延伸區50、52可延仲關聯的源極/汲極區34，使源汲極區延 87656.DOC -22- 1232548 伸至覆盍之隔離層32的全部寬度。或者，延伸區可延伸源 極/汲極區至小於對應裝置下之全部隔離層寬度，或可部分 延伸源極/汲極區至閘極堆疊22之下。 在特定具體實施例中，源極/汲極區34可主要摻雜n型摻 雜物’延伸區50及52可主要摻雜p型摻雜物。在較佳具體實 施例中，延伸區50及52可包括重型p型摻雜物，如銦。延伸 區内的合適銦濃度為約i x 10i2atoms/cm2至約 3x10 atoms/cm2。 如圖22所示，包括源極/汲極延伸區5〇、52的半導體結 構10之形成可使该等延伸區僅位於與一特定堆叠2 2關聯之 一對側壁之一之下。換言之，可在對應電晶體裝置14、16 的一單一側提供延伸植入區50、52。如圖22所示，最好為 ’僅在閘極14及26的位元接觸側提供延伸區5〇與52，在該 等閘極的相對儲存節點側則沒有源極/汲極區。有利的做法 為，利用與電晶體裝置14及16之位元接觸側關聯之源極/ 沒極區的錮植入延伸區使通道袖珍植入區45及47所用的銦 量減少。若具有延伸區5〇及52，袖珍通道區45及47可具有 的錮濃度約為 2xl〇12atoms/cm2至約 5xl〇12at〇ms/cm2，並可 額外具有有關圖14之半導體結構的上述濃度的硼。 形成圖22之結構的一方法係參考圖23至24說明。參考圖 23，其說明在連接至任何電容器結構或數位線之前，與圖 14之顯示相同的進一步結構處理。一遮罩材料174形成於結 構ίο之上’並經圖案化以曝露將成為電晶體裝置14及16之 今後位元線接觸側的基板部分。遮罩材料丨74可包括（例如） 87656.DOC -23- 1232548 光阻，可使用合適的微影i虫刻程序圖案化。 相關於結構10植入摻雜物176，並形成圖24顯示的延伸 區50及52。可使用一般用於形成相關於閘極的光暈植入區 的斜角植入技術植入摻雜物176。植入區50與52不同於一般 的光暈植入區，但是，在植入區50與52不形成環形結構， 因為摻雜物僅在對應閘極的一侧植入，該閘極的相對側已 - 由遮罩材料174阻塞。摻雜物176可包括？型摻雜物，最好包 ， 括重型P型掺雜物如錮。 可進一步處理圖2 4顯示的半導體結構以移除光阻材料 _ 174，並形成圖22顯示的結構。 圖25說明本發明之另—方面包括之半導體結構1()，將使. 用與圖1至24所用相同的編號說明。圖25顯示的結構ι〇類似· 與圖22說明的結構，不同之處為淺溝渠絕緣區54替代 緣裝置38(圖14)。 '' · 如熟悉技術者將明白的，可使用形成傳統淺溝渠絕緣區-結合本發明之上述各種方法形成圖25顯#的結構1〇。在形 成可圖案化材料102(圖2)之前’在開始的處理步驟可形成 φ 淺溝渠區54。然後，可使用上述方法圖案化材料⑽，以曝 露該等基板區同時保留覆蓋其他區域。可形成並處理塗> . 材料m以曝露最終將位於堆疊22之中心部分之下的區/，. 同時保留遮罩其他區域，包括淺溝渠絕緣區。然後可如上 所述形成通道袖珍區45及47，之後再形成_顯示 特性。 /、| 雖然圖2 2及2 5顯示植入延伸區5 〇與5 2係結合通道袖珍
87656.DOC -24- 1232548 品”47使用，但是，應明白，本發明包括有關具體實施 ^ /、中延伸區50與25係用於沒有上述袖珍區45與47的丰 導體結構。 除上逑具體實施例外，本發明包括形成閘極結構之金屬 鑲嵌程序。使用金屬鑲嵌程序形成結構的—範例方法係參 考圖26至29說明。 參考圖26，第一步可包括在絕緣材料24上沈積一層介電 材料202。或者，在沒有絕緣層時，介電層2〇2可沈積於基 板12上’在金屬镶嵌程序之後可生長絕緣材料μ。如圖％ 所不，在沈積介電層202之前，可具有源極汲極區34，或可 在閘極形成過程中或之後形成源極汲極區34。 可使用傳統方法（如微影蝕刻）圖案化介電材料2〇2，以形 成圖案化區塊2G3與2G5，該等區塊具有由—間隙分隔之側 壁204與206。可沿側壁2〇4與2〇6形成可移除隔離層2〇8。可 藉由（例如）沈積一層犧牲材料並各向異性蝕刻該犧牲材料 而形成可移除隔離層208。隔離層2〇8具有橫向邊緣2〇9及 211，其由較側壁204與206之間的距離窄的一間隙分隔。如 圖27所示，相對於結構1〇植入摻雜物122(如上所述）以形成 掺雜袖珍區212。摻雜袖珍區212的寬度對應於橫向邊緣2〇9 與211之間的寬度。 參考圖27，隔離層208已移除，一多晶矽層214沿側壁2〇4 與206保形沈積於結構1〇上。如圖28所示，一閘電極材料216 如WN/W或包括金屬及/或金屬鼠化物的其他化合物可沈積 於该多晶秒層上。
87656.DOC -25- 1232548 、，參考圖29,如圖所示，實施用於（例如）化學機械研磨的 w正化v驟以具有金屬閘電極22。的平整化閘極結構。該 閘極結構之寬度對應於側壁2〇4與2〇6之間的距離。因此， 摻雜袖珍區212的實厣I，、λ、、 ^ 〇見度可旎小於孩閘極結構的寬度，在特 走具體實施例中，袖办戸ο ☆ 袖^ Ε 112的見度可能小於或等於閘極 結構寬度一半。 如上所述，在金屬鑲嵌閘極結構及周圍袖珍區下的通道 區（如圖29所示）可相對於閑極堆疊結構以絲額外包括删 。源極汲極延伸部分(未顯示)可與閉極一起使用，並按上 述方法形成。 本發明已使用或多或少僅關於結構性方法特性的言“ 說明。但是，應明白，本發明不限於所示及所說明的特: 特性，因為本文披露的構件包括實施本發明之較佳形式。 因此，本發明主張在所时請㈣之合適範圍㈣所有形 式或其變更的權利。 ^ 【圖式簡單說明】 本發明之較佳具體實施例係參考以下附圖說明。 二係可於本發明之特定具體實施例中形成的半導體晶 圓〜構的一片段的概略斷面圖。 圖2係可用於形成圖丨之結構的製造預備階段的半導體 晶圓結構之一片段的概略斷面圖。 圖3係圖2晶圓片段在圖2後之處理階段的圖。 圖4係圖2之片段在圖3後之處理階段的圖。 圖5係圖2之片段在圖4後之處理階段的圖。
87656.DOC -26- 1232548 圖6係圖2之片段在圖5後之處理階段的圖。 圖7係圖2之片段在圖6後之處理階段的圖。 圖8係圖2之片段在圖7後之處理階段的圖。 圖9係圖2之片段在圖8後之處理階段的圖。 圖10係圖2之片段在圖9後之處理階段的圖。 圖11係圖2之片段在圖1〇後之處理階段的圖。 圖12係圖2之片段在圖11後之處理階段的圖。 圖13係圖2之片段在圖12後之處理階段的圖。 圖14係可於本發明之第二項具體實施例中形成的半導 體晶圓結構的一片段的概略斷面圖。 圖15係圖2之晶圓片段在圖2後之替代處理階段的圖。 圖16係圖2之片段在圖15後之處理階段的圖。 圖17係圖2之片段在圖16後之處理階段的圖。 圖18係圖2之片段在圖17後之處理階段的圖。 圖19係圖2之片段在圖18後之處理步驟的圖。 圖20係圖2之片段在圖19後之處理階段的圖。 圖21係可於本發明之第三項具體實施例中形成的半導 體晶圓結構的一片段的概略斷面圖。 圖22係可於本發明之第四項具體實施例中形成的半導 體晶圓結構的一片段的概略斷面圖。 圖23係圖2之片段在與圖14之結構類似的一結構的一替 代處理階段的圖。 圖24係圖2之片段在圖23後之處理步驟的圖。 圖2 5係可於本發明之第五項具體實施例中形成的半導
87656.DOC -27- 1232548 體晶圓結構的一片段的概略斷面圖。 圖26係根據本發明之一項替代具體實施例之處於製造 預備階段的半導體晶圓結構之一片段的概喀斷面圖。 圖27係圖26之晶圓片段在圖26後之處理階段的圖。 圖28係圖26之片段在圖27後之處理階段的圖。 圖29係圖26之片段在圖28後之處理階段的圖。 【圖式代表符號說明】 10 半導體結構 12 基板 14 裝置 16 裝置 22 電晶體閘極堆疊 24 絕緣材料 26 導電摻雜半導體材料 28 導電塊體 30 絕緣蓋 32 絕緣隔離層 34 源極/汲極區 36 堆疊 38 絕緣裝置 40 重摻雜材料 42 電容器結構 44 數位線 45 通道袖珍植入區 87656.DOC -28 - 摻雜袖珍區 通道袖珍植入區 電路 延伸區 延伸區 淺溝渠絕綠區 可圖案化材料 隔離區塊 側壁邊緣 隔離區塊 頂部邊緣 橫向邊緣 間隙 頂部邊緣 曝露區 塗層 頂部邊緣 橫向邊緣 頂部邊緣 遮罩區塊 橫向邊緣 遮罩區塊 摻雜物 塊體 -29- 圖案化遮罩材料 掺雜物 圖案化遮罩材料 掺雜物 遮罩材料 摻雜物 介電質材料 圖案化區塊 側壁 圖案化區塊 側壁 可移除隔離層 橫向邊緣 間隙 橫向邊緣 上表面 多晶矽層 閘電極材料 增大的區塊 增大的區塊 增大的區塊 增大的區塊 -30-

Claims (1)

1232¾^23474號專利申請案 中文申請專利範圍替換本(93年9月） 拾、申請專利範圍： 1 · 一種半導體結構，包含： 一對由一半導體材料支撐的閘極結構；以及 一位於該對閘極結構之間的隔離區，該隔離區包括： 第二閘極結構包括具有一橫向寬度之閘極堆疊； 以及 一配置在該第三閘極結構中間下方之該半導體材料 内的銦摻雜袖珍區，該銦摻雜橫向延伸小於該閘極堆 疊之橫向寬度。 2. 如中請專利範圍第巧之半導體結構，其中該袖珍區具 有-銦濃度自約i xl〇丨至約丄“Ο、— ;。 3. 如申請專利範圍第w之半導體結構，其進—步包括部 分在該第三閘極結構下延伸之一對源極/汲極區，該源 極/、及極區王要摻雜—n型摻雜物，其中該第三閘極結構 勺匕閘極堆疊包括主要摻雜一 P型掺雜物的一層導電 捧雜材料。 4.如申請專利範圍第3項之半導體結構，其中該導電摻 材料f有至少1χ101、—3 n型摻雜物，及至 lxl〇18at〇ms/cm3 ρ型摻雜物。 如申請專利範圍第1項之半導體結構，其中該對閘極 構匕括〃、有包晶體堆疊的一對電晶體，各該等電晶 堆疊具有-電晶體堆疊寬度，其中各該電晶體係沈 於該半導體材❹界定的—通道區上，各通道區包: -銦摻雜通道柚珍區，其袖珍寬度小於該電晶體堆 5. 1232548 寬度。 6.如申請專利範圍第5項之半導體結構，其中該等通道區 係額外摻雜濃度自約i x 1〇12at〇ms/cm3至約 2xl012atoms/cm3的删。 7·如申請專利範圍第1項之半導體結構，其中各該對閘極 結構包括： 一多晶矽層；以及 一位於茲多晶矽層上的金屬材料，該金屬材料具有 一平整化上表面。 8. —種半導體結構，包括： 一對由一半導體材料支撐的閑極結構；以及 一位於該對閘極結構之間的隔離區，該隔離區包括 配置於該半導體材料内的單一銦摻雜袖珍區，該銦掺 雜延伸小於該隔離區之全部寬度。 9. 如中請專利範圍第8項之半導體結構，其中各該對問極 結構包括一含鎢層。 10· —種半導體結構，包括·· 對位於一半導體材料内的通道區，各該通道區的 至少一部分為銦摻雜分區；以及 -對由-隔離區分隔的電晶體結構，該隔離區使該 等電晶體結構相互絕緣，各電晶體結構係沈積於有該 對通运區組成的—通道區上，各該電晶體結構包括具 有-寬度的-電晶體閘極堆疊，各該閣極係在該對應通 道區及銦掺雜分區上方實質上橫向居中，該鋼掺雜延 87656-930910.DOC -2- 1232548 伸小於該閘極堆疊之橫向寬度。 1 V·如申請專利範圍第1 〇項之半導體結構，其中該隔離區 包括一淺溝渠絕緣區。 12·如申請專利範圍第1〇項之半導體結構，其中該隔離區 包括一隔離閘極，其具有一高於各該對電晶體結構的 臨界電壓的臨界電壓，並進一步在該隔離閘極下包括 銦摻雜袖珍區。 13·如申請專利範圍第1〇項之半導體結構，其中該隔離區 包括一隔離閘極，並進一步包括一摻雜袖珍區沈積於 位於該隔離閘極下之該基板上，並相對於該隔離閘極 實質上橫向居中。 14. 如申請專利範圍第13項之半導體結構，其中該摻雜袖 珍區係輕度摻雜銦，其中該隔離閘極包括一高於各該 對電晶體結構的臨界電壓的臨界電壓。 15. 如申請專利範圍第13項之半導體結構，其中至少該摻 雜袖珍區之部分為銦摻雜。 16· —種半導體結構，包含： 場效電晶體，其具有一存取側及一相對之位元線 側； 對與讀場效電晶體關聯之源極/汲極區，該等源極/ 汲極區之一係該場效電晶體裝置之該存取側，而該另一 源極/汲極區為該場效電晶體裝置之該位元線側·，以及 一僅與該對源極/汲極區之一關聯的銦植入區。 17·如申請專利範圍第16項之半導體結構，其中該銦植入 87656-930910.DOC 1232548 區係在該場效電晶體之該位元線側與該源極/汲極區關 聯。 18. —種半導體結構，包含： 一半導體基板；〜 一對位於該半導體材料基板内的導電摻雜擴散區， 4等導電摻雜擴散區包括一第一類型摻雜物；及 一位於該基板上的電晶體結構，該電晶體結構包括： —置於該對擴散區之間的閘極，其具有一對相對 立之側壁； 沿該等對立之側壁的隔離層，該等導電摻雜擴散 區係於該等隔離層下延伸；以及 一在孩電晶體結構之一第一側具有而該電晶體結構 之一相對第二側沒有的擴散區延伸部分，該擴散區延 伸4刀包括一第二類型掺雜物，並且，在該電晶體結 構下，在孩電晶體結構之該第一側的該擴散區較該電 晶體結構之該第二側的該擴散區延伸得更遠。 19. 如申請專利範圍第18項之半導體結構，其中該第一類 型摻雜物係一 η型，該第二類型摻雜物係一 p型。 20. 如申請專利範圍第18項之半導體結構，其中該第二類 型摻雜物係銦。 21·如申請專利範圍第18項之半導體結構，其中包括該擴 政區延伸邵分之該擴散區係與一位元線接點關聯。 22. —種半導體結構，包含·· 一半導體材料基板； 87656-930910.DOC 1232548 一位於該半導體基板材料上之第一及第二電晶體結 構，各該第一及第二電晶體結構具有相對立之側壁及 沿該等側壁之一對絕緣隔離層； 一位於該基板内的第一及第二源極/汲極區，該第一 電晶體結構係位於該第一及第二源極/汲極區之間，該 第一源極/汲極區之一第一端係於該第一電晶體結構之 一第一側在該隔離層下延伸·，該第二源極/汲極區係在 該第一電晶體結構之一相對第二側在該隔離層下延伸； 一位於該基板内的第三及第四源極/汲極區，該第二 電晶體結構係位於該第三及第四源極/汲極區之間，該 第四源極/汲極區之一第一側係於$第二電晶體結構之 一第一側在該隔離層下延伸，該第三源極/沒極區係在 該第二電晶體結構之一相對第二側在該隔離層下延伸 ;該第一、第二、第三及第四源極/汲極區係共同摻雜 一第一類型摻雜物；， _ 一與第一源極/汲極區之該第一側關聯之源極/汲極 延伸部分，該源極/汲極延伸部分係摻雜一第二類型摻 雜物，並在該第一電晶體結構下$該第一源極/汲極區 之該第一側延伸得更遠；該第一源極/汲極區之一第二 側沒有延伸部分，該第二源極/汲極區也沒有延伸部分。 23. 如申請專利範圍第22項之半導體結構，其進一步包括 在各該第一及第二電晶體結構之下於該基板内界定的 通道區，該等通道區的至少一部分係摻雜銦。 24. 如申請專利範圍第22項之半導體結構，其進一步包括 87656-930910.DOC 1232548 與該第四源極/汲極區之該第一侧關聯之一源極/汲極 延伸部分’該源極/汲極延伸部分係摻雜一第二類型摻 雄物’並在该第二電晶體結構下將該第四源極/沒極區 之該第一側延伸得更遠；該第四源極/汲極區之一第二 側沒有延伸邵分’該第三源極/汲極區也沒有延伸部分。 25·如申請專利範圍第22項之半導體結構，其進一步包括 位於該第一及第二電晶體結構之間的一絕緣結構。 26·如申請專利範圍第25項之半導體結構，其進一步包括 一摻雜袖珍區位於該半導體材料内之該絕緣結構之下 ’該袖珍區之至少一部分係摻雜銦。 2人如申請專利範圍第25項之半導體結構，其中該絕緣結 構包括一第一導電摻雜材料由一居間絕緣材料隔離於 一第二導電摻雜材料；該第一導電摻雜材料係摻雜至 少1 X 1018atomS/cm3的n型摻雜物，及至少 lxl018atoms/cm3 的 ρ型掺雜物。 28·如申請專利範圍第27項之半導體結構，其中該第一導 電摻雜材料之一主要摻雜物係P型。 29.如申請專利範圍第28項之半導體結構，其在該絕緣結 構下沒有任何銦植入區。 30·如申請專利範圍第28項之半導體結構，其在該絕緣結 構下具有一輕度摻雜銦植入區。 31.如申請專利範圍第22項之半導體結構，其進一步包括位 於該第一及第二電晶體結構之間的—淺溝渠絕緣區。 32· —種DRAM結構，包括 87656-930910.DOC -6 - 1232548 一第一與一第二閘極結構； /r/r 即點 第 四個節點，該四個節點包括—第 站、一第二節點及一第四節點，兮笔〜 ^ . 第-閑極結構盘該第一節_/广即點係透過該 稱…茨弟-即點閘極電性連接，該第三節 =置點係、透過該第二閘極結構與該第四節點位置問 ”电性連接；四個節點各具有與之關聯之一擴散區， f孩第—及第二節點關聯之該等擴散區各在該第-問 極結構下延伸，與該第三及第四節點關聯之該等擴散 區各在該第二閘極結構下延伸； ^[乂於該弟二及第二銘點少卩£| ^ 币一即點足間的隔離區，該隔離區 使琢第一及第二閘極結構相互電性絕緣； 一與該第一節點電性連接之位元線接點； 一與該第二節點電性連接之電容器結構，該電容器 結構包括一儲存節點； 一與該第一節點關聯之該擴散區内的銦植入區，該 銦植入區係位於靠近該第一節點的該第一閘極結構之 下；以及 沒有與該第二節點關聯之該擴散區内一銦植入區。 3 3.如申請專利範圍第3 2項之DRAM結構，其中該銦植入區 係一第一銦植入區，其進一步包括： 一第一姻植入區’該第二姻植入區係位於與該第四 節點關聯且在該第二閘極之下的該擴散區，其中該第 四節點與有一位元線接點電性連接；以及 沒有與該第三節點關聯之該擴散區關聯的一銦植入 87656-930910.DOC -7- 1232548 區。 34·如申請專利範圍第32項之DRAM結構，其中該隔離區包 括具有一總寬度之一絕緣結構，並進一步包括一摻雜 袖珍區位於該絕緣結構之下，該摻雜袖珍區之寬度小 於或等於該絕緣結構之一總寬度的約一半。 3 5 ·如申清專利範圍第3 2項之DRAM結構，其中各該閘極結 構包括相對之閘極側壁與一對絕緣隔離層，其具有沿 著及面對該等閘極側壁之内表面與遠離該等側壁之外 表面’各該閘極結構包括一總寬度，其對應於與該對 應閘極關聯之該對絕緣隔離層之該等外表面之間的最 大距離；其中該DRAM結構進一步包括各該等閘極結構 下之導電摻雜通道區，該等通道區之至少一部分係摻 雜銦，該部分之寬度小於或等於該閘極結構之該總寬 度的約一半。 36· —種在一半導體基板中形成一摻雜區的方法，包括：― 在一半導體基板之半導體材料上形成一對區塊，該 對區塊係由一具有一第一距離之間隙相互隔開； 窄化該間隙；以及 透過該窄化之間隙向該半導體材料植入摻雜物，以 在該半導體材料中形成一摻雜區。 37.如申請專利範圍第36項之方法，其中該等區塊包括圖 案化之光阻，並具有相對之側壁，其中窄化該間隙包 括· 在該圖案化光阻及該間隙内之該基板上形成一塗層 87656-930910.DOC 1232548 ;以及 從該間隙内之該基板之至少一部分上選擇性地移除 該塗層，同時保留該光阻區塊上之該塗層，該塗層材 料形成面對該等相對之侧壁的側壁延伸部分。 38·如申請專利範圍第36項之方法，其中透過該窄化間隙 植入摻雜物包括植入錮至一濃度約為1 X 1012atoms/cm3 至約 1 X 1 O13atoms/cm3。 39·如申請專利範圍第36項之方法，其中透過該窄化間隙 植入掺雜物包括植入侧至一濃度約為1 X 1 〇 12atoms/cm3 至約2 X l〇12atoms/cm3，及植入錮至一濃度約為 1 χ1〇 atoms/cm3至約 1 xl〇13atoms/cm3。 40·如申請專利範圍第36項之方法，其中透過該窄化間隙 植入摻雜物包括植入一第二摻雜物，該方法進一步包 括在植入該第二摻雜物之前，向該半導體材料植入一 第一摻雜物。 - 41 ·如申請專利範圍第40項之方法，其中該第一摻雜物包 括硼，該第二摻雜物包括銦。 42·如申請專利範圍第4〇項之方法，其中植入該第一摻雜 物係發生於延伸該等區塊之前。 43·如申請專利範圍第4〇項之方法，其中植入該第一摻雜 物係發生於窄化該間隙之時。 44.如申請專利範圍第36項之方法，其進一步包括在約9〇〇 C的溫度啟動該摻雜物約丨分鐘至約6分鐘。 45· —種形成一半導體結構的方法，包括： 87656-930910.DOC -9 · 1232548 在一半導體基板材料上形成一可圖案化材料層； 圖案化该可圖案化材料層，以形成至少兩個圖案化 區塊，其為由一第一間隙分隔之一對鄰近區塊； 在該對鄰近區塊上及該對鄰近區塊之間的該第一間 隙上形成一塗層； 從該第一間隙選擇性地移除該塗層，同時保留該對 鄰近區塊上的該塗層；該對鄰近區塊與該塗層一起界 定由一第二間隙分隔之一對增大之區塊；該第二間隱 窄於該第一間隙； 在該等增大之區塊保留於該半導體基板材料上之時 ’在遠弟一間隙内之該半導體材料内植入至少一摻雜 物，以形成一掺雜區；以及 從該半導體基板材料上移除該等增大之區塊。 46·如申請專利範圍第45項之方法，其中該可圖案化材料 包括光阻，其中該塗層包括當曝露於該光阻之酸時交 聯的一材料。 47·如申請專利範圍第45項之方法，其中該塗層對應於 Clariant國際公司稱為AZ R200TM的一材料。 48·如申請專利範圍第45項之方法，其中該等圖案化區塊 係使用一微影蝕刻程序形成；其中該微影蝕刻程序係 限於該微影蝕刻程序可達致之最小形體尺寸，該第一 間隙對應於約該最小形體尺寸；且其中由植入形成之 該半導體材料之該摻雜區具有其寬度小於該最小形體 尺寸之一區。 87656-930910.DOC -10- 1232548 •如申請專利範圍第4 8項之方法，其中該區域寬度小於 或等於該最小形體尺寸之約50%。 如申凊專利範圍第4 5項之方法，其進一步包括： 在该半導體基板材料内形成一第一源極/汲極區與/ 罘二源極/汲極區，該第一源極/汲極區係橫向間隔於該 摻_區之一第一邊緣，該第二源極/汲極區係橫向間隔 於孩摻雜區之一第二相對邊緣；以及 在該摻雜區上形成一絕緣塊體，該第一與第二源極/ ;及極區邵分在該絕緣塊體下延伸。 51·如申請專利範圍第50項之方法，其中該絕緣塊體包括 —閘極堆疊，該閘極堆疊包括一導電摻雜材料由一絕 緣材料層隔離於該摻雜區，該導電摻雜材料層係主要 七雜？型摻雜物，且其中該等源極/汲極區係主要掺雜 一 η型摻雜物。 52. 如申請專利範圍第50項之方法，其進一步包括在該半 導體基板上形成-對電晶體裝置，該等電晶體裝置係 由該絕緣塊體相互電性絕緣。 53. —種DRAM形成方法，包括： 在^一基板上形成一第一kk 、 罘子兀線與一罘二字元線，各 字元線包括一對相對之側壁； 界定靠近該等字元線的四個節點，該四個節點包括 1 一節·點、第二節點、第三節點及第四節點，該第 二節點係透過該第—字元線與該第一節點閘極電性連 接’及該第四節點係透過該第二字元線與該第三節點 87656-930910.DOC -11 - 1232548 閘極電性連接； 界定一第一、第二、第三及第四擴散區，該第一擴 散區係與該第一節點關聯，該第二擴散區係與該第二 節點關聯，該第三擴散區係與該第三節點關聯’該第 四擴散區係與該第四節點關聯； 在該第一字元線與該第二字元線之界定一隔離區’ 該隔離區使該第一與第二字元線相互電性絕緣； 沿各字元線之相對側壁形成一對隔離層，該第一及 第二擴散區在該第一字元線下延伸一初始距離，該弟 三及第四擴散區在該第二字元線下延伸一初始距離； 以及 在該第一字元線下將該第一擴散區延伸較該初始距 離更遠的距離，而不延伸該第二擴散區。 54·如申請專利範圍第53項之方法，其進一步包括在該第 二字元線下將該第四擴散區延伸較該初始距離更遠的 距離，而不延伸該第三擴散區。 55·如申請專利範圍第53項之方法，其中該等隔離層具有一 隔離層寬度，且其中該初始距離小於該隔離層寬度。 56·如申請專利範圍第53項之方法，其中各該擴散區係導 電摻雜一第一類型摻雜物，其中該延伸包括光暈植入 一弟一類型換雜物。 57·如申請專利範圍第53項之方法，其中該等擴散區係主 要摻雜η型摻雜物，且其中該延伸包括形成主要摻雜p 型換雜物的延伸區。 87656-930910.DOC -12- 1232548 58·如申請專利範圍第53項之方法，其中該隔離區包括— 淺溝渠絕緣區。 59.如申請專利範圍第53項之方法，其進一步包括： 形成一第一與第二電容器結構；該第一電容器結構 係與該第二節點電性連接，該第二電容器結構係與該 第三節點電性連接；以及 形成一第一位元線接點與該第一節點電性連接及一 第二位元線接點與該第三節點電性連接。 60·如申請專利範圍第53項之方法，其中界定一隔離區包 括： 在該半導體基板内形成一摻雜袖珍區，該摻雜袖珍 區包括一袖珍寬度；以及 在該基板及該袖珍區上形成一絕緣塊體，該絕緣塊 體具有大於該袖珍區寬度之一總塊體寬度。 61 ·如申請專利範圍第60項之方法，其中該絕緣塊體包括： 位於π亥基板上之問極堆豐’該問極堆叠具有相對 之側壁； 一對沿該等相對側壁之絕緣隔離層，該總塊體寬度 係在該基板之一表面測量時之該對絕緣隔離層之外邊 緣之間的距離；以及 其中該總塊體寬度係至少約為該袖珍區寬度的兩倍。 62. —種形成一半導體結構的方法，包括： 在一半導體基板材料上形成一介電材料層； 圖案化該介電材料層以形成至少兩個圖案化區塊， 87656-930910.DOC -13 - 1232548 即由一第一間隙分隔之一對鄰近區塊，各區塊在該第 一間隙内具有一側壁； 在該第一間隙内沿該等側壁形成一對隔離層，該等 隔離層具有由一間隙隔離之橫向邊緣’孩第二間隙窄 於該第一間隙； 當該等隔離層保留於該等側壁時’在該第二間隙内 向該半導體材料植入至少一摻雜物’以形成一摻雜區 ;以及 沿該等側壁移除該等隔離層。 63·如申請專利範圍第62項之方法，其進一步包括在移除 該等隔離層後，在該間隙内沿該等侧壁在該半導體材 料上形成一多晶碎層。 64·如申請專利範圍第63項之方法，其進一步包括： 在該多晶矽層上沈積包括至少，種金屬與一種金屬 氮化物之一的一材料；以及 平整化該材料。 87656-930910.DOC -14-
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