TW437061B - Self aligned channel implantation - Google Patents
Self aligned channel implantation Download PDFInfo
- Publication number
- TW437061B TW437061B TW088123002A TW88123002A TW437061B TW 437061 B TW437061 B TW 437061B TW 088123002 A TW088123002 A TW 088123002A TW 88123002 A TW88123002 A TW 88123002A TW 437061 B TW437061 B TW 437061B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- area
- transistor
- double
- gate
- Prior art date
Links
- 238000002513 implantation Methods 0.000 title description 6
- 239000004065 semiconductor Substances 0.000 claims abstract description 45
- 238000000034 method Methods 0.000 claims abstract description 18
- 230000005669 field effect Effects 0.000 claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 31
- 239000004020 conductor Substances 0.000 claims description 17
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 17
- 230000002079 cooperative effect Effects 0.000 claims description 11
- 150000002500 ions Chemical class 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 239000007943 implant Substances 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 239000004576 sand Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 230000000875 corresponding effect Effects 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 3
- 229910052770 Uranium Inorganic materials 0.000 claims description 2
- 239000003989 dielectric material Substances 0.000 claims description 2
- 239000002019 doping agent Substances 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- 230000000717 retained effect Effects 0.000 claims description 2
- JFALSRSLKYAFGM-UHFFFAOYSA-N uranium(0) Chemical compound [U] JFALSRSLKYAFGM-UHFFFAOYSA-N 0.000 claims description 2
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 claims 1
- 235000005206 Hibiscus Nutrition 0.000 claims 1
- 235000007185 Hibiscus lunariifolius Nutrition 0.000 claims 1
- 241001075721 Hibiscus trionum Species 0.000 claims 1
- 239000000945 filler Substances 0.000 claims 1
- 230000001678 irradiating effect Effects 0.000 claims 1
- 238000007521 mechanical polishing technique Methods 0.000 claims 1
- 229920005591 polysilicon Polymers 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 7
- 239000000370 acceptor Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- -1 PAD nitride Chemical class 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-M Chloride anion Chemical compound [Cl-] VEXZGXHMUGYJMC-UHFFFAOYSA-M 0.000 description 1
- 229910052692 Dysprosium Inorganic materials 0.000 description 1
- 229910052691 Erbium Inorganic materials 0.000 description 1
- 206010023126 Jaundice Diseases 0.000 description 1
- 229910052769 Ytterbium Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- KBQHZAAAGSGFKK-UHFFFAOYSA-N dysprosium atom Chemical compound [Dy] KBQHZAAAGSGFKK-UHFFFAOYSA-N 0.000 description 1
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- NAWDYIZEMPQZHO-UHFFFAOYSA-N ytterbium Chemical compound [Yb] NAWDYIZEMPQZHO-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
A7
If _B7 五、發明說明(/ ) 發m 本發明係關於一種半導體元件,尤其是關於一種展現 期望減少短逋道效應之場效應電晶體的製法。 骑明昔暑 當為了加快切換速度和降低電流需泶量而縮小場效應 電晶體之尺寸峙,會發生短通道效應,此廣為人知。為 了增加速度,要縮短場效應電晶體源極和汲極之間通道 的長度。當締短通道時,在源極和汲極之間發生崩潰的 操作甯壓,會有小於期望之傾向。此短通道妷應通常係 歸因於源極和汲極之空乏區,在操作期間擴展進人通道 。當空乏區碰到源極/汲極,或當自汲極/源極延伸到源 極/汲極時,就會發生萠潰。 已經有各種不同的技術嘗試要減弱此種效應。一種被 描述為環狀接面技術之技術,其包含在圍繞除了靠近半 導體本體表面之汲極和汲極部分的汲極和源極部分,形 成和半導體本體相同導電性型式,但較高導電率之髙摻 雜區,其中通道傜在電晶體加偏壓下形成。此會造成不 想要地增加接面電容和漏電流之大陡坡P-η接面。 另一種技術係在要形成電晶體之半導體本體區域,使 用第一地毯式佈值,从形成和半導體本體相同導電性型 式,但雜質湄度較高之埋人區。此種形成被稱為倒退型 井。然後完成相同導電性型式雜質之第二地毯式佈值, 以修正導電率,且接近半導體本體的表面,使可Μ控制 臨限電壓。然後隨在閘極介電質層形成之後,形成閘極 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) (請先閱讀背面之注意事項再填寫本頁) /裝 訂---------線. 經濟部智慧財產局員工消費合作社印製
似 31(16 II A7 __B7__ 五、發明說明(> ) 。接著用閘極當作遮罩,佈值源極和汲極,其中其像對 準閛極形成。此最後的結構會增加不想要的接面電容和 漏電流。 另一解決短通道問題之己知企圖傺:先佈植要形成反 轉通道之晶片表面,以增加表面的摻雜,此步驟常被用 以實行去控制元件的臨限電壓。在此之後,更深地佈值 上表面,以形成延伸工作區域之長度的連鑛層,其中工 作區域之導電性型式同於源極和汲極,且位在源極和汲 極之下,以限制空乏區的擴展。 但是,在此種元件中,不想要的接面電容和漏電流也 會增加。 本發明尋求改善這些技術。 gf.M.緦述 本發明偽要解決導電性型式相對於源極和汲極的高摻 雜埋入層所引出之問題,其中該源極和汲極僅沿著通道 寬度,藉由以自行對準閘極和通道之方式所形成的埋入 層,延伸在通道之下。尤其,在說明的範例中,本發明 之新製程包含以下之步驟。首先,依照通例,先在半導 體本體的上表面上,形成一位在下面的P A D二氧化矽和 一位在上面的PAD氮化矽層。 就此而論,半導體本體常用受體離子佈植,而形成要 形成小- MOSFETs之P型井,及用施體離子佈植,而形成要 形成P-MOSFETs之N型井。此種步驟不需要進一步說明, 所以將會省略。之後將這些層製作成圖案,以曝露半導體 -4 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閲讀背面之注意事項再填寫本頁) ''裝--------訂---------線- 經濟部智慧財產局員工消費合作社印製 43706 A7 ____B7_ 五、發明說明(4 ) 本體要彤成具有淺絕緣溝渠(STI)特徵之氧化矽淺溝渠 的區域表面,然後再用適當的介電質填滿,其中Μ氧化 矽為佳。有利地,製造該沈積的氧化矽層,使其在表面 之上具有和PAD氮化物曆相同之高度。如此便可Μ藉由 過度填滿該溝渠而輕易地完成,之後使用PAD氮化物當 作触刻停止層,藉由化學機械研磨技術(C Μ P )平坦化該 表面。 其次,移除仍然位在工作區域上,要彤成閘極區之PAD 氧化物層,而形成凹槽,但保留P A D氧化物層。此被保 留之P A D氧化物係要在後續之表面佈植期間,保護晶片 表面。二擇其一地,此PAD氧化物可K完全被蝕刻掉,而 由一新的熱成長氧化物層取代,其通常被稱為犧牲氧化 物層,用Μ茌灕子佈植期間,保護閛極區的表面。然後 藉由離子佈植且與定義未來閘極區之凹槽對準而形成一 埋入式大量摻雜層,其導電性型式間於半導體傘體,但 和要形成在本體未來的汲極和源極區相反。 介於源極和汲極之間,包含要反轉形成通道之層的主 體區,通常被稱為基底區,且其導電性型式與源極和汲 極區相反。形成M0SFET之製程通常包含基底區的淺離子 佈植,以設定電晶體之臨限電壓V τ。佈植去設定臨限電 壓之離子的型式,一般會是取決於需要提供期望臨限電 壓之摻雜修正。在完成離子佈植之後,可Κ剝離留在中 間區之PAD氧化物,而仍然保留在該離子佈植區任一側上 之PAD雙層。 -5 * 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) '裝--------訂---------線. 經濟部智慧財產局員工消費合作社印製 ?ci6 1! 431^6 11 A7 B7_ 五、發明說明O ) (請先閱讀背面之注意事項再填寫本頁) 琨在,在沈積適合當作閘極電極之多晶矽,M過度填 滿位在PAD層間之凹槽區後,在這些PAD層之間曝露的凹 權區上,形成一適當的閘極氧化物。此閘極電極將會與 利用較早期離子佈植所形成大童摻雜的埋人曆良好對準 。此起始閘極電極通常會被另一種導電層覆蓋,如矽化 鎢,而形成一堆叠閘極。然後將此堆叠閘極平坦化到PAD 氮化物層和STI層的準位。現在,在通常為氧化矽的介電 質間隔物形成於堆蠱閘極側壁上之後,剝雛保留的P A D氯 化物和位在下面的PAD氧化物層。琨在將STI多晶矽曆和 堆#閘極當作遮罩,利用離子佈植形成源極和汲極區。 疸些將會與位在各堆盤閛極下之較深的佈植層自行對準 ,因此可K得到尋求之理想結構。 經濟部智慧財產局員工消費合作社印製 在另一實施例中,在定義工作區域且如同第一實施例 中被提供STI之氧化矽圍繞之後,半導體本體的表面用 一層遮罩材料覆蓋,且將其製成圖案,以曝露要形成延 伸閘極導體之表面區域,其中該延伸閘極導體將位在該 表面之上,且將所有電晶體的閛極以共行或共列方式相 互連接。然後將包含工作區域STI區域之區域的曝露圖 案,分成兩階段蝕刻,首先選擇性蝕劑氧化物一氮化物 ,Μ形STI和未來閘極區之画荼,然後,選擇性蝕刻氮 化物,Μ停止在位於閘極區之上的氧化物層。其次,随 後作離子佈植,Μ在閘極區之下形成埋入層且設定臨限 電壓。其次,接著在表面上沈積一閘極導電層,用Μ填 滿各種不同的閘極區,和藉由上逑兩階段蝕刻而形成在 -6 - 本紙張尺度適用中國國家標準(CNS>A4規格(210 x 297公釐) 經濟部智慧財產局員工消費合作社印製 4370611 A7 _B7_ 五、發明說明() 圍鐃S T I中之圖案,其將更完整的說明於後。 本發明這兩個實施例,每一個都提供具有高導電率之 埋人層,其中其適當地對準通道和閘極,所以將有助於 抑制空乏區横向延伸。此外,該埋入層在源極和汲極區 形成陡峭的p-n接面,其具有很低的接面電容和很小的接 面漏電流,瑄些因素會減媛短通道效應。 由下面參考相關圖式之詳細說明,本發明將會更明瞭c 圆 第1圖到第6圃為根據本發明,在半導體本體(基板) 中,形成絕緣閘極場效應電晶體之各製程步驟的部分横 截面圖;及 第7圖為根據本發明之製程,在半導體本體之上表面 上,Μ共行方相互連接一對閛極之閘極導體的圖案上視 圖。 注意,圖式並未標示尺寸。 琨在參考圈式,第1圃為根據本發明,要形成具有改 善結構,Μ減緩短通道效應之絕緣閘極場效應電晶體的 部分半導體本體(基板)1〇。在此圖示之實施例中,半導 體本體10為Ρ型導電性的,而且一般為在要形成η通道 絕緣閘極場效應電晶體之單晶矽本體中的Ρ型井。在本 體10之上表面10Α之上,提供一曆氧化矽11和一層氮化 砂12,以形成被稱為PAD層之雙層。一般而言,此種電晶 本紙張尺度適用t國國家標準(CNS)A4規格(210 X 297公釐) , ------'...;y--------訂---------線· (請先閱讀背面之注意事項再填寫本頁) A7 43706 ti B7_ 五、發明說明() (請先閱讀背面之注意事項再填寫本頁) 然後,籍由標準的微影製程技術,將PAD層製成圖案, 保持覆蓋一般稱為工作區之放置電晶體的區域,曝露將 形成#被介電質,一般為二氧化矽,填滿之淺溝渠的周 圍表面區,其係用K隔絕個別電晶體之工作區域和周圍 區域。 第2圖圖示圍繞在要形成電晶體之中央工作區的郜分 淺氧化物填充溝渠13。有利地,如第2圖所示,溝渠中 之氧化矽在半導體本體表面上的髙度應匹配PAD層11和 1 2之高度。 經濟部智慧財產局員工消費合作社印製 然後,將保留之PAD層製作圈案,再次使其中央部份 14曝露,降到要形成反轉通道之PAD氧化物層11。此又 對應M0SFET之閛極區。在部分14被曝露出來之後,用受 體離子佈植半導體本體10,而在半導體本體中形成對準 部14之埋入層16。佈植雛子之結果,在退火之後,埋入 層16比半導體本體10的其他部分,有較高的受體離子濃 度。峰值濃度的最佳深度係為源極和汲極區接面深度的 函數。其典型值為在表面10A下30-50rtm,而佈植區之寬 度應該接近或略小於峰值深度的一半,使表面10A的摻 锥湄度不會超過。有利地,在此佈植區中的平均湄度應 介於約1 α17到1 ο19受體/ c m 3之間。此大小的階次至少要 大於在要形成通道之區域中原先存在的階次,其典型 的平均濃度之階次為1016受體/cm3,甚或更高。此摻雜 可以調整和最佳化,其取決於通道長度和期望的元件性 能。原始P A D層暍露的氧化層部分被保存,K保護半導 8 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) A7
4;3 7§6 ί I _B7_ 五、發明說明(7 ) 體本體1 0的表面在佈植期間不會受到傷害,或如前之討 論,可Μ被移除,而由一新的犧牲氧化物層取代。在佈 植之後的退火,因為有横向擴散的關係,會造成該曆稍 稍變寬。 此第一深佈植通常會跟隨著第二淺佈植,其主要係用 Μ調整期望的臨眼電壓,在工作期間,毗鄰表面1 〇 Α之 區域中的摻雜準位將會被反轉,而形成電晶體的通道。 在此區域中摻雜的P型受體愈多,產生反轉所霜之臨限 電壓就愈高。在某些範例中,若半導體本體10中的受體 摻雑準位為了期望的臨限電壓原本就太高,_第二佈植 可以用Jfe體離子。其次之優點為:剝離保留在曝光部分 14中之二氧化矽層11。在清洗後,如第4圖所示,更適 合當作電晶體閘極介電質之氧化矽層17 ,被以任何已 知之型式形成在該區域14曝露的矽表面上。該閛極區17 將適當的對準埋入層16。 在形成閘極介電質層17之後,為了填滿在PAD層12中 之中央開口 14,Μ形成閘極18,在半導體本體10的表面 上,沈積一層適合當作閘極導體使用之材料。 該沈積之曆通常為矽,或為多晶矽或為非晶砂,或為 有摻雜或為本質。在任一情形下,在製程最後,若製造 Ν型通道元件(N-M0SFET),則應為Ν型,若製造Ρ型通 道元件(P-M0SFET),則應為Ρ型。一般而言,完全的填 滿需藉由過度填滿,Κ延伸位在任何保留的PAD層12和 S T I層1 3之上的沈積保證,然後再將其平坦化,一般係 -9- 本紙張尺度適用令國國家標準(CNS)A4規格(2]0 X 297公釐) --4 -----------\ 裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製
43 賊 tM A7 _B7_ 五、發明說明($ ) 利甩化學機械研磨,使P A D和S T I層1 2和1 3的準位分別到 達第5圖所示之結構。閘極導體層18將適當地對準在埋 人佈植區16之上。為了改善閘極的導電率,閘極導體使 用摻雜的多晶矽取代底材,在矽之上,可Μ使用矽化物 ,如矽化鎢當作頂部。 蝕刻掉該保留的P AD層部分1 1和1 2 ,然後在閘極導體1 8 之側壁上,彤成側壁介電質間隔體20Α和20Β,其典型為 氧化砂。在適當的地方可Μ期望保留一部分的氧化物PAD 層,Μ保護矽表面,直到雛子佈植之後。但是,仍然期 望將位在下面之矽本體描述成有效曝露。接著使用具有 介電質側壁間隔體20Α和20Β之閘極18和STI部分13當作遮 罩,藉由典型的離子佈植,以傅統的型式形成自行對準 的源極和汲極21和22。製造之源極21和汲極22的深度通 常小於埋入層16,但是會適當的與其對準,雖然在某呰 範例中,它們可能做的較深。事實上,在平常的後佈植 退火期間,因為會發生横向擴散,所以可能會有少許的 重叠。 苕期望如此,則一個或更多的源極,汲極和閘極接點 ,可以由琨在稱為salicide(自行對準的聚化物)接點形 成,其係K平常用於此種接點之方式形成。 如第6圖所示之結果,n +型源極21和n +型汲極22適當 的對準在較早的P型佈植深區域16之相對側,但是較其為 淺,雖然前面已說明過,在某些特殊的範圍中,其可Μ 有利於製造比埋入層1 6深之源極2 1和汲極2 2。 -1 0- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ·' / -------.------ -裝--------訂-------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 43706 1 A7 _B7__ 五、發明說明(9 ) 之後,在晶圓之上沈積一介電質帽層,通常為氧化矽 或氤化矽(未圖示),偽預備在通常包含用其相互連接積 體電路,如記億體,之各種不同的導電和絶緣層表面上 形成。 在操作期間,當電晶體偏壓在”導通"時,會在源極2 1 和汲極22之間形成一通道區(未圖示)。此通道區應較佈 植區16淺》 區1 6之長度傺由整個形成區1 6之開口 1 4的長度決定。 開口 14的側壁也有效地決定源極21和汲極22側壁之位置 。因此區1 6有接觸源極2 1和汲極2 2的侧壁,且基本上對 準通道區。因此基本上,區16及源極21和汲極22都自行 對準。 如第2圖所示,取圍繞工作區之淺溝渠氧化矽的較佳 優點,修正上逑之製程。在此修正中,將遮罩33放置在 半導體本體10之上表面10A之上,且將其製成第7 _之 上視圖所示的圖案,其中網點區31表示遮罩33中的開口 。網點區3 1包含對應電晶髏閘極區之方塊區3 5 ,及還有 對應由STI區33圍繞之工作區的水平矩形厘37之中央區。 在此之後,首先,通常會在STI區33之閘極區35和氣 化矽之上,選擇性反應離子蝕刻(K I E )氮化矽溝渠。此 種蝕刻要計時,只能移除一部分的氮化矽墊層,且在S T I 曝露的區域中形成一淺圖案。其次,只有氮化矽之UIE, 選擇移除位在閘極區35上之氮化矽PAS層的其餘部分,在 曝露的STI中,保留相同的淺圔案。 -1 1 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 χ 297公釐) ---_----:------ 、裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 431❹6 1 A7 _B7 五、發明說明() 其次,若有需要,則跟隨著形成埋入層16,如第3圖 所示,和設定電晶體臨限電壓V τ之佈植步驟。仍然保留 在閘極區之上的氧化砂,也可用更適當當作閘極介電質 之較乾淨的氧化砂取代。規在在表面上沈積一曆導體, 通常為摻雜的多晶矽。該層將不僅填滿藉由移除PAD氮 化矽所彤成的閘極區凹槽,也填滿藉由第一次的RIS蝕 刻而形成在STI中的淺凹權,如圖案31所示。此會立即 在表面上形成一連續的導電曆,其璉接所有包含在第7 圖中只圖示兩個圖案31之閘極區。在DRAM中,瑄些係記 憶體陣列之閘極區整個的列/行。 在沈積閘極導體之後,藉由CMP,將其平坦化到位在非 閘極區部分之工作區上之STI氧化物和雙PAD曆的準位。 現在像以前一樣,移除保留在閘極區相對側上之雙PAD 層區域,如第一實施例所述,預備施體雛子彤成源極和 汲極區。其餘的製程和第一實胞例相同。 如本製程之可能變動,在STI形成之後,如第2圖所 示,在其上表面之上,可Μ沈積一硬遮罩。然後,再如 第7圖所示,形成對應期望閘極導體之画案31,其後將 硬遮罩製作成對應型式之圖案。接著實行RIE, Κ得到 降至區域3 1中之矽表面,之後再移除光阻。如前所述, 接著宵行離子佈植,Μ形成埋入區16,且設定電晶體的 臨限電壓。然後,如前所述,可Μ随意形成一新的閛極 氣化物,Μ取代在閘極區中之PAD氧化物。 接著可Μ在表面上沈積閘極導體,Μ過填滿在硬遮罩 -12" 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) • / —-----------.裝--------訂---------線' (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4^Μ6 1 A7 _B7__ 五、發明說明() 中之製作圖蓀區,之後將其平坦化到該硬遮罩之準位, 所Μ才有第7圖所示之圖案31。然後就可移除保留的硬 遮罩。 如一種可能的_行,其可以使用相對S Τ I被選擇性蝕 刻之摻雜的多晶矽或摻雜的玻璃•當作硬遮罩,所以STI R受到用以移除硬遮罩之鈾刻輕微的影響。 本發明特別說明的筲施例僅僅只是圖示說明一般性的 原JJ。各種不同的修正例應該並未脫離本發明之精神和 範圍。例如,其他的介電質材料應該可Κ用Μ填滿淺溝 渠,或用以治成起初的雙層,其中係首先製成圖案Μ定義電 晶體之工作區,和再製成圖案以定義電晶體通道區之層 。當然,本發明應該可Μ藉由反轉各區之導電性型式, 相類似地應用到Ρ通道絕緣閘極場效應電晶體。 符號之說明 10.... 半 導 體 本 體 10A… •上 表 面 11.... •氧 化 矽 12.... .氮 化 矽 13 .... .氧 化 物 填 充溝渠 14.... .中 央 部 分 16 .... .埋 入 層 17 .... .閛 極 區 18.... .閘 極 2 0 A , 2 Ο Β ..介電質側壁間隔體 -13" 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) 1 -'、裝---------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 43 70 6 1 A7 _B7_ 五、發明說明(a ) 2 1.....源極 22.....汲極 31.....網點區 33.....遮罩 35.....方瑰區 37.....水平距形區 (請先閱讀背面之注音心事項再填寫本頁)
裝---I 訂---------Μ 經濟部智慧財產局員工消費合作社印製 -14- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
Claims (1)
- 43 70 6 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 1 1 I 1 . ~1 種 絕 緣 閘 極 場 效 rrto 應 電 晶 體 » 其 包 括 第 導 電 型 半 導 1 1 1 ano m 本 -MtHt 體 > 和 相 對 導 電 型 之 第 一 和 第 二 區 9 各區在半導 1 I 體 本 BBB W. 的 表 面 都 具 有 一 部 分 且 由 部 分 的 半 導 體 本 請 先 1 1 m 1 髑 分 隔 » 在 其 中 當 電 晶 體 在 操 作 時 , 可 以 選 擇 性 形 讀 背 1 1 成 通 道 該 電 晶 體 包 含 面 之 1 注 1 一 位 祐 介 於 第 一 和 第 二 區 之 間 的 半 導 體 本 Alto 腊 表 面 上 意 事 1 見 適 合 當 作 閛 極 介 電 質 之 介 電 質 層 項 再 1 I .1 . 一 位 茌 該 介 電 質 層 之 上 * 用 當 作 閛 極 之 閘 極 導 體 爲 本 -____ 頁 1 ? 及 1 一 第 一 導 電 型 式 之 埋 入 區 • 其 雜 質 濃 度 髙 於 半 導 體 1 | 本 體 其 大 致 上 會 位 在 第 一 和 m 二 區 之 間 > 且 取 代 半 I I 導 體 本 體 的 表 面 * 該 埋 入 層 會 與 閘 極 導 體 對 準 〇 1 訂 2 .如 申 請 專 利 範 l-JJl 圍 第 1 項 之 絕 緣 閘 極 場 效 應 電 晶 體 其 1 I 中 該 埋 人 區 比 第 一 和 第 二 空 間 區 的 各 區 更 深 延 伸 進 入 1 r 半 導 wtm 體 本 MB 體 〇 1 [ 3 .如 請 專 利 範 園 第 2 項 之 絕 緣 閘 極 場 效 應 電 晶 腊 ί 其 i 坡 中 源 極 和 汲 極 電 槿 被 提 供 到 該 第 . 和 第 二 空 間 區 9 且 通 道 比 埋 入 區 淺 〇 [ 1 4 ·如 申 請 專 利 範 圍 第 1 項 之 絕 緣 閘 極 場 效 應 電 晶 體 * 其 1 I 中 該 電 晶 體 係 m 成 在 半 導 體 本 體 的 工 作 區 之 中 » 而 該 1 1 X 作 區 則 被 一 氧 化 矽 之 m 緣 區 圍 繞 〇 I 5 .如 申 請 專 利 範 圍 第 4 項 之 絕 緣 閛 極 場 妷 應 電 晶 體 » 其 1 中 閘 極 導 體 係 位 在 部 分 園 繚 的 絕 緣 區 之 上 0 1 1 6 , — 種 半 導 體 本 II 其 包 含 申 請 專 利 第 1 項 之 許 多 場 效 應 1 | 15 1 1 ! 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) vV 43 7 Ο β ϊ 韶 ^ C8 D8 申請專利範園 經濟部智慧財產局員工消費合作社印製 電晶體的,其中電晶體之閛槿都是要相互連接的,而 且藉由被氧化矽填滿之圍繞溝渠,電性彼此栢互絕緣 ,及其中連續的導電曆位在本體之上,且相互連接許 多電晶體的閘極。 7. —種在具有表面曆之一導電性型式的半導體本體中, 彤成場效應電晶體之方法,其步驟包含: / 在半導體本體之表面曆上,形成一包含一相對下層 之氧化矽薄層和一拒對上層之氧化矽厚餍的雙層; 將該雙層製作圖案,Μ保留位在已被移除之t區域 間的雙曆中間區; 圃繞每一個已被移除之雙層的該區域,形 S緣 溝渠; 用一介電質材料填滿該溝渠,而在半導體i :表面 上之高度同於在該中間區中之雙層的高度; 在雙曆之區域中,形成一凹槽t基本上,其長度匹 配場效應電晶體期望之通道的長度; 對準在雙層中該最後敘述之凹槽,用某一導電性型 式特徵之摻雜雛子照射半導體本體,而形成一雜質濃 度大於半導體本體之某一導電性型式的佈植埋人區; 在該凹槽上,形成一適合當作閘極介電質之層; 用導電多晶矽填滿在該閘極介電質層上之凹槽到達 絕緣溝渠和雙層之準位; 至少移除大部分保留在介於導電多晶矽和絕緣溝渠 之間的區域中之雙層,Μ有效曝露半導體本體的表面(請先閱讀背面之注意事項再填寫本頁) 、1Τ "* -16 本紙張尺度適用中國國家揉準(CNS ) Α4規格(210Χ29·7公釐) τ1 as C8 D8 六、申請專利範圍 層;及 用導電性型式之特徵相對於該某一導電性型之摻雜 離子,摻雜半導體本體曝露的表面曆之區域,用κ形 成電晶體的源極和汲極區,該源極和汲極匾會在佈植 的埋人區之相對側。 8.如申請專利範圍第7項之方法,其中在表面上,填充 該溝渠之高度同於雙層包含過填充溝渠,Μ薄蓋雙層 ,然後再藉由化學機械研磨技術平坦化此填充物,而 達到使用雙層當作蝕刻停止層之期望高度。 9 .如申請專利範圍第8項之方法,其中該填充物係氧化 矽。 10. 如申請專利範圔第8項之方法,其中填充雙層中之開 口到絕緣溝渠導電多晶矽之準位包含過填充該開口, Μ覆蓋保留的雙層,然後使用雙曆當作触刻停止層, 用化學機械研磨技術平坦化此最終的表面。 11. 一種包含許多其閘極藉由共閘搔導體相互連接之電晶 體的半導體龙體形成方法,其步驟包含: 在半導體本體的表面上,彤成一包含氧化矽下曆和 氮化矽上曆之雙曆; 將雙層製作圖案,曝露要形成溝渠之區域,其係為 了絕緣在半導體本體中之電晶體,而保留要形成電晶 體之未製作圖案的工作區; 用氣化砂填充該曝露區,而到保留在半導體本體上 之雙層的準位,用以形成一絕緣溝渠; -1 7- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂 後 經濟部智慧財產局員工消費合作社印製 ABCD 437061 六、申請專利範圍 在半導體本體上提供一遮罩層,且將其製成圖案, 曝露要形成閘極導體之區域,其係各自為了相互連接 許多該電晶體之閛極; 鈾刻,以便形成凹槽在絕緣溝渠中,和在對應該上 述遮罩層中之圖案的期望閘極區中; 用摻雜離子照射半導體本體,而在半導體本體期望 的閘極區之下,形成一埋入曆,且設定電晶體的臨限 電懕; 在半導體本體上,沈積一層適合當作閘極導體使用 之材料,然後將在此之前所沈積的該層平坦化到絕緣 溝渠的维位,而保留雙PAD層; 移除保留的雙PAD層,用Μ曝露要形成電晶體之源極 和汲極的區域;及 將雛子佈植進人到半導體本體,Μ形成電晶體的源 極和汲極區。 (請先閱讀背面之注意事項再填寫本頁) 、1Τ. 線. 經濟部智慧財產局員工消費合作社印製 -18- 本紙張尺度逋用中國國家標準(CNS ) Α4規^· ( 210Χ297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/418,181 US6297530B1 (en) | 1998-12-28 | 1998-12-28 | Self aligned channel implantation |
Publications (1)
Publication Number | Publication Date |
---|---|
TW437061B true TW437061B (en) | 2001-05-28 |
Family
ID=23657049
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW088123002A TW437061B (en) | 1998-12-28 | 2000-03-02 | Self aligned channel implantation |
Country Status (6)
Country | Link |
---|---|
US (2) | US6297530B1 (zh) |
EP (1) | EP1024537A3 (zh) |
JP (1) | JP2000196069A (zh) |
KR (1) | KR20000048450A (zh) |
CN (1) | CN1156013C (zh) |
TW (1) | TW437061B (zh) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6278165B1 (en) * | 1998-06-29 | 2001-08-21 | Kabushiki Kaisha Toshiba | MIS transistor having a large driving current and method for producing the same |
US6362082B1 (en) * | 1999-06-28 | 2002-03-26 | Intel Corporation | Methodology for control of short channel effects in MOS transistors |
KR100331861B1 (en) * | 2000-07-21 | 2002-04-09 | Hynix Semiconductor Inc | Method for fabricating gate electrode of semiconductor device |
KR100467527B1 (ko) * | 2001-06-21 | 2005-01-24 | 재단법인서울대학교산학협력재단 | 이중 게이트 mosfet 및 그 제조방법 |
US6569738B2 (en) * | 2001-07-03 | 2003-05-27 | Siliconix, Inc. | Process for manufacturing trench gated MOSFET having drain/drift region |
US6597043B1 (en) | 2001-11-13 | 2003-07-22 | National Semiconductor Corporation | Narrow high performance MOSFET device design |
KR100467020B1 (ko) * | 2002-07-26 | 2005-01-24 | 삼성전자주식회사 | 자기 정렬된 접합영역 콘택홀을 갖는 반도체 장치 및 그제조 방법 |
JP2006135099A (ja) | 2004-11-05 | 2006-05-25 | Toshiba Corp | 半導体装置およびその製造方法 |
JP5386788B2 (ja) * | 2007-03-27 | 2014-01-15 | セイコーエプソン株式会社 | 電気光学装置の製造方法 |
US7846800B2 (en) * | 2008-03-06 | 2010-12-07 | Chartered Semiconductor Manufacturing, Ltd. | Avoiding plasma charging in integrated circuits |
US8125037B2 (en) * | 2008-08-12 | 2012-02-28 | International Business Machines Corporation | Field effect transistor with channel region edge and center portions having different band structures for suppressed corner leakage |
CN101916762B (zh) * | 2010-07-23 | 2015-05-20 | 上海华虹宏力半导体制造有限公司 | 互补金属氧化物半导体场效应晶体管结构 |
US9054133B2 (en) | 2011-09-21 | 2015-06-09 | Globalfoundries Singapore Pte. Ltd. | High voltage trench transistor |
US8492226B2 (en) * | 2011-09-21 | 2013-07-23 | Globalfoundries Singapore Pte. Ltd. | Trench transistor |
CN102723358B (zh) * | 2012-05-30 | 2015-01-07 | 苏州能讯高能半导体有限公司 | 绝缘栅场效应晶体管及其制造方法 |
US9018048B2 (en) * | 2012-09-27 | 2015-04-28 | Stmicroelectronics S.R.L. | Process for manufactuirng super-barrier rectifiers |
CN103745999B (zh) * | 2013-12-31 | 2016-08-17 | 上海新傲科技股份有限公司 | 带有绝缘埋层的沟槽栅功率场效应晶体管 |
CN110491944B (zh) * | 2019-08-05 | 2023-08-11 | 上海华力集成电路制造有限公司 | P型mosfet及其制造方法 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5378650A (en) * | 1990-10-12 | 1995-01-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a manufacturing method thereof |
US6064077A (en) * | 1991-08-30 | 2000-05-16 | Stmicroelectronics, Inc. | Integrated circuit transistor |
US5786620A (en) * | 1992-01-28 | 1998-07-28 | Thunderbird Technologies, Inc. | Fermi-threshold field effect transistors including source/drain pocket implants and methods of fabricating same |
US5571738A (en) * | 1992-09-21 | 1996-11-05 | Advanced Micro Devices, Inc. | Method of making poly LDD self-aligned channel transistors |
US5489543A (en) * | 1994-12-01 | 1996-02-06 | United Microelectronics Corp. | Method of forming a MOS device having a localized anti-punchthrough region |
US5472897A (en) * | 1995-01-10 | 1995-12-05 | United Microelectronics Corp. | Method for fabricating MOS device with reduced anti-punchthrough region |
US5605855A (en) * | 1995-02-28 | 1997-02-25 | Motorola Inc. | Process for fabricating a graded-channel MOS device |
JP3714995B2 (ja) * | 1995-07-05 | 2005-11-09 | シャープ株式会社 | 半導体装置 |
EP0772242B1 (en) * | 1995-10-30 | 2006-04-05 | STMicroelectronics S.r.l. | Single feature size MOS technology power device |
US5614430A (en) * | 1996-03-11 | 1997-03-25 | Taiwan Semiconductor Manufacturing Company Ltd. | Anti-punchthrough ion implantation for sub-half micron channel length MOSFET devices |
JPH1050992A (ja) * | 1996-08-01 | 1998-02-20 | Toshiba Corp | 半導体装置及びその製造方法及びその半導体装置を利用したメモリセル |
JPH10135349A (ja) * | 1996-10-25 | 1998-05-22 | Ricoh Co Ltd | Cmos型半導体装置及びその製造方法 |
US5859457A (en) * | 1997-04-24 | 1999-01-12 | Texas Instruments Incorporated | High-voltage isolated high output impedance NMOS |
US6025635A (en) * | 1997-07-09 | 2000-02-15 | Advanced Micro Devices, Inc. | Short channel transistor having resistive gate extensions |
US6118163A (en) * | 1998-02-04 | 2000-09-12 | Advanced Micro Devices, Inc. | Transistor with integrated poly/metal gate electrode |
CN1219328C (zh) * | 1998-02-19 | 2005-09-14 | 国际商业机器公司 | 具有改善了注入剂的场效应晶体管及其制造方法 |
-
1998
- 1998-12-28 US US09/418,181 patent/US6297530B1/en not_active Expired - Fee Related
-
1999
- 1999-12-23 EP EP99125722A patent/EP1024537A3/en not_active Withdrawn
- 1999-12-27 JP JP11368996A patent/JP2000196069A/ja not_active Withdrawn
- 1999-12-28 CN CNB991278992A patent/CN1156013C/zh not_active Expired - Fee Related
- 1999-12-28 KR KR1019990063467A patent/KR20000048450A/ko not_active Application Discontinuation
-
2000
- 2000-03-02 TW TW088123002A patent/TW437061B/zh not_active IP Right Cessation
- 2000-06-06 US US09/588,244 patent/US6329271B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR20000048450A (ko) | 2000-07-25 |
JP2000196069A (ja) | 2000-07-14 |
US6329271B1 (en) | 2001-12-11 |
US6297530B1 (en) | 2001-10-02 |
EP1024537A2 (en) | 2000-08-02 |
EP1024537A3 (en) | 2003-06-25 |
CN1156013C (zh) | 2004-06-30 |
CN1264158A (zh) | 2000-08-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7399679B2 (en) | Narrow width effect improvement with photoresist plug process and STI corner ion implantation | |
TW437061B (en) | Self aligned channel implantation | |
US7071515B2 (en) | Narrow width effect improvement with photoresist plug process and STI corner ion implantation | |
EP1240664B1 (en) | Array of nonvolatile memory cells and manufacturing method thereof | |
US8368139B2 (en) | Semiconductor device comprising transistor structures and methods for forming same | |
US6110787A (en) | Method for fabricating a MOS device | |
US8187940B2 (en) | Method for fabricating semiconductor device | |
KR100282452B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
US7701002B2 (en) | Semiconductor device having buried gate electrode and method of fabricating the same | |
US6998682B2 (en) | Method of forming a partially depleted silicon on insulator (PDSOI) transistor with a pad lock body extension | |
US20060113590A1 (en) | Method of forming a recess structure, recessed channel type transistor and method of manufacturing the recessed channel type transistor | |
US20030040154A1 (en) | Novel DRAM access transistor | |
US7250342B2 (en) | Method of fabricating a MOSFET having a recessed channel | |
JPH08111530A (ja) | Soi形電界効果トランジスタ | |
JP2009105195A (ja) | 半導体装置の構造および製造方法 | |
US20220335984A1 (en) | Semiconductor device structure | |
JP2008263162A (ja) | 半導体素子及びその製造方法 | |
KR100668511B1 (ko) | 핀 트랜지스터 및 그 제조 방법 | |
JP2003506897A (ja) | ダブルダマシンプロセスを用いて細い構造物を形成するための方法 | |
KR100944356B1 (ko) | 반도체 소자 및 그 제조 방법 | |
US7279741B2 (en) | Semiconductor device with increased effective channel length and method of manufacturing the same | |
US20240153540A1 (en) | Semiconductor device structure | |
KR100506455B1 (ko) | 반도체소자의 형성방법 | |
KR100620442B1 (ko) | 반도체 장치의 제조 방법 | |
KR20030059391A (ko) | 반도체 소자의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |