CN1156013C - 自对准沟道注入 - Google Patents

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Abstract

在容纳晶体管的半导体主体内，短沟道绝缘栅场效应晶体管具有导电类型与主体相同、但具有更高杂质浓度的掩埋层。掩埋层位于沟道区下面并且实际上只延伸在晶体管的源极和漏极区之间的距离。形成该器件的工艺在栅极下面的区域中提供高浓度，以抑制横向耗尽区扩张，而同时保持垂直方向上的渐变结。

Description

自对准沟道注入
技术领域
本发明涉及半导体器件，特别地，涉及短沟道效应呈现理想下降的场效应晶体管的制备方法。
背景技术
众所周知，因为对于更快的切换速度和更低的电流要求而按比例减小场效应晶体管的尺寸，这就产生短沟道效应。为提高速度，缩短场效应晶体管的源极和漏极之间的沟道长度。由于缩短沟道，工作时存在在小于所要求的电压时源极和漏极之间会发生击穿的趋向。该短沟道效应一般归咎于工作期间源极和漏极的耗尽区扩散到沟道。当耗尽区相遇或从漏极/源极之一延伸到源极/漏极时，发生击穿。
已试验各种技术来减小该效应。一种技术，称为光环结技术，包含在除半导体主体表面附近的漏极和源极部分之外的漏极和源极部分周围形成与半导体主体导电类型相同、但更高导电率的高掺杂区，当给晶体管加偏压时在半导体主体的表面形成沟道。这导致不利地增加结电容和漏极泄电流的大陡度p-n结。
另一技术使用在将形成晶体管的半导体主体区域的第一掩蔽注入以形成与半导体主体导电类型相同的、但更高杂质浓度的掩埋区。这形成所谓的反向型陷阱。然后进行同一导电类型杂质的第二掩蔽注入以便在和接近半导体主体表面改变导电性，从而控制阈值电压。然后，形成栅极介质层之后紧接着形成栅极。然后使用栅极作为掩模，注入对准栅极形成的源极和漏极。所得到的结构不利地增加结电容和漏泄电流。
另一解决短沟道问题的已知方法包括，首先注入在更形成反型沟道的芯片表面以提高在表面的掺杂，即经常用于控制器件的阈值电压的步骤。接着更深地注入顶表面，以便形成延长活动区长度的连续层，活动区与源极和漏极导电类型相同并位于源极和漏极下面以限制耗尽区的扩展。
然而，在这种器件中，也不理想地增加结电容和漏泄电流。
本发明试图改进这两种技术。
发明内容
本发明的解决问题的方法是，以自对准栅极和沟道的方式通过形成掩埋层来引入与源极和漏极导电类型相反的高掺杂掩埋层，高掺杂掩埋层只沿沟道宽度在沟道下面延伸。特别地，在示范性的例子中，本发明的新颖工艺包括以下步骤。首先，照例在半导体主体顶表面上形成底层PAD二氧化硅和上覆PAD氮化硅层。
这里，通常给半导体主体注入受主离子以形成在此将形成N-MOSFETs的P-陷阱，并且注入施主离子以形成在此将形成P-MOSFETs的N-陷阱。该步骤不必要作进一步描述而被省略。然后对这些层构图以暴露半导体主体的区域表面，在该区域处形成氧化硅浅沟槽、即浅沟槽隔离(STI)特性，然后用适当介质填充，优选为二氧化硅。有利的是，使淀积的氧化硅层在表面之上的高度与PAD氮化物层相同。这可通过过量填充浅沟槽，然后利用PAD氮化物作为蚀刻停止层通过化学机械抛光(CMP)使该表面整平而容易实现。
接着，在将形成栅极区的地方去除仍覆盖活动区的PAD氮化物层，形成凹槽，但留下PAD氧化物层。留下该PAD氧化物层以在随后的表面注入期间保护芯片表面。另一方面，也可完全蚀刻掉该PAD氧化物层并被新的热生长氧化物层所替代，该热生长氧化物层通常描述为牺牲氧化物层，用于保护离子注入期间的栅极区表面。通过离子注入形成重掺杂掩埋层并与确定未来栅极区的凹槽对准，重掺杂掩埋层的导电类型与半导体主体相同而与今后在主体中将形成的漏极和源极区相反。
在源极和漏极之间的包括将要转变以形成沟道的层的主体区域通常称为基区并且其导电类型与源极和漏极区的相反。形成MOSFET的工艺一般包括基区的浅离子注入，以便设定晶体管的阈值电压VT。设定阈值电压的注入离子类型一般取决于提供所希望的阈值电压所需的掺杂改性。完成注入之后，可剥离留在中间区的PAD氧化物，仍在注入区的任一侧留下PAD双层。
在淀积适于充当栅电极的多晶硅以便过量填充PAD层之间的暴露凹槽区之后，在这些PAD层之间的暴露凹槽区上形成适当的栅极氧化物。该栅电极与较早注入形成的重掺杂掩埋层很好地对准。该初始栅电极一般被另一导电层如硅化钨所覆盖以形成栅极叠层。然后平面化该栅极叠层至PAD氮化物层和STI层的水平。在一般为氧化硅的绝缘衬垫形成在栅极叠层的侧壁上之后，剥离剩余的PAD氮化物和底层PAD氧化物层。利用STI多晶硅层和栅极叠层作为掩模，通过离子注入形成源极和漏极区。这将与位于每个栅极叠层下面的更深的注入层自对准，从而达到所寻找的理想结构。
在另一实施例中，在已确定活动区并且被正如第一实施例中提供STI的氧化硅所包围之后，半导体主体的表面被掩蔽材料层覆盖并构图以暴露表面区，在该表面区将形成延长的栅极导体，栅极导体层叠在表面上并在共同的行或列中互连所有晶体管的栅极。之后分两步蚀刻包括活动区和该图形将要由此经过的暴露的STI区的区域，第一步以氧化物-氮化物选择性地蚀刻以在STI和未来栅极区构图，然后以氮化物选择性地蚀刻以停止在栅极区上的氧化物层。然后，进行注入之后在栅极区下面形成掩埋层并没定阈值电压。接着，在表面上淀积栅极导体层，用于填充各个栅极区和以上述两步蚀刻法形成在包围STI中的图形，这将下面更充分描述。
本发明的两个实施例均提供与沟道良好对准的高导电的掩埋层，从而有助于抑制横向耗尽扩展。此外，掩埋层形成具有低结电容和小结漏电的源极和漏极区的陡坡p-n结，这些因素将减轻短沟道效应。
附图说明
结合附图，通过以下详细描述将更好理解本发明。
图1-图6表示按照本发明处理半导体主体(衬底)以便在其中形成绝缘栅极场效应晶体管的一个示意性工艺中在各种阶段时的半导体主体(基底)的部分横截面；和
图7是表示按照本发明的另一工艺处理半导体主体，半导体主体的顶表面上栅极导体的图形顶视图，在共同列中互连一对栅极。
应注意到附图不是尺寸大小。
具体实施方式
参考附图，图1表示按照本发明的半导体主体(基底)10的一部分，在半导体主体上形成具有减轻短沟道效应的改善结构的绝缘栅场效应晶体管。在该示意实施例中半导体主体10是p-型导电硅并且在单晶硅主体中一般是p-型陷阱，在单晶硅主体中形成n-沟道绝缘极场效应晶体管。在主体10的顶表面10A上提供氧化硅层11和氮化硅层12以便形成已称为PAD层的双层。通常该晶体管是类似于半导体主体中形成的晶体管中的许多种之一。
然后通过标准光刻技术，对PAD层构图以便保持覆盖一般称为活动区的区域，晶体管位于该活动区，并且暴露包围的表面区，在表面区形成被介质一般为二氧化硅填充的浅沟槽，其作用是将各个晶体管的活动区与周围区隔离。
图2表示包围中心活动区的部分浅氧化物填充沟槽13，晶体管将形成在中心活动区。有利的是，沟槽中的氧化硅的半导体主体表面13上的高度与PAD层11和12的高度相匹配，如图2所示。
然后再次对剩余的PAD层构图，暴露其中心部分14直到PAD氧化物层11，这里将形成反型沟道。这也对应MOSFET的栅极区。在暴露该部分14之后，用受主离子注入半导体主体10以便在半导体主体中形成掩埋层16，掩埋层16与部分14对准。注入离子的结果，退火后，掩埋层16的受主离子浓度比半导体主体10的其余部分要高。峰浓度的最佳深度是源极和漏极区的结深度的函数。一般是在表面10A下面的30-50nm，而注入区的宽度接近或略小于峰深度的一半，从而掺杂浓度在表面10A上不过量。有利的是，在该注入区的平均浓度应在约1017-1019受主/cm3之间。至少比将形成沟道的区中初始存在的数量级要大，平均浓度一般是约1016受主/cm3，但可高一些。调节该掺杂并最优取决于沟道长度和所希望的器件性能。保留初始PAD层中暴露的氧化物层部分以避免半导体主体表面在注入期间损伤，或如上所述去除并用新的牺牲氧化物层代替。注入之后进行退火，由于横向扩展导致该层略微变宽。
该第一深注入之后一般进行第二浅注入，主要起调节所希望的阈值电压、与表面10A相邻的区上的掺杂水平的作用，操作期间该表面10A将转化形成晶体管的沟道。该区的p-型受主掺杂越高，产生反型所需阈值电压越高。在某些情况下，如果半导体主体10中的受主掺杂水平原来对于所希望的阈值电压很高，则第二掺杂可以是施主离子。其次，有利的是，剥离掉暴露部分14的剩余二氧化硅层11。清洁之后，更适合充当晶体管的栅极介质的二氧化硅层17以任何公知方式形成在区14的暴露硅表面上，如图4所示。栅极区17与掩埋层16很好对准。
形成栅极介质17之后，在半导体主体10的表面上淀积适合用作栅极导体的材料层，用于填充PAD层12的中心开口14，从而形成栅极18。
该层一般是淀积的硅，多晶硅或非晶态硅，掺杂或本征硅。在每种情况下，在工艺的最后，如果制备N-型沟道器件(N-MOSFET)有利的是N-型，而制备P-型沟道器件(P-MOSFET)有利是P-型。通常，通过过量填充以扩大在任何剩余的PAD层12和STI层13上的淀积来保证满意充填，然后通常利用化学机械抛光使之平面化，分别达到PAD和STI层12和13的水平，以实现如图5所示的结构。栅极导体层18很好对准在掩埋注入区16上。为改善栅极的导电率，代替把掺杂多晶硅单独用于栅极导体，可使用如硅化钨的硅化物作为硅上的顶部。
蚀刻掉剩余的PAD层部分11和12，然后在栅极导体18的侧壁上形成一般是氮化硅的侧壁介质衬垫20A、20B。希望在适当位置留下部分氧化物PAD层以便保护硅表面直至离子注入之后。然而，希望仍将底层硅主体描述成有效暴露的。然后使用具有介质侧壁衬垫20A和20B的栅极和STI部分13充当掩模，通过离子注入以传统方式形成自对准源极和漏极区21和22。源极21和漏极22一般比掩埋层16要浅但与之良好对准，尽管在一些情况下可以深一些。实际上，由于通常注入后的退火期间发生的横向扩散可能有一些轻微重叠。
如需要的话，一个或多个源极、漏极和栅极接点的形式可以描述成以通常方式形成用于该接点的salicide(自对准polycide)接点。
结果如图6所示，n+型源极21和n+型漏极22良好对准在较早的p-型注入深区16的相对侧上，但n+型源极21和n+型漏极22比它要浅，虽然以前已描述过，在某些特殊情况下，有利的是使源极21和漏极22比掩埋层16更深。
之后，在表面上形成用于与集成电路如存储器互连经常所包括的各种导电和绝缘层之前，在晶片上淀积一般为氧化硅或氮化硅的顶盖介质层(未示出)。
在操作期间，当晶体管偏置“on”时，沟道区(未示出)形成在源极21和漏极22之间。有利的是沟道区应比注入区16要浅。
区16的长度通过开口14的长度而确定，经开口14形成区16。开口14的侧壁也有效确定源极21和漏极22的侧壁位置。因此，区16接触源极21和漏极22的侧壁并且基本上与沟道区对准。因此，基本上区16和源极21以及漏极22全部自对准。
对刚描述的工艺进行改型以更好利用在图2所示位置处包围活动区的浅沟槽氧化硅。在该改型中，掩模33位于半导体主体10的顶表面10A上并形成如图7俯视图所示图形，其中点刻(stippled)区31代表掩模33中的开口。点刻区31包括对应晶体管的栅极区的正方形区35并也是对应活动区的水平长方形区37的中心区，活动区被STI区33包围
然后又进行第一蚀刻一般为反应离子蚀刻(RIE)，它是选择蚀刻栅极区35上的氮化硅底层和STI区33的二氧化硅。该蚀刻定时以便只去除部分氮化硅底层并在STI的暴露区中形成浅图形。接着进行RIE，它只选择氮化硅以去除在栅极区35上的其余氮化硅PAD层，留下在暴露STI中的相同浅图形。
如需要的话，接着，进行注入步骤之后形成掩埋层16，如图3所示，并设定晶体管的阈值电压VT。仍留在栅极区上的氧化硅也可用更适合用作栅极介质的更清洁氧化硅层来代替。在表面上淀积一般为掺杂多晶硅的导体层。该层不仅填充由去除PAD氮化硅形成的栅极区凹槽还填充由第一定时RIE蚀刻在STI中形成的浅凹槽，如图形31所示。这在表面上形成连续导电层，与图形31内包括的所有栅极区相连接，在图7中只示出图形31的两个。在DRAM中，将是存储器阵列的栅极区的全部行/列。
淀积栅极导体之后，通过CMP使之平面化到活动区上STI氧化物和双PAD层的水平，活动区不是栅极区的一部分。如第一实施例所述，在施主离子形成源极和漏极区之前，正如前面一样去除栅极区相对侧上的剩余双PAD层区。该工艺的余下部分同第一实施例一样。
作为该过程的可能变化，形成STI之后，如图2所示，在其顶表面上淀积硬掩模。然后淀积光刻胶层并曝光以形成对应栅极导体所需的图形31，如图7所示，接着以相应方式对硬掩模构图。进行RIE抵达区31中的硅表面，之后去除光刻胶层。如上一样进行离子注入以形成掩埋层16并设定晶体管的阈值电压。然后，如上一样优选形成新栅极氧化物来代替栅极区的PAD氧化物。
在表面上淀积栅极导体以过量填充硬掩模的构图区，之后使之平面化到硬掩模的水平，从而具有图7所示的图形31。接着可去除剩余的硬掩模。
至于可能的注入，一种可使用对于STI可选择性蚀刻的掺杂多晶硅或掺杂玻璃充当硬掩模，从而用于去除硬掩模的蚀刻对STI影响极小。
应当理解所述特定事实仅示意性地说明本发明的一般原理。在不脱离本发明的精神和范围内可进行各种改型。例如，其它介质材料可用于填充浅沟槽或用于形成初始双层，对初始双层首先构图以便确定晶体管的活动区并且对该层构图以确定晶体管的沟道区。当然，通过倒换各个区的导电类型本发明可类似应用于p-沟道绝缘栅场效应晶体管。

Claims (11)

1.一种绝缘栅场效应晶体管，包括第一导电类型的半导体主体和相反导电类型的第一以及第二区，各区均具有在所述半导体主体的表面处的部分并且被所述半导体主体的一部分隔开，在所述晶体管工作期间在所述半导体主体的该部分中选择性地形成沟道，所述晶体管包括：
一个介质层，重叠在所述第一和第二区之间的所述半导体主体的表面处并适用于充当栅极介质；
一个栅极导体，重叠在所述介质层上并用于充当栅极；以及
一个第一导电类型的掩埋区，其杂质浓度比所述半导体主体的要高并且基本上位于所述第一和第二区之间并偏离于所述半导体主体的表面，所述掩埋层与所述栅极导体对准。
2.根据权利要求1所述的绝缘栅晶体管，其特征在于，所述掩埋区比所述隔开的第一和第二区的每一个更深地延伸到所述半导体主体中。
3.根据权利要求2所述的绝缘栅晶体管，其特征在于，将所述源极和漏极提供给所述隔开的第一和第二区并且所述沟道比所述掩埋区要浅。
4.根据权利要求1所述的绝缘栅场效应晶体管，其特征在于，所述晶体管形成在所述半导体主体的一个活动区中，并且所述活动区被一个氧化硅隔离区包围。
5.根据权利要求4所述的绝缘栅极场效应晶体管，其特征在于，所述栅极导体重叠在所述的包围隔离区的一部分上面。
6.一种半导体主体，包括根据权利要求1所述的多个场效应晶体管，其各栅极互连并且通过包围的沟槽而相互电隔离，所述包围沟槽填有氧化硅，其中一个连续导电层重叠在所述主体的上面并且将要相连的所述多个晶体管的栅极互连。
7.一种在一种导电类型并具有一个表面层的半导体主体中形成场效应晶体管的方法，包括如下步骤：
在所述半导体主体的所述表面层上形成一个包括相对薄的氧化硅底层和相对厚的氮化硅上覆层的双层；
对所述双层构图以便在所述两区之间的已去除所述双层的地方保留中间区；
形成包围已去除所述双层的各所述区的隔离沟槽；
用一种介质材料填充所述沟槽至在所述半导体主体表面之上的与所述中间区的所述双层高度相同的高度；
在所述双层区形成一个其长度基本上与所述场效应晶体管的所需沟道长度相匹配的凹槽；
利用一种导电类型特征的掺杂离子辐射所述半导体主体，以形成一个与所述双层中的所述凹槽对准的一种导电类型的注入掩埋层，其杂质浓度比所述半导体主体的高；
在所述凹槽上形成一个适于用作栅极介质的层；
在所述栅极介质层上用导电多晶硅充填所述凹槽至所述隔离沟槽和所述双层的水平；
去除留在所述导电多晶硅和所述隔离沟槽之间的区中的至少大部分所述双层，以便有效地暴露所述半导体主体的所述表面层；以及
为形成所述晶体管的源极和漏极区，利用与所述一种导电类型相反的导电类型特征的掺杂剂掺杂所述半导体主体的所述暴露的表面层的区域，所述源极和漏极区位于所述注入掩埋层的相对侧。
8.根据权利要求7所述的方法，其特征在于，填充所述沟槽至表面之上的高度与所述双层的高度相同的步骤包括过量填充所述沟槽以覆盖所述双层，然后利用所述双层作为蚀刻停止层通过化学机械抛光使所述填充物平面化至所需高度。
9.根据权利要求8所述的方法，其特征在于，所述填充物是二氧化硅。
10.根据权利要求8所述的方法，其特征在于，填充所述双层中的开口至所述隔离沟槽导电多晶硅的水平的步骤包括过量填充所述开口以覆盖剩余的双层，然后利用所述双层作为蚀刻停止层通过化学机械抛光使所得表面平面化。
11.形成包括多个晶体管的半导体主体的方法，其中各栅极通过共用栅极导体互连，该方法包括如下步骤：
在所述半导体主体的所述表面层上形成一个包括氧化硅底层和氮化硅上覆层的双层，
对所述双层构图以暴露要形成用于在半导体主体中隔离所述晶体管的沟槽的区域，所述半导体主体保留要形成所述晶体管的未构图的活动区，
用氧化硅填充所述暴露区至剩余在半导体主体上的所述双层的水平，以便形成隔离沟槽，
在所述半导体主体上提供一个掩模层并对其构图以暴露要形成栅极导体的区，各栅极导体用于互连多个所述晶体管的所述栅极，
进行蚀刻以便在所述隔离沟槽和与以上所述掩模层中的图形相对应的预定的栅极区两者中形成凹槽，
用掺杂剂注入所述半导体主体以在所述半导体主体的预定的栅极区下面形成一个掩埋层并设定所述晶体管的阈值电压，
在所述半导体主体上淀积适于用作栅极导体的一个材料层，并使以上所述淀积层平面化至所述隔离槽和剩余的双PAD层的水平，
去除所述剩余的双PAD层，以暴露要形成晶体管的源极和漏极的区，以及
将离子注入所述半导体主体以形成所述晶体管的所述源极和漏极区。
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