KR970063742A - Dram 셀 캐패시터에서의 매립 스트랩 형성방법 - Google Patents

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라드히카 스리니바산
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Abstract

트렌치 저장 캐패시터와 액세스 트랜지스터 사이에 전기 접속을 하기 위한 방법에 있어서, 전기 접속은 트렌치 측벽으로부터 에피택시(epi)에 의해 성장되는 단결정 반도체 재료를 통하여 트랜치내에 존재하는 N－형 도판트 또는 P－형 도판트의 선택적으로 제어된 외부확산에 의해 이루어진다. 이에 에피택셜 성장된 단결정층은 종래이 DRAM의 처리시에 발생할 수 있는 과도한 도판트 외부확산에 대한 장벽으로서 작용한다.

Description

DRAM 셀 캐패시터에서의 매립 스트랩 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따라 구성된 256Mb DRAM 셀에서 나타나는 바와 같이 에피택셜 성장된 단결정 실리콘 영역과; 그 결과 1050℃에서 90분동안 열량이 256Mb DRAM 셀에 가해진 후의 시뮬레이트된 매립 스트랩의 외부확산을 도시한 도면.

Claims (23)

  1. 반도체 재료가 제1도전성을 갖도록 하는 도판트를 갖는 반도체 재료의 기판에 형성된 트렌치를 갖는 트렌치 저장 캐패시터를 포함하는 데, 상기 트렌치는 상기 반도체 재료가 제2도전성을 갖도록 하는 도판트를 갖는 반도체 제료로 구획설정되고, 상기 제2도전성의 도판트는 상기 기판내로 부분적으로 확산되고, 상기 트렌치는 유전체 재료층으로 구획설정되고 상기 반도체 재료가 상기 제1 및 제2도전성중 하나를 갖도록 하는 도판트를 갖는 반도체 재료로 충진되며, 상기 트렌치는 부분적으로 에칭되고 도핑되거나 도핑되지 않을 수 있는 반도체 재료로 충진되며; 상기 기판상에 형성된 액세스 트랜지스터; 및 상기 기판내의 전기 도전 영역을 포함하는 형태의 DRAM 셀에 있어서, 상기 트렌치내에 배치된 단결정 반도체 재료층을 포함하며, 상기 단결정 반도체 재료는 상기 액세스 트랜지스터의 형성동안에 상기 단결정 반도체 재료를 통하여 상기 도판트의 외부확산을 제한함으로써 상기 도전영역의 크기를 선택적으로 제어하는 것을 특징으로 하는 DRAM 셀.
  2. 제1항에 있어서, 상기 도전 영역은 인접하게 배치된 DRAM 셀이 전기적으로 파손되는 것을 방지하도록 선택된 소정의 크기로 이루어진 것을 특징으로 하는 DRAM 셀.
  3. 제1항에 있어서, 상기 단결정 반도체 재료는 에피택시(epi)에 의해 상기 트렌치의 측벽으로부터 성장되는 것을 특징으로 하는 DRAM 셀.
  4. 제3항에 있어서, 상기 에피택시는 선택적 에피택시인 것을 특징으로 하는 DRAM 셀.
  5. 제3항에 있어서, 상기 에피택시는 비선택적 에피택시인 것을 특징으로 하는 DRAM 셀.
  6. DRAM 셀에서 트렌치 저장 캐패시터와 액세스 트랜지스터 사이에 전기접속을 하기 위한 방법으로서, 상기 트렌치 저장 캐패시터는 반도체 제료가 제1도전성을 갖도록 하는 도판트를 갖는 기판내에 형성된 트렌치를 포함하고, 상기 트렌치는 상기 반도체 제료가 제2도전성을 갖도록 하는 도판트를 갖는 반도체 재료로 구획 설정되고, 상기 제2도전성의 도판트는 상기 기판내로 부분적으로 확산되고, 상기 트렌치는 유전체 재료층으로 구획설정되고 상기 반도체 재료가 상기 제1 및 제2도전성 중 하나를 갖도록 하는 도판트를 갖는 반도체 재료로 충진되며, 상기 트렌치는 부분적으로 에칭되고 칼라 산화물로 구획설정되며 도핑되거나 도핑되지 않을 수 있는 반도체 재료로 충진되는 방법에 있어서, 상기 트렌치의 일부를 다시 개방하기 위하여 상기 칼라산화물층과 반도체 재료층의 일부를 에칭하는 단계; 단결정 반도체 재료로 상기 트렌치의 일부를 충진하는 단계; 및 상기 기판상에 상기 액세스 트랜지스터의 활성 영역을 형성하는 단계를 포함하며, 상기 형성은 상기 단결정 반도체 제료와 상기 기판의 선택된 일부를 통하여 연장하는 경로를 따라 상기 도판트의 선택적으로 제어된 외부확산을 초래하며, 상기 경로는 전기적으로 도전성이며 상기 트렌치 저장 캐패시터와 상기 액세스 트랜지스터를 전기적으로 접속하도록 작용하는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 상기 단결정 반도체 재료로 상기 트렌치의 일부를 충진하는 단계는 에피택시(epi)에 의해 상기 재료를 성장시키는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 상기 에피택시(epi)에 의해 상기 단결정 재료를 성장시키는 단계는, 상기 트렌치에서 상기 트렌치의 측벽으로부터 단결정층을 그리고 상기 트렌치내에 존재하는 도핑되거나 도핑되지 않은 반도체 재료로부터 폴리실리콘층 동시에 성장시키는 단계; 및 상기 트렌치 측벽으로부터 성장하는 단결정층들이 융합되는 상기 도핑되거나 도핑되지 않은 반도체 재료의 상부에 단결정층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제6항에 있어서, 상기 단결정 반도체 재료는 실리콘인 것을 특징으로 하는 방법.
  10. 제6항에 있어서, 상기 단결정 재료는 외부확산 동안에 도핑되는 것을 특징으로 하는 방법.
  11. 제6항에 있어서, 상기 트렌치의 일부를 다시 개방하기 위하여 상기 유전체 재료층과 반도체 재료의 일부를 에칭하는 단계는 리세스 에칭단계를 포함하는 것을 특징으로 하는 방법.
  12. 제6항에 있어서, 상기 제1도전성은 P－형이며 상기 제2도전성은 N－형인 것을 특징으로 하는 방법.
  13. 제6항에 있어서, 상기 경로는 상기 트렌치로부터 외부확산되는 N－형 도판트를 포함하는 것을 특징으로 하는 방법.
  14. DRAM 셀에서 트렌치 저장 캐패시터와 액세스 트랜지스터 사이에 전기접속을 하기 위한 방법에 있어서, 반도체 재료내로 트렌치를 에칭하는 단계를 포함하는 데, 상기 반도체 제료는 상기 반도체 재료가 제1도전성을 갖도록 하는 도판트를 가지며; 상기 반도체 재료가 제2도전성을 갖도록 하는 도판트를 갖는 반도체 재료로 상기 트렌치를 구획설정하는 단계; 상기 제2도전성을 초래하는 상기 도판트를 상기 기판내로 부분적으로 확산 시키는 단계; 유전체 재료층으로 상기 트렌치를 구획설정하는 단계; 상기 반도체 재료가 상기 제1 및 제2도전성중 하나를 갖도록 하는 도판트를 갖는 반도체 재료로 상기 트렌치를 충진하는 단계; 상기 트렌치를 부분적으로 다시 개방하기 위하여 상기 유전체 재료층과 반도체 재료의 일부를 에칭하는 단계; 상기 트렌치의 부분적으로 다시 개방된 부분을 산화물로 재충진하는 단계; 유전체 칼라를 형성하기 위하여 상기 산화물을 선택적으로 에칭하는 단계; 도핑되거나 도핑되지 않은 폴리실리콘으로 상기 제2트렌치를 재충진하는 단계; 상기 트렌치를 부분적으로 다시 개방하기 위하여 유전체 칼라 산화물과 상기 도핑되거나 도핑되지 않은 폴리실리콘층의 일부를 에칭하는 단계; 상기 트렌치의 측벽으로부터 단결정층을 성장시키는 단계; 및 상기 기판상에 상기 액세스 트랜지스터의 활성영역을 형성하는 단계를 포함하며, 상기 형성은 상기 기판의 선택된 부분과 단결정 반도체 재료를 통하여 연장하는 경로를 따라 상기 도판트의 선택적으로 제어되는 외부확산을 초래하며, 상기 경로는 전기적으로 도전성이며 상기 트렌치 저장 캐패시터와 상기 액세스 트랜지스터를 전기적으로 접속하도록 작용하는 것을 특징으로 하는 방법.
  15. 제14항에 있어서, 상기 제1도전성은 P－형인 것을 특징으로 하는 방법.
  16. 제14항에 있어서, 상기 제2도전성은 N－형인 것을 특징으로 하는 방법.
  17. 제14항에 있어서, 상기 트렌치 측벽으로부터 상기 단결정층을 성장시키는 단계는 에피택시(epi)를 포함하는 것을 특징으로 하는 방법.
  18. 제17항에 있어서, 상기 에피택시는 선택적인 것을 특징으로 하는 방법.
  19. 제17항에 있어서, 상기 에피택시는 비선택적인 것을 특징으로 하는 방법.
  20. 제14항에 있어서, 상기 단결정 epi층을 성장시키는 단계는, 상기 트렌치 측벽으로부터 〈111〉방향과 (110) 및 (100) 상부평면으로 단결정 실리콘층을 성장시키는 단계; 상기 도핑되거나 도핑되지 않은 폴리실리콘 충진 영역으로부터 폴리실리콘을 성장시키는 단계; (111) 평면상에 놓이며 상기 트렌치 측벽과 547도의 각을 이루는 상기 단결정 영역과 상기 폴리실리콘 충진영역 사이에 경계를 형성하는 단계; 및 상기 트렌치 측벽으로 성장하는 단결정층들이 융합되는 폴리실리콘의 상부에 단결정층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  21. 제20항에 있어서, 상기 단결정 실리콘 epi 영역은 상기 기판내로 상기 트렌치에 존재하는 도판트의 제어되지 않은 흐름을 방해하는 것을 특징으로 하는 방법.
  22. 제20항에 있어서, 상기 에피택셜 성장 처리는 챔버압력이 1 내지 80토르사이에 설정되고 수소가 1 내지 200mls/sec 사이의 흐름을 챔버내로 펌핑되고 HCL 가스 흐름율은 100 내지 10003/sec 사이에 설정되는 반응챔버에서 섭씨 800 내지 1000도 사이의 온도에서 수행되는 것을 특징으로 하는 방법.
  23. 제20항에 있어서, 상기 트렌치 저장 캐패시터와 상기 액세스 트랜지스터 사이에 전기 접속을 하는 전기 도전성 경로는 상기 기판내로 가로로 0.1㎛보다 크지 않게 돌출하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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