JPH09237880A - トレンチ蓄積形キャパシタを有するｄｒａｍセル、ｄｒａｍセル内のトレンチ蓄積形キャパシタとアクセストランジスタの間の電気的接続を行う方法 - Google Patents

トレンチ蓄積形キャパシタを有するｄｒａｍセル、ｄｒａｍセル内のトレンチ蓄積形キャパシタとアクセストランジスタの間の電気的接続を行う方法

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JPH09237880A
JPH09237880A JP9037343A JP3734397A JPH09237880A JP H09237880 A JPH09237880 A JP H09237880A JP 9037343 A JP9037343 A JP 9037343A JP 3734397 A JP3734397 A JP 3734397A JP H09237880 A JPH09237880 A JP H09237880A
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ヨット シュテングル ラインハルト
Erwin Hammerl
ハマール エルヴィン
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エイ マンデルマン ジャック
Herbert L Ho
エル ホ ハーバート
Radhika Srinivasan
スリニヴァサン ラディカ
Alvin P Short
ピー ショート アルヴィン
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Abstract

(57)【要約】 【課題】 ＤＲＡＭセル内のトレンチ蓄積形キャパシタ
とアクセストランジスタの間の電気的接続を行う方法を
提供する。 【解決手段】 トレンチ内に存在するＮ形又はＰ形ドー
パントのいずれかを、トレンチ側壁からエピタキシー
（ｅｐｉ）により成長した単結晶半導体材料を貫通させ
る選択的に制御された外方拡散により行う。 【効果】 前記エピタキシャル成長した層は、従来のＤ
ＲＡＭの製造において起こり得た過剰ドーパント外方拡
散に対するバリアとして作用する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的にはダイナ
ミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、詳
細には２５６Ｍｂ ＤＲＡＭセル内のトレンチ蓄積形キ
ャパシタとアクセストランジスタの間の電気的接続を行
う方法に関する。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）は、２つの部品、蓄積形キャパシタ
（電荷を蓄積する）及びアクセス・トランジスタ（電荷
をキャパシタから及びキャパシタから輸送する）から構
成されている。キャパシタは面状（基板上の）又はトレ
ンチ形（半導体基板内にエッチングされた）であっても
よい。常にチップ寸法を減少させることと結び付いたメ
モリ記憶容量のための増大する要求が存在する半導体材
料工業においては、トレンチ形キャパシタレイアウトが
平面状キャパシタ設計よりも好まれる。それというの
も、この特殊な構成は、容量を犠牲にすることなくキャ
パシタのために要求されるスペースの驚異的減少を惹起
するからである。
【０００３】ＤＲＡＭセルにおける極めて重要なかつ極
めて繊細な要素は、蓄積トレンチとアクセストランジス
タの電気的接続である。このようなコンタクトは、当業
界ではしばしばセルフ・アラインド導電性ストラップと
称される。このストラップ（表面上にあってもよく又は
埋め込まれていてもよい）は、熱処理工程により高濃度
ドープされたポリシリコンフィル（蓄積トレンチ内に位
置する）から基板（これからトレンチはカットされてい
る）内への外方拡散されるドーパントによってアレイデ
バイスの接合部と蓄積トレンチの界面に形成される。２
５６Ｍｂ ＤＲＡＭセルにおいてセルフ・アラインド埋
込みストラップを製造するための前記のような１つの方
法は、ブロンナー（Bronner）他に与えられた名称「ト
レンチ形のＤＲＡＭデバイス用のセルフ・アラインド埋
込みストラップ（SELF-ALIGNED BURIED STRAP FOR TREN
CH TYPE DRAM DEVICES)」の米国特許第５,３６０,７５
８号明細書に記載されている。この方法は、キャパシタ
の頂部のカラーをセルのパストランジスタに接続し、か
つ、後でのエッチング工程により頂部表面から除去され
るストラップ材料のブランケット析出から形成される簡
単なポリシリコンストラップを使用する。該ストラップ
は、ストラップを形成するために、当業界で一般に実施
されている付加的マスクを必要とせずに、シャロー・ト
レンチ・アイソレーション（ＳＴＩ）を形成する工程を
使用することにより形成される。トレンチ蓄積形キャパ
シタとＤＲＡＭアレイデバイスの間にストラップお形成
する若干の別の方法は、ヒシー（Hsieh）他に与えれた
名称「超高密度ＤＲＡＭのための集積インターコネクト
を形成する方法（METHOD OF FORMING INTEGRATED INTER
CONNECT FOR VERY HIGH DENZITY DRAMS)」の米国特許第
５,３９８,５５９号明細書に記載されている。この明細
書に記載された技術は、後でストラップ内に形成される
導電性層（ドープされたポリシリコンが有利である）の
析出工程を含む。完全な工程は、シリコン基板内へのト
レンチキャパシタの形成（既に記載したように）、その
後での基板上へのドープしたポリシリコン又はその他の
導電性材料の層の析出工程を含む。次いで、ポリシリコ
ン層を基板の一部分から選択的に除去し、次いで該基板
内に第２の、より狭いトレンチをエッチングする。次い
で、該第２のトレンチに酸化物を充填し、かつ当業者に
周知の手順に基づきパスゲートを形成する。該処理を完
了するために、パストランジスタを、ドープしたポリシ
リコンの残留部分を有するトレンチキャパシタに接続す
る。
【０００４】図１に、通常のストラップ１０を備えた２
５６Ｍｂ ＤＲＡＭセルの略示図が示されている。該構
造は、単結晶Ｐ形ドープしたシリコン基板２６内にエッ
チングされたトレンチキャパシタ２０からなる。該トレ
ンチ１２の下方レベルには、典型的には、絶縁ノード誘
電性バリア２４によってＰ形ドープした基板からアイソ
レートされたＮ形ドープしたポリシリコン材料が充填さ
れている。選択的に該トレンチには、Ｐ形ドーピングが
所望されるのであれば、Ｐ形ドープしたポリシリコン材
料を充填することもできる。トレンチ内のキャパシタの
蓄積ノード１４は、セルフ・アラインド埋込みストラッ
プ１０によりパストランジスタのソース２９に接続され
ている。このストラップは可能な限り小さいべきであ
る、かつ理想的なストラップは、横方向ではＰ形ドープ
したウエル２６内に０．０１μｍ未満突入しかつ垂直方
向では、このセルを隣接のセルからアイソレートするシ
ャロウ・トレンチ・アイソレーション（ＳＴＩ）の厚さ
以下であるべきことが判明した。該キャパシタの反対側
のプレートは、深いトレンチ側壁から外方拡散Ｎ+領域
によって形成される。ＤＲＡＭセルは、水平方向に延び
てセルのビット線コンタクト２５を他のセルのビット線
コンタクトに接続するビット線２７を有する。ＤＲＡＭ
のワード線２３の１つは、隣接セルのへのパスゲート２
９を形成する。第２のワード線１５は、垂直方向でトレ
ンチキャパシタを介してかつ部分的にシャロー・トレン
チ・アイソレーション（ＳＴＩ）領域２８を介して延
び、他の隣接セルのためのパスゲートを形成する。
【０００５】典型的には、ＤＲＡＭセル内のパスゲート
２９に蓄積プレート１４を接続するストラップ１０（図
１）は、トレンチ１２内に存在するＮ（又はＰ）形ドー
パントを上方に向かって蓄積プレート１４（ドープされ
ていずかつポリシリコンからなる）を貫通してＰ形ドー
プされたウエル２６内に狭い開口１８を貫通して拡散せ
しめる通常の熱処理で形成される。ドーパントは、ノー
ド誘電体２４又は酸化物カラー１６を経ては拡散するこ
とができない。該方法の目的は、この外方拡散される埋
込みストラップ領域を、Ｐ形ウエル領域内へのＮ形ドー
パントの流れを妨害することにより制限することにあ
る。従来の技術の埋込みストラップ形成技術と関連して
２つの大きな問題が存在する。その第１の問題は、埋込
みストラップが形成された後に、任意のさらなる工程の
熱収支が制限されることである。このことは全く単純に
は、一旦ストラップが形成されると、該系はその後の処
理中に制限された高温暴露に耐え得るに過ぎないことを
意味する。埋込みストラップ形成後の制限された熱収支
は特に有害な損失になる。それというのも、その際に
は、注入ダメージを軽減するか又はセルの形成工程中の
シリコン基板内に蓄積された応力を開放するために必要
とされる酸化工程が効果の少ない低い温度に制限される
からである。セルの温度暴露限界を越えると、トレンチ
・ポリ−４シリコンフィルからのトランスファーゲート
の下及び隣接したメモリセルに向かった過剰のドーパン
ト外方拡散が生じる。このドーパント拡散は、セルのト
ランスファーデバイスにおける許容されない変化並びに
隣接セル間の場合による電気的漏れを生じる。
【０００６】この１つの例は、１０５０℃でのさらなる
ＤＲＡＭ処理の９０分に相当する熱収支に曝した後の図
１の従来の技術による２５６Ｍｂ ＤＲＡＭセルで実験
した、シミュレートした埋込みストラップ外方拡散を示
す図２に示された現象である。図２から明白なように、
過剰のドーパント外方拡散が起こり、デバイスにとって
有害になり得る寸法を有するストラップ３０が生じてい
る。理想的寸法のストラップ３２及び通常の処理により
製造されたストラップ１０（破線で示されている）が比
較目的のために図示されている。
【０００７】過剰の外方拡散のための理由は、従来の技
術のストラップ形成方法と関連した第２の問題に関係す
る。この問題は、多結晶トレンチフィルとシリコン基板
の界面に伸長した結晶欠陥の発生を含む。この界面は、
製造過程の酸化工程中に酸化物カラー１６が最も増大す
る領域に位置し、従って最も高い応力域に暴露される。
酸化工程中に、単結晶シリコン基板に結合されたポリシ
リコントレンチフィル１４は制御されない形式で、カラ
ー酸化物の幅に及ぶこともあり得る距離に亙り再結晶を
開始する。固有の高い応力域に基づき、ポリシリコン粗
粒内の結晶欠陥（双晶、堆積欠陥を含む）は、隣接の基
板との界面での欠陥形成のための種として作用する。こ
のことが起これば、そこで発生した結晶欠陥は、基板内
まで押し込まれ、ひいてはそれらはデバイスにとって有
害に成り得る。
【０００８】従来の技術に基づく埋込みストラップ形成
に引き続いて行われる酸化工程の結果は、図３に示され
ている。この工程中に、酸素は基板表面３６からカラー
酸化物１６内に拡散しかつポリシリコンフィル１４の側
壁１４及び基板２６を酸化させることができる。このカ
ラー膨脹３４は、高い応力レベル、及び酸化物カラーの
最大膨脹部分の周囲の転位及び積層欠陥のような基板内
の伸長結晶欠陥の発生をもたらし、それにより結合した
トランジスタの接合を横切る電気的漏れを惹起すること
がある。１回又は数回の酸化工程中に蓄積された応力が
結晶欠陥を発生する臨界レベルの下にある場合、及び酸
化工程後の熱アニールにより前記応力を開放するために
十分な熱収支が存在すれば、その際伸長した結晶欠陥の
形成を阻止することができる。従って、固有の応力開放
アニールを可能にする高い熱収支は、ディープ・トレン
チ及び埋込みストラップ構想を有するＤＲＡＭの好結果
をもたらす製造のために必須要件である。
【０００９】
【発明が解決しようとする課題】従って、本発明の課題
は、従来の技術の方法よりもさらなるＤＲＡＭ処理のた
めの著しく高い熱収支を与え、かつ過剰のドーパント外
方拡散を生じることなく適度な応力開放を可能にする２
５６Ｍｂ ＤＲＡＭセルのトレンチ蓄積形キャパシタに
アクセストランジスタを接続する改良方法を提供するこ
とである。
【００１０】
【課題を解決するための手段】前記課題は、本発明によ
り、２５６Ｍｂ ＤＲＡＭセルにおいてトレンチ蓄積形
キャパシタとアクセストランジスタの間の電気的接続を
行う方法により解決された。本発明による方法によれ
ば、前記接続を、エピタキシャル成長した単結晶シリコ
ン層を使用することにより行う。半導体材料に第１の伝
導形を付与するドーパントを有する半導体材料の基板内
にウエルをエッチングし、前記ウエルを、半導体材料に
第２の伝導形を付与するドーパントを有する半導体材料
でライニングし、かつ前記基板に第２の伝導形を付与す
る前記ドーパントを部分的に拡散させ、かつ、第２の伝
導形を付与するドーパントを初期の基板に部分的に拡散
させることにより、トレンチ蓄積形キャパシタを形成す
る。第２の伝導形を有する部分的に拡散したドーパント
で完全にトレンチを包囲し、かつ、半導体材料に前記の
第１と第２の伝導形を付与するドーパントを有する半導
体材料を充填したウエルを初期の基板から誘電性材料に
よりアイソレートする。次いで、該トレンチを溝エッチ
ングし、かつ、絶縁酸化物カラーを形成する。新たに形
成した、初期のトレンチと同じ深さでないトレンチに、
次いで、ドープした又はソープされていないポリシリコ
ンを充填する。該トレンチを３回エッチングして側壁を
露出させ、該側壁から単結晶シリコン層をエピタキシー
（ｅｐｉ）を使用して成長させる。該エピタキシーは選
択的でも又は非選択的でもよい。非選択的エピタキシー
方法は研磨工程を必要とするが、選択的エピタキシーを
使用すれば研磨工程は不必要である。トレンチ蓄積形キ
ャパシタとアクセストランジスタの間の実際の電気的接
続を行う方法は、蓄積トレンチ内に存在するドーパント
を、ポリシリコンフィル領域及びエピタキシャル成長し
た単結晶半導体層を貫通して、初期のウエルの選択した
部分に選択的に外方拡散させるアクセストランジスタの
活性領域を形成することにより完了する。
【００１１】
【実施例】次に本発明を図面を参照して実施例につき詳
細に説明する。
【００１２】本発明は、ＤＲＡＭセル内のトレンチ蓄積
形キャパシタとアクセストランジスタの間の電気的接続
を行う改良された方法を提供する。本発明に基づき構成
された２５６Ｍｂ ＤＲＡＭセル４０は、図４〜１１及
び図１２に示されている。
【００１３】図４に関して説明すると、 ＤＲＡＭ４０
は、ホウ素２×１０17ｃｍ-3がドープされたＰ形シリコ
ン基板３７内に第１レベル６５に至る深さのトレンチを
エッチングすることにより形成されたＰウエル３３から
なる。このトレンチの形成は通常でありかつ当業者に周
知である。トレンチの深さは重要でなく、かつ任意に選
択することができる。次いで、掘ったばかりのトレンチ
を砒素をドープしたテトラエチルオキシシラン（ＴＥＯ
Ｓ）で被覆しかつＮ形ドーパントをＰ形基板に部分的に
拡散させることによりＰ形シリコン基板３７内に埋込み
プレート７０を形成する。これはＰ形基板３７からＰウ
エル３３をアイソレートするトレンチを包囲するＮ形ド
ーパントの層３５を造る。次いで、該トレンチ側壁上に
薄いノード誘電体３８を形成しかつ該トレンチに砒素５
×１０19ｃｍ-3をドープしたポリシリコンを充填する。
選択的に、Ｐ形ドーピングが所望であれば、Ｐ形キャリ
アを充填することができる。次いで、Ｎ−（又はＰ−）
ドープしたポリシリコンを第２のレベル５０まで溝エッ
チングする。次いで、５０ｎｍＣＶＤ酸化物を析出させ
かつスペーサエッチング技術を使用することにより酸化
物カラー３９を形成する。次いで、該トレンチにドープ
した又はドープしていないポリシリコン７２を再充填す
る。この時点まで、２５６Ｍｂ ＤＲＡＭの処理は通常
であった。
【００１４】次に図５について説明すれば、ポリシリコ
ン層７２を、典型的には１００〜２００ｎｍの深さを有
する第３のレベル７４まで溝エッチングする。このエッ
チングで、前記工程で形成された酸化物カラー３９も、
シリコントレンチ側壁４１に沿って、蓄積プレートを形
成するポリシリコン７２の上面７４に至るまでシリコン
トレンチ側壁４１に沿って除去する。
【００１５】図６〜１０は、選択的エピタキシー（ｅｐ
ｉ）を使用して、トレンチ側壁４１からの単結晶シリコ
ン層６０の成長を示す。トレンチ側壁４１から出発する
単結晶シリコンエピ層６０の異なった成長段階には４２
〜４６の番号が付されている。これらの成長段階の横断
面図は図１１に示されている。単結晶層６０は、引き続
いてのＤＲＡＭ処理においてトレンチ内に存在するＮ形
ドーパントの過剰の外方拡散を実質的に防止する。図６
において、トレンチ側壁から＜１１１＞ファセット５１
及び（１１０）及び（１００）上面５３を有するエピ層
６０が成長を開始する。エピ層６０は、ポリシリコン６
２（即ち、非結晶質）としてポリフィル７２から円錘体
形状の領域５６（図８に全体が示されている）内に成長
する。図１０には、ポリシリコン／エピ界面５４は（１
１１）面（５１によって表されたものと同一）に載って
おり、トレンチ側壁４１と５４．１゜の角度を形成す
る。成長段階４４によって示された時点（図８）で、ト
レンチ側壁から成長するエピフロントは融合し、かつポ
リシリコン円錘体５６の頂部上に単結晶層５８を形成す
る。
【００１６】選択的エピタキシャル成長工程は、８００
〜１０００℃の温度で一般に１〜８０トルにセットした
反応室圧で実施する。水素を室内に１〜２００ｍｌ／ｓ
ｅｃの流速で圧入し、かつＨＣlガス流速を反応室内で
１００〜１０００ｃｍ3／ｓｅｃにセットする。エピタ
キシャル工程は、 ＨＣlガス流を排除することにより非
選択的に実施することもできる。この場合には、付加的
な研磨及び溝エッチング工程が必要となる。
【００１７】図１２は、更に本発明に基づき処理した後
の２５６Ｍｂ ＤＲＡＭセル内に現れるような、エピタ
キシャル成長した単結晶シリコン領域６０を示す。図示
のように、シャロー・トレンチ・アイソレーション領域
８４が、標準ＰＯＲ ２５６Ｍｂ法に基づく活性領域８
２と共に製造されている。更に、ＤＲＡＭ工程は、トレ
ンチ内に存在するＮ−（又はＰ−）形ドーパントの制御
された外方拡散によりトレンチキャパシタの一方に側壁
上に埋込みストラップ９０を形成する。
【００１８】図１２と図１の比較から、エピタキシャル
成長した単結晶領域６０は、結晶層が、埋込みストラッ
プを形成する処理工程中に過剰のドーパント外方拡散を
より一層阻止することを可能にする点で、通常のポリシ
リコン粗粒領域とは異なっていることを示す。この差異
は、本発明に基づき製造された埋込みストラップ９０
（図１２）と従来技術に基づき製造された埋込みストラ
ップ１０（図１）との比較により明らかである。単結晶
領域６０の成長後に、次いで、従来の技術を使用しては
不可能である付加的熱的収支を、基板領域内へのＮ形ド
ープしたポリシリコン７０からの過剰外方拡散が行われ
ることなく包囲する領域内の応力解放のために使用する
ことができる。
【００１９】埋込みストラップ９０（図１２）の形成
は、如何なる応力アニールをも含んでいなかった熱収
支、プラス、過剰の埋込みストラップ外方拡散３０を生
じる図２で使用された従来の技術と同じにする、１０５
０℃で９０分間の応力開放のための熱収支に基づいたも
のである。図１２にシミュレートした結果から明白なよ
うに、横方向でのＰ形ウエル３７内への埋込みストラッ
プ外方拡散の距離は、０．１μｍ未満であり、トランス
ファーデバイスのショート・チャネル・ロールオフが劣
化されないことを補償する。付加的に。図１２における
埋込みストラップ拡散の垂直方向の深さ７６は、ＳＩＴ
深さ８０より小さく、ストラップ・ツー・ストラップ漏
れが存在しないことを補償する。比較のために、図２
は、図１２におけると同じ熱収支を用い、但しエピタキ
シャル埋込みストラップ法を使用せずにシミュレートし
た同一構造を示す。図２において認識できるように、埋
込みストラップ外方拡散は過剰であり（約０．１５μｍ
横方向に）かつトランスファーデバイスにとって有害に
成り得る。本明細書に記載の技術を使用すると、図１２
で形成されたストラップ９０は、明らかに理想的ストラ
ップ３２（図２における）の寸法に近づく。
【００２０】今や明らかにされたように、本発明は大体
において２５６Ｍｂ ＤＲＡＭセルにおける通常の埋込
みストラップと関連した問題の多くを克服する。特に、
本発明は、埋込みストラップ形成に引き続く２５６Ｍｂ
ＤＲＡＭセルの製造のために大きな熱収支を可能にす
る。該方法はまた、埋込みストラップの制御されない再
結晶により惹起されるシリコン基板内での欠陥形成を阻
止するためにも役立つ。
【００２１】ここに記載した実施例は単なる例示に過ぎ
ず、かつ、当業者は本明細書に記載した手段に対して機
能的等価のものを使用してこれらの実施例を変更及び修
正できることは自明のことである。任意のかつ全てのこ
のような変更又は修正並びに当業者には明らかである他
の手段は、特許請求の範囲によって規定される本発明に
よるの思想及び範囲内に包含されべきである。
【図面の簡単な説明】
【図１】従来の技術の埋込みストラップ技術に基づき製
造したセルフ・アラインメントした埋込みストラップを
有する通常の２５６Ｍｂ トレンチＤＲＡＭの横断面図
を示す。
【図２】１０５０℃で９０分に相当する熱収支を図１の
ＤＲＡＭセルに適用した後に生じるシミュレートした埋
込みストラップ外方拡散を示す図である。
【図３】埋込みストラップの形成を伴う酸化工程中の図
１のトレンチセルのカラー酸化物層の膨張を示す図であ
る。
【図４】本発明による方法の最初の工程で現れるような
ＤＲＡＭセルの深いトレンチを示す図である。
【図５】本発明によるエピタキシャル成長技術の前に現
れるようなＤＲＡＭセルの深いトレンチを示す図であ
る。
【図６】本発明による方法に基づき生じる単結晶シリコ
ン領域のエピタキシャル成長の段階を示す図である。
【図７】本発明による方法に基づき生じる単結晶シリコ
ン領域のエピタキシャル成長の段階を示す図である。
【図８】本発明による方法に基づき生じる単結晶シリコ
ン領域のエピタキシャル成長の段階を示す図である。
【図９】本発明による方法に基づき生じる単結晶シリコ
ン領域のエピタキシャル成長の段階を示す図である。
【図１０】本発明による方法に基づき生じる単結晶シリ
コン領域のエピタキシャル成長の段階を示す図である。
【図１１】エピタキシャル成長の完了した段階を示す図
９の上面図である。
【図１２】本発明に基づき構成された２５６Ｍｂ ＤＲ
ＡＭセル内に現れるようなエピタキシャル成長した単結
晶シリコン領域、及びこの２５６Ｍｂ ＤＲＡＭセルに
１０５０℃で９０分に相当する熱収支を適用した後の生
じたシミュレートした埋込みストラップ外方拡散を示す
図である。
【符号の説明】
３３ Ｐ形ウエル、 ３５ Ｎ形ドーパントを有する
層、 ３７ Ｐ形シリコン基板、 ３８ ノード誘電
体、 ３９ 酸化物カラー、 ４０ ２５６ＭｂＤＲＡ
Ｍセル、 ４１（４２〜４６） シリコントレンチ側
壁、 ５０ 第２のレベル、 ５３ 上面、 ５６ 円
錘体状領域、 ５８ 単結晶層、 ６０ 単結晶シリコ
ンエピ層、 ６５ 第１のレベル、 ７０ 埋込みプレ
ート、 ６２ポリシリコン層、 ７２ ポリフィル、
７４ 第３のレベル、 ８０ ＳＴＩ深さ、 ８２ 活
性領域、 ８４ シャロー・トレンチ・アイソレーショ
ン領域、 ９０ 埋込みストラップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラインハルト ヨット シュテングル ドイツ連邦共和国 シュタットベルゲン ベルクシュトラーセ ３ (72)発明者 エルヴィン ハマール ドイツ連邦共和国 エーメルティング ア ーダルベルト−シティフター−シュトラー セ 21 (72)発明者 ジャック エイ マンデルマン アメリカ合衆国 ニュー ヨーク ストー ムヴィル ジェミー レイン ５ (72)発明者 ハーバート エル ホ アメリカ合衆国 ニュー ヨーク ニュー ウィンザー ラディー ロード 12 (72)発明者 ラディカ スリニヴァサン アメリカ合衆国 ニュー ジャージー ラ ムセイ マグノリア ロード 206 (72)発明者 アルヴィン ピー ショート アメリカ合衆国 ニュー ヨーク プグキ ープジー グレンウッド アヴェニュー 78

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 半導体材料に第１の伝導形を付与するド
    ーパントを有する半導体材料の基板に形成されたトレン
    チを有するトレンチ蓄積形キャパシタと、前記基板上に
    形成されたアクセストランジスタと、前記トレンチ蓄積
    形キャパシタを前記アクセストランジスタに接続する、
    前記基板内の導電性領域とを有し、前記トレンチが前記
    半導体材料に第２の伝導形を付与するドーパントを有す
    る半導体材料でライニングされており、また前記第２の
    伝導形の前記ドーパントが前記基板内にも部分的に拡散
    されており、かつ、前記トレンチが誘電性材料でライニ
    ングされかつ前記トレンチに、前記半導体材料に前記第
    １及び第２の伝導形の一方を付与するドーパントを有す
    る半導体材料が充填されており、前記トレンチが部分的
    にエッチングされ、酸化物カラーでライニングされかつ
    前記トレンチにドープされていてもよく又はドープされ
    ていなくてもよい半導体材料が充填されている形式のＤ
    ＲＡＭセルにおいて、前記トレンチ内に配置された単結
    晶半導体材料の層を有し、前記単結晶半導体材料が、前
    記アクセストランジスタの形成過程で前記単結晶半導体
    材料を貫通する前記ドーパントの外方拡散を制限するこ
    とにより前記導電性領域の寸法を選択的に制限すること
    特徴とする、トレンチ蓄積形キャパシタを有するＤＲＡ
    Ｍセル。
  2. 【請求項２】 前記導電性領域が、隣接配置されたＤＲ
    ＡＭセルでの電気的破壊を阻止するように選択された予
    め決められた寸法を有する、請求項１記載のＤＲＡＭセ
    ル。
  3. 【請求項３】 前記単結晶半導体材料が、エピタキシー
    （ｅｐｉ）により前記トレンチの側壁から成長したもの
    である、請求項１記載のＤＲＡＭセル。
  4. 【請求項４】 前記エピタキシーが選択的エピタキシー
    である、請求項３記載のＤＲＡＭセル。
  5. 【請求項５】 前記エピタキシーが非選択的エピタキシ
    ーである、請求項３記載のＤＲＡＭセル。
  6. 【請求項６】 トレンチ蓄積形キャパシタを有し、該ト
    レンチ蓄積形キャパシタが、半導体材料に第１の伝導形
    を付与するドーパントを有する半導体材料の基板に形成
    されたトレンチを有し、前記トレンチが前記半導体材料
    に第２の伝導形を付与するドーパントを有する半導体材
    料でライニングされており、また前記第２の伝導形の前
    記ドーパントが前記基板内にも部分的に拡散されてお
    り、かつ、前記トレンチが誘電性材料でライニングされ
    かつ前記トレンチに、前記半導体材料に前記第１及び第
    ２の伝導形の一方を付与するドーパントを有する半導体
    材料が充填されており、前記トレンチが部分的にエッチ
    ングされ、酸化物カラーでライニングされかつ前記トレ
    ンチにドープされていてもよく又はドープされていなく
    てもよい半導体材料が充填されている形式のＤＲＡＭセ
    ル内のトレンチ蓄積形キャパシタとアクセストランジス
    タの間の電気的接続を行う方法において、 前記酸化物カラーの前記層及び半導体材料の前記層の部
    分をエッチングして前記トレンチを再解放し、 前記トレンチの前記部分に単結晶半導体材料を充填し、
    かつ前記基板上に前記アクセストランジスタの活性領域
    を形成する、その際前記活性領域の形成は前記単結晶半
    導体材料及び前記基板の選択された部分の両者を貫通し
    て拡がるパスに沿って前記ドーパントの選択的に制御さ
    れた外方拡散を惹起し、前記パスは導電性でありかつ前
    記蓄積形キャパシタを前記アクセストランジスタと電気
    的に接続すること特徴とする、ＤＲＡＭセル内のトレン
    チ蓄積形キャパシタとアクセストランジスタの間の電気
    的接続を行う方法。
  7. 【請求項７】 前記単結晶半導体材料を前記トレンチの
    前記部分に充填する前記工程が前記材料をエピタキシー
    （ｅｐｉ）により成長させる工程を含む、請求項６記載
    の方法。
  8. 【請求項８】 前記単結晶材料をエピタキシー（ｅｐ
    ｉ）により成長させる前記工程が、 前記トレンチの側壁からの前記トレンチ内のでの単結晶
    層と、前記トレンチ内に存在するドープされた又はドー
    プされていない半導体材料からのポリシリコンを同時に
    成長させる工程、及び前記トレンチ側壁からの前記単結
    晶層成長が融合する前記のドープされた又はドープされ
    ていない半導体材料の頂部に単結晶層を形成する工程を
    含む、請求項１記載の方法。
  9. 【請求項９】 前記単結晶半導体材料がシリコンであ
    る、請求項６記載の方法。
  10. 【請求項１０】 前記単結晶が外方拡散中にドープされ
    る、請求項６記載の方法。
  11. 【請求項１１】 前記トレンチの部分を再解放するため
    の誘電性材料の前記層及び前記半導体材料の部分をエッ
    チングする工程が溝エッチングの工程を含む、請求項６
    記載の方法。
  12. 【請求項１２】 前記第１の伝導形がＰ形であり、かつ
    前記第２の伝導形がＮ形である、請求項６記載の方法。
  13. 【請求項１３】 前記パスが、前記トレンチから外方拡
    散されたＮ形ドーパントを含有する、請求項６記載の方
    法。
  14. 【請求項１４】 ＤＲＡＭセル内のトレンチ蓄積形キャ
    パシタとアクセストランジスタの間の電気的接続を行う
    方法において、 半導体材料に第１の伝導形を付与するドーパントを有す
    る半導体材料の基板にトレンチをエッチングし、 前記トレンチを、前記半導体材料に第２の伝導形を付与
    するドーパントを有する半導体材料でライニングし、 前記基板に第２の伝導形を付与する前記ドーパントを部
    分的に拡散させ、 前記トレンチを誘電性材料の層でライニングし、 前記トレンチに、前記半導体材料に前記の第１及び第２
    の伝導形の一方付与するドーパントを有する半導体材料
    を充填し、 誘電性材料と前記半導体材料の前記層の部分をエッチン
    グして前記トレンチを部分的に再開放し、 前記トレンチの前記の部分的に再開放した部分に酸化物
    を再充填し、 前記酸化物を選択的にエッチングして誘電性カラーを形
    成し、 前記第２のトレンチにドープした又はドープしていない
    ポリシリコンを再充填し、 前記のドープした又はドープしていないポリシリコン及
    び前記誘電性酸化物カラーの部分をエッチングして前記
    トレンチを部分的に再開放し、 前記トレンチの側壁から単結晶層を成長させ、かつ前記
    基板上に前記アクセストランジスタの活性領域を形成す
    る、その際前記活性領域の形成は前記単結晶半導体材料
    及び前記基板の選択された部分の両者を貫通して拡がる
    パスに沿って前記ドーパントの選択的に制御された外方
    拡散を惹起し、前記パスは導電性でありかつ前記蓄積形
    キャパシタを前記アクセストランジスタと電気的に接続
    することを特徴とする、ＤＲＡＭセル内のトレンチ蓄積
    形キャパシタとアクセストランジスタの間の電気的接続
    を行う方法。
  15. 【請求項１５】 前記第１の伝導形がＰ形である、請求
    項１４記載の方法。
  16. 【請求項１６】 前記第２の伝導形がＮ形である、請求
    項１４記載の方法。
  17. 【請求項１７】 前記トレンチ側壁からの前記単結晶層
    の前記成長の工程がエピタキシー（ｅｐｉ）からなる、
    請求項１４記載の方法。
  18. 【請求項１８】 前記エピタキシーが選択的である、請
    求項１７記載の方法。
  19. 【請求項１９】 前記エピタキシーが非選択的である、
    請求項１７記載の方法。
  20. 【請求項２０】 前記単結晶エピ層を成長させる前記工
    程が、 トレンチ側壁から＜１１１＞ファセット及び（１１０）
    及び（１００）上面を有する単結晶層を成長させ、 ドープした又はドープしていないポリシリコンフィル領
    域からポリシリコンを成長させ、 （１１１）面にありかつ前記側壁と５４．７゜の角度を
    形成する、前記ポリシリコン充填領域と前記単結晶領域
    の間に界面を形成し、かつトレンチ側壁から成長する単
    結晶層が融合する、ポリシリコンコアの頂部の上に単結
    晶層を形成する工程を含む、請求項１４記載の方法。
  21. 【請求項２１】 前記単結晶シリコンエピ領域が前記ト
    レンチ内に存在するドーパントの前記基板領域への制御
    されない流入を防止する、請求項２０記載の方法。
  22. 【請求項２２】 エピタキシャル成長工程を、室圧を１
    〜８０トルにセットし、水素を該室内に１〜２００ｍｌ
    ／ｓｅｃの流速で圧送し、かつＨＣｌガス流速を１００
    〜１０００ｃｍ3／ｓｅｃにセットした反応室内で８０
    ０〜１０００℃の温度で実施する、請求項２０記載の方
    法。
  23. 【請求項２３】 前記トレンチ蓄積形キャパシタと前記
    アクセストランジスタの前記電気的接続を行う導電性パ
    スが、前記基板内に横方向で０．１μｍ以下突入する、
    請求項２０記載の方法。
JP9037343A 1996-02-22 1997-02-21 トレンチ蓄積形キャパシタを有するｄｒａｍセル、ｄｒａｍセル内のトレンチ蓄積形キャパシタとアクセストランジスタの間の電気的接続を行う方法 Withdrawn JPH09237880A (ja)

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