TW432695B - A DRAM cell and a method of fabricating an electrical connection between a trench storgae capacitor and an access transistor in a DRAM cell - Google Patents

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經濟部中央標準局員工消費合作社印製 432605 Α7 Β7 五、發明説明（1 ) (發明領域） 本發明大腰上俱萌於一種裝置，尤其偽蘭於具有形成 在非箪晶材料上之晶膜層（epitaxial layer)之裝置及 製造造穩裝置之流程β (發明之背景） 裝置之裂造流程係於基Η上形成並塑搛绝纗，半導釀 霉，及導霣雇以形成裝置，扣霣晶鼸，電容器，及電阻 器。接着對瘡些裝置進行電氣互達以達成所要之霣氣 功能。各種裝置之形成及塑樣（foraation and patterning)你利用傳统之製造技術，如氣化，癣雜， 醱積，矽之晶膜成長，照相印刷及蝕刻來建成·逭些技 術在 Hew York, Kc6raw-Bill, 1988年第 2 版，S.M. Sze 所箸之VLSI Technology—軎裡有述及，因此被本說明 書採用做為各種説明用之參考。 因裝置製造商持鑲承受增加毎單位晶Η之裝置之密度 及编小晶片尺寸之壓力，故装置之佈局或S董變成更重 要。一種缩小晶片尺寸但無改變設計規則之有效技術你 製造具有三維SS而非傳統之二維格式之裝置。於三維 之配置上，装置傷相互疊置而成。結果，達成裝置在垂 直及水平方向上積體化，進而比只在水平方向上行裝置 積體化之傳統之二維配置更有效率地利用晶片之面積❶ 決定裝置之配置須考慮一些因素。這些因素包括其上 要製造裝置之材料之型式及品質β玆舉一例說明，某些 裝置，如動態随槺存取紀億體（DRAH)胞内之存取轚晶釀 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210 X 297公釐） ^^1- ^^^1 ^^^1 ^^^1 ^1— 4 / I - --- -- - - -·ί· I.— (請先閲读背面之注·^項再填寫本頁) 432635 A7 B7 五、發明説明（2 ) ,由於它fi性能上之需要，供製迪在低缺隋密度之犟晶 材料上•具有低缺陷密度之單晶材料之高載體移動性及 低拽漏《流獬足了逭種裝置之性能霈求· 但是，在离品霣之單晶材料上》造一些裝置之需求限 制了三維設計配置之有效性•一S裝置，如渠式電容篇 ,你以多晶材料《造。不幸的是，多晶材料未能提供充 分之基底給具有高運轉性能两求之裝置》埴種裝置，在 傅统之設計配置上，傈位在接邾榘式霣容器有單矗材料 存在之地方，因fc限制了三維設計配置之尺寸皤小之效 應· 從上面之討綸，瞭解有霈要增加离品霣矽之可用面積 俾改善裝置之三雄積臁化· (發明之概述） 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 掲示一種便於形成三維裝置配置之方法。此裝置之配 置包括一種含有第2裝置形成在第1裝置上之裝置結構 β此第1裝置，例如，你為渠式霣容器，而第2裝置具 有作動例如.偽為霣晶體。第1裝置侏形成在具有 單晶结構之基Η上，其上設有墊層•含有非單晶结構之 第1裝置之頂面上形成一墊層含有非單晶結構之第1 裝置之頂面俱凹陷低於基片之表面。結果，於基Η上形 成一凹陷。然後，藉晶膜成長技術於凹陷内形成中間雇 。於一嫡實例上，偽對基片材料及第1裝置之頂部進行 選择性晶膜成長，選擇性晶膜成長將中間雇聚集生長在 凹陷内β中間層係典型地形成為稍高於44層之平面·晶 -4 - 本紙张凡度逍用中國圉家標準（CNS ) Α4規格（210X297公釐）

432695 A7 B7 經濟部中央標準局η貝工消費合作社印製 五、發明説明 ( 3 ) 1 膜 成 長 結 果 形 成 具 有 DD 早 晶 頂 面 之 中 間 層 • 基 Η 之 平 面 化 1 1 1 産 生 均 勻 平 面 形 態 之 表 面 0 第 2 裝 置 然 後 形 成 在 第 1 裝 1 1 置 上 方 之 中 間 層 之 單 晶 表 面 0 請 1 先· 1 ( Μ 圖 式 簡 單 説 明 ) 閱 讀 1 1 第 1 圖 示 出 傳 統 之 渠 式 電 容 器 背 Φ' I 之 1 第 2 A 至 第 2 £ 匾 示 出 在 渠 上 晶 膜 矽 層 之 不 同 形 成 階 段 9 注 意 1 I 第 2 F圖 示 出 晶 膜 矽 3 層 之 不 同 形 成 階 段 事 項 再 1 1 第 3 圖 示 出 三 雒 結 構 之 良 好 實 例 * » 填 寫 本 i 第 4A 及 4B 至第 10A 及 10B 圖示出形成三維 .DRAM陣列之各種階段； 頁 1 I 第 11 nst m 示 出 含 於 第 2 A 圖 至 第 2 E 圖 之 晶 膜 矽 層 之 德 他 層 1 1 (d e 1 t a 1 ay e r ) 1 1 第 12 圖 傜 為 覆 蓋 充 琪 聚 矽 之 渠 之 晶 膜 矽 層 之 TEH 1 訂 第 1 3 圖 俱 為 描 繪 第 3 圖 之 三 維 結 構 之 模 形 以 及 1 第 1 4圖 示 出 有 及 無 德 他 層 結 構 之 三 m 棋 型 之 總 洩 漏 電 1 流 〇 I ( 發 明 之 詳 細 說 明 ) 1 \ 本 發 明 係 閱 於 裝 置 製 造 上 之 三 維 設 計 配 置 〇 本 説 明 書 I 僳 舉 形 成 在 渠 式 電 容 器 裝 置 上 之 電 晶 體 裝 置 為 例 說 明 本 1 I 發 明 0 但 是 本 發 明 之 範 圍 係 遠 大 於 所 舉 之 例 並 延 伸 到 總 1 1 體 上 具 有 三 維 配 置 t 如 第 2 裝 置 形 成 在 第 1 裝 置 上 之 配 1 I 置 ， 之 裝 置 之 製 造 〇 1 參 照 第 1 圖 9 其 示 出 藉 傳 统 技 術 1 如 N e s b i t等 氏 在 1 1 IEDH T e c h η i c a 1 D i g e s t (1 9 9 3)發 表 之 論 文 * 11 A 0 .6 I Μ B 2 2 5 6Η b T r e η c h D RAH -5 C e 11 With S e If -A 1 i g π e d 1 1 1 本紙张尺度適用中國固家標车（CNS ) Λ4規格（210X 297公釐） 432695 A? B7 五、發明説明（4 )

Buried Strap (BEST)",裡所敘述者.製造Μ式竃容器 ，此篇論文因此被本銳明書採用做為參考。電容器傈形 成在半導篇基Η 11〇内9此基Η典型地係由單晶材料做 成，本文所提之”單晶材料”傜指對竈之原子平面偽有效 地平行之結晶材料β對於熟練者熟知之各種材料皆可用 來形成基Ηβ埴種材料，例如，包括矽，緒，砷化鎵， 及III-V複合物族。含有多數材料層之基Η亦為有用。 這些基片，例如，包括一型之單晶材料形成在另一型之 單晶材料上（例如，矽形成於藍寶石上（SOS)),非晶 或多晶材料再结晶於非晶材料層（例如.绝線體上之砂 (SOI)). 於一 β竇例上.基Η你由Czochralefci技術製成之單 晶矽晶圓。晶圓之主要表面並非重要，而任何適當之方 位，如<100>, U10}或<U1>皆有用。典型地，晶囫具 有<ifl〇>之方位，因為由於低表面狀態及离載體移動性 而廣被製造。可對基Η進行重度或輕度摻入不銪原子， 如硼（Β},搽（Ρ),砷（As),或銻<Sb),以達到所需之霄 氣性質。 經濟部中央標準局員工消費合作社印装 (請先閱讀背面之注項再填寫本頁) 於良好之實例裡，榘式電容器傜形成在摻入濃度約7 X1015〜2Χ1〇ΐβ之硼之卜型<100>基片上。基片之頂面 上形成一層氮化物β此氮化物係做為深貯存渠及淺絶錁 渠之蝕刻遮軍。典型地，在形成®化物層之前須在矽基 Μ上形成約80埃（abgstro«ie>(i)之氣化物層（未園示）* 氣化物層會增進氡化物層對基片之黏性並降低層之介面 本紙張尺度適用中國闺家櫺牟（CTNS ) AWJt格（21〇〆297公釐） A7 B7 4326S5 五、發明説明（S ) 處之應力*電容器101含有充燠聚矽（poly)之榘B120。 此聚矽摻有鶄度約5Χ ID19之盥雜資.如砷·雖然， 如所逑，渠僳摻入砷雜質，但是熟悉此項技術者明白P-型摻雑之聚矽亦可逹成相同之作用•例如，P-型聚矽俗 被用於達成在功函上1伏待之移位。 N-型埋設S180你圍鐃著渠之下部·此埋設E産生P-型基Η之P-H接合，藉此形成貯存體電容器之一個搔板 ，此極板你與基片绝欲形成埋設S,渠匾之下部像 被襯以Ν-型摻雜材料，如摻砷之玻璃（ASG)。在将基片 於，例如，約1 , 0 50*0之离坩下放置約3fl分鐘後砷之雜 霣即擴散進入P-型基片，如此則完成埋殷E·埋設S形 成了電容器另一搔板，以下稱為埋設板。竃容罌之兩極 板傜用節點介霣層190隔離β如所示，節》介竃®含有 «化矽（Si3 iJ4 )及二氣化矽（Si02 )之層β節黏介電之 揸些層像_澱積Si3N4,典型葆藉化學蒸替（CO),及 再氣化而形成β沿着節點介電層上方之渠之側壁 籍， 例如，間隔件胜刻技術形成氣化物襯琿170。期瓌170之 厚度須足以使貯存體霣容器與基Η绝鐮·典型地，此襯 瓌之厚度偽約為25〜50η·β襯琛和聚矽傜凹陷而在基片 上産生凹處175,矽渠式侧壁122葆露出於此凹處。對於 約深渠，襯環及聚矽傈凹陷低於矽表面約ι5〇η·β i：面簡述了渠式電容器及其製造流程説明用之步想。 當然，實際之蕖式電容器之形成包括許多步®，例如， 從薄環之底去除節黏介電及澱稹和去除AS G。這些步® 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公釐） ^^^1 —^Έ— —^1· m n n t / i请.先閲讀背面之注$項再填寫本頁) 經濟部中央標準局員工消费合作社印裂 432695 經濟部中央標準局員工消費合作社印製 A7 _B7_五、發明説明（6 ) 為人所熟知並於 IEDM Technical Digest (1933)， Nesbit 等氏所替之"A 0.6 ；u·2 2 5 6 Mb Trench DRAM Cell With Self-aligned Buried Strap (BEST)”掲露•此篇 綸文敍述之内容為本说明軎採用做參考·另外.上述之 尺寸像為最佳之例，其值可依窸用之不同而決定* 俟製成渠後即於凹處175形成單晶材料175。耗充缜單 晶材料於榘内，可在渠之頂部形成高性能裝置，如存取 霣晶體。依本發明像利用傳統之化學蒸著（CVD)法•亦 稱為矽氣相晶膜成長（Silicon vapor-phase epitaxial g r o w t h ·其葆 S h e r a η 氏，於 N o y e s P u b 1 i c a t i ο η ( 1 9 8 7) 發表之"C h e i c a 1 V a p o r D e p o s i t i ο π f o r M i c r o e 1 e c t r o n i c principle, Technology and Application",及 Runyan 等氏於 Addison-Westley (1990)發表之"Semiconductor I n t e g r a t e d C i r c u i t s P r o c e s s i n g T e c li η o 1 o g y "裡有述 及，此兩篇文亦被本銳明書探用為參考》箪晶層被稱為 晶膜層，晶膜成長技術偽侬要在其上形成晶膜層以做為 晶膜層種子结晶之材料之結晶結構而定β如此晶膜層典 型地具有輿要在其上生長晶膜之材料相同之结晶結構。 一般，晶膜成長像在包括具有電纳器之石英反應室之 反應器内進行β電纳器支撐基Η侔利於更均勻之湛度環 境。晶膜成長法包括以高租流入反鼴室之反應劑之化學 反應。 各種矽源或預熟化劑，如四氣化矽（sici4 >，二氣矽 烷 <SiH2 Cl2 ),三氰矽烷（SiHCl3 ),及矽烷（SiH4 ) {請先閲讀背面之注$項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公* > 26C5 A7 _B7__ 五、發明説明（7 ) 供被用來生成晶膜β有鼷利用各種預熟化劑之基本之傳 送流程及反應動能，及反鼴劑於，钶如，Sherian氏於 N 〇 y e s P u b 1 i c a t i ο η ( 1 9 8 7 )發表之"C h e i c a 1 V n ρ 〇 r Deposition for Microelectronic Principle, Technology and Application",裡有述及，此篇論文 已被本説明耆採用為參考β 於一镧實例裡，晶禊成長技術偽採用”矽落擇性"以形 成單晶層。"矽遘擇性"意指晶睽層只形成在矽材料上· 因氮化物層115傜典型地圃鐃著蕖之開口，故晶膜層只 成長在渠地選擇性晶膜成長供在8D0*C至1150*0之 溫度間進行β反應室内之K力一般係設定在約1 Tor rg 約1 at*之間e i：(H), SiH2Cl2 ,及氮化饌（Bcl>之氣 體被泵入反應室以産生形成晶膜層之化學反應❶反®** 氣體之流率如下：Η在1及200 s/·之間，用於增強晶 膜成長之菝擇之SiH2Cl2及HC1，每種皆約在及1000 S C C 之間。 替代地，非邇擇性晶膜成長技術亦為有用。如熟練此 項技術者所知曉，S擇性僳依各種因素.例如，HC1* 經濟部中央標準局員工消費合作社印裝 I I ' ,· ^1 - I n I ti (請先閲讀背面之注意事項再填寫本頁) 反應溫度，使用之砂預熟化劑之型式，雜質之型式及濃 度而定。因此，藉改變這些因素能增強，降低或消除灌 擇性。非萑擇性晶膜技術在魅氮化物及矽上生長晶膜》 去除産生在氮化物上之成長之晶膜須採用磨光及/或凹 陷蝕刻步驟β 第2Α鼷至第2Ε圃示出藉選擇性晶膜技術，晶膜随署時 本紙乐尺度適用中國围家標準（CNS ) A4規格（210 X 297公釐） 3 經濟部中央標準局員工消費合作社印製 2695 A7 _B7_ 五、發明説明（8) 間之不同階段成長之情形。第2A圈僳示出晶膜層之初期 成長。因你探用遘择性晶膜技術，故自砂供壁及渠内之 聚矽之頂部两始成長。自矽Μ壁成長之晶膜2 2 0你呈單 晶结構》此單晶晶膜層開始自榘之供壁生長<111>晶面 221及（110), (100)頂面2 2 2。而自渠之頂部生長之層230 則呈現多晶之結構。當晶糢及聚矽雇生長之際它們開始 併呑而在晶躞-聚矽之介面240間形成角度β,结果形成 錐型之聚矽層β介面角0你由<111>晶面決定，其輿晶 圓表面約成54"之角度。 第2 Β匾示出在生長流程持绩進行之際生成之晶膜及聚 矽層《虚線表示前一階段（或幾俪陏段）上生長之雇β 於第2C園上，自渠之侧壁併呑之晶膜正面在聚矽錐 230之頂形成軍晶層。如上述，由於晶膜-¾矽介面你自 渠之销壁成一角度形成，故聚矽生畏成錐狀β晶膜正面 之併呑對於成功形成覆蓋充填聚砂之渠之單晶僳為重要 。例如.聚矽之正面在晶膜之正面之簡被壓擠而阻止其 等之併呑，因此，無法形成單晶層β為確保晶暌正面之 併呑，要被充《之凹陷匾域之深度D至少應為（1i/2)tan0 •其中Ϊ係凹陷地匾之直徑（若渠非為圚形或為正方形 時《傜為渠之最寬部之直徑），0僳為聚矽-晶膜介面 對晶豳表面形成之角度。 參照第2D麵，其示出晶膜正面已被併呑後之生長流程 •如所示，此階段之晶膜成長葆朝向垂直於<1U>晶面 221之方向。在渠之钿壁，晶膜層係如第2EH所示有生 -1 0 - 本紙張尺度適用中國國家標準（CNS > Α4規格（210Χ297公釐） ---------- - I 訂 I (請先閲讀背面之注意事項再填寫本頁) ^132605 A7 B7 五、發明説明（9 ) 長<3U>晶面2 65之趨勢·此晶面之生長•輿晶膜表面之 潛伏效鼴使晶膜在榘之供壁比在中央生長得隹·结果形 成晶膜凸面2 6 0。晶睽凸面260可被磨光以提供能裂造裝 置之水平< 1 〇 β >表面。 第2 F_示出晶膜在渠内生長之各镅階段之頂視鼷《如 所示，生長階段2A至2C傜分別對應於第2A·至第2C圔所 示之生長階段* 第3圄你三雄结構30 0之説明用實例β逋種结構，例 如，像以DRAH陣列蓮作β如所示，此結構含有，如參瞭 第1團所逑，形成在半導醱基片305上之渠式霣容器315 。氣化物襯環31β圍繞渠之餺壁•在榘式霣容器315之上 藉第2 Ag至第2 F圓所述之晶膜成長技術形成晶膜層350 β虚線355示出箱晶膜生長流程所産生之錐型聚矽-晶膜 介面。 經濟部中央標準局員工消费合作社印製 (請先W讀背面之注意事項再填寫本頁) 罨晶體370傜製成在晶膜靥之表面上β其你被簡化以 便於説明《此電晶髏你藉傅統之技術，如Sze所著之VLSI Technology裡所述之技術，製成，這些論文已被本説明 軎採用為參考》電晶髓包含一嗍棰匾373,此閛極匾373 典型地含有被氮化物»375覆蓋之聚矽層380及閘極倒壁 間隔件390β為減少閘棰匾之薄Η電阻而使用含有矽化 物之組合閘掻堆。矽化物，如§i(M〇Six),鉅（TaSix) ，筠USix)，矽化鈦（TiSix>,或矽化鈷U〇Six)换 可用於形成閘檯堆。替代地，fe可單獨使用鋁或射火金 屬，如箱及鉬，或與矽化物或聚矽组合使用，另外，電 -1 1 - 本紙張尺度適用中國國家標车（CNS > Λ4規格（210X297公釐） 4326S! 經濟部中央標準局員工消资合作社印製 Α7 Β7 五、發明说明（10 ) 晶齦包含拜摻雜而形成之洩極匾391及睡極匾392。淺渠 隔離360葆形成來隔離DRA«結構300與DRAM陣列裡之其它 DRAH结構》 第4 A及B園至10A及B圈示出採用第3鼷之三維結構 之三維DRAM陣列之各级。第4A至10A圜示出倒視醒，而 第4 B至1〇 B圍朗示出陣列之對應頂視匯β在此等第4至 4 10圖上共通之结構傜用共通之符被表示*雖然如所示· 使用開放位元線構造，但是，熟悉此項技術者明白當其 它之位元结構造.如摺璺位元線或其等之變更構造，皆 可採用β 參照第4Α至Β圔，其示出具有fi氮化物層420之基片 4 0 5。此基片含有在其上蝕刻而成之傳统渠式電容器410 之陣列β其示出渠式電容器之頂部俥便銳明•如所示， 渠式轚容器内充瑱有聚矽415及四周被氣化物襯瑷411圍 撓。充填聚矽之渠然後自基Η之表面凹陷·接箸，於凹 陷區生成晶膜層450俥在蕖上方形成單晶表面β晶膜層 頂部包括<311>晶面45 5及<100>平面456*晶禊層然後被 氣化以産生厚度約20〜30η*之氣化層470* 。 於第5ΑΗ上示出淺渠520之形成。欲形成淺渠，須選 擇氣化物而去除墊氮化物層420(第4Α蘭），伸能去除 墊氮化物層而保留氣化物470及晶膜層450。然後，矽基 Η被凹陷成深度稍低於襯環氣化物411，其值約為200〜 300η Β以形成淺渠^傳統之反應性離子蝕刻（RIE)係被採 用來蝕刻凹陷矽基片。為了避免去掉晶膜餍，RIE傜用 ^12·" 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） -I -I ^ϋ— 1 m HI 1 4 ^^^1 ^^^1 ^^^1 ^^^1 (請先閲讀背面之注^•項再填寫本頁) 432605 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（11) 傳统之BC1化學而成《化物遘擇性。RI«之親化物選擇性 醮足夠去掉晶瞑層但保留氣化雇*典型之氧化物之趣擇 性約為100或以上* 如第6A圔所示，然後，鞴CVD法以氣化物6 2 0，如TE0S ，充填淺渠。接著，平面化基片之表面以去除氮化物層 *平面化處理亦去除晶瞑層之<3Π>晶面，藉此以提供 平面化之表面610。 第7Α至Β圖示出形成在薬式霣容器410上方之晶禊層 450上之霄晶體710。此轚晶體71〇僳藉•例如，在晶膜 表面no上形成播牲氣化杨（未圖示）並經犧牲氣化物 注入雜質以在晶膜層450上做成摻雜之形狀而形成。如 所示，晶膜為换被注入卜型雜霣，在晶膜層被摻雜後犧 牲氣化物層即被去除並在晶膜表面上形成閛極氣化物* 接著形成閘極導線750β圈上示出閑極導结UD上覆蕃一 層，例如，氮化物層755β含有.例如，氮化物，之绝 緣制壁間隔件76Q傜形成在閘槿導纗之供面。閘棰導線 傜做為DRAH陣列之字元線。然後，進行離子注人以形成 源極匿7 3 0及洩槿匾740·如所示，拽棰匾及源極區僳被 注入Ν -型雜質。洩極區及源棰匾傺為DRAM陣列之位元線 及節點連接《電晶醸之各種组成傜利用傳統之技術裂成 。這些技術，例如•在 ** e w γ 0 r kM c G r a w - H i 1 1，1 9 8 8 年出販之S.H. Sze所著"VLSI Technolog"第二版裡有述 及，此書已被本說明軎採用為參考。 參照第8A-B圔，帶狀遮單偽用來界定兩相鄰裝置間之 -1 3- 本紙張尺度適用中國國家標準（CNS > A4規格（2丨0〆297公* ) t^n Βι^ϋ 111 m^p nn ^^^^1 (請先聞讀膂面之注意事項再填寫本頁) 4326C5 A7 B7_ 五、發明説明（) 帶狀遮睪匾810β帶狀遮軍@810僳藉執行傳統之KIE而 被去除》接著應執行各向同性（isotropic)化學乾牲刻 (CDE)以確保露出晶膜之拥壁9 CDK使晶膜鲴壁850露出 ,但保留TE0S之薄層82 0。此薄層，厚度約為50η·,傺 做為擴散阻甓》相鄰位元線間之地@β70被帚吠遮軍保 護而不致使其内之TE0S有任何消失β Ν-型»雜玻璃，如 摻砷玻璃（AS 〇或接磷玻璃（PSG),層僳形成在陣列之表 面上並藉執行RIE以在露出之晶膜侧壁8 50上形成間隔件 860及在閛極氮化物間隔件7 6 0上形成苘晡件865β典型 地，具有Ν-型通道之罨晶匾傜揉用Ν-型及Ρ-型通道電晶 驩以做為週邊支援裝置.如解碾器》欲防止在Ρ-型通道 電晶體之拽棰匾及源棰匾産生Ρ擴敗，在瘡些Ρ-型通道 電晶體上之0-型摻雜間隔件須被去除。自Ρ-型通道霣晶 髏去掉Ν-型摻雜間隔件可_採用保雄靥及額外之疲軍以 達成。 經濟部中央標準局貝工消资合作社印装 (請先閲讀背面之注意事項再填寫本頁) 然後進行退火以将Ν-型雜質自摻雜之玻迪驅至晶_镅 壁而形成Ν+層89(^典型之退火條件如下：於情氣之琢 境内以約9U0-C加熱10分鏽。但是，退火條件並非很重 要而有惲性侔有效地形成（T層890卻不會暖重地影響在 晶膜餍内之摻鶼。例如，快速熱退火（RTA)技術對於形 成Ν+層但不擾亂晶膜摻雜亦為有用。ν+層890提供8 + 擴敗與來自渠内之聚矽之Ν+擴敗間之連績性。U+層 偽稱之為埋設帶。自閛S導線上之H+摻雜層865之擴散 增大頰極及洩榷之摻雜，進而降低擴散之阻力。接著在 -1 4 _ 本紙張尺度適用十國國家樣準（CNS ) A4規格（210X297公釐） 4326° ϋ 1 經濟部中央標準局負工消費合作社印製 Α7 Β7 五、發明説明（u) 陣列上澱積一靥T EOS並平面化至蘭極之頂部895。 第8 C圈示出用於形成N+節黏擴敝與來自渠内之聚砂 之鑛«間之連接之替代技術《>如所示，帶880你藉晶朦 生長技術而形成在铒壁850上·在進行晶膜成長之際* 帶偽被摻以型雜質，為使晶暌聚集形成在晶胰《(壁 85G上而採用遵擇性晶膜技術β如所示，間隔件760及ϋ 820包括TE0S及含有氤化物之蘭極蓋7 5 5·如此.晶膜成 長偽選擇對晶膜拥壁而非對T E0S及氮化物。谙種選擇性 傜藉輿採用於生長晶膜層45 0相似之晶膜成長技術而逢 成》雖然在洩極及源極匾之露出部份898及899亦産生晶 膜生長，但是，逭些晶膜成長對裝置之功能並無不良之 影想。 使用晶膜技術形成帶偽有利於省略自P-型通道_ g 置去除摻雜之玻璃所霈之照相印刷及拽刻% 時，晶膜帶不需通火即可完成N+節黏擴敢與來自渠内 之聚矽之N+擴散間之連接。省略退火步费可降抵製_ 裝置所箱之整體熱預算（thermal budget),此你肖巾丨 者。 第SA至B圆示出用於界定相鄰位元線續散間之地g91〇 之遮罩。地區9lfl上之TE0S傜被充分地去除以韓出在@ 些地區内之矽之頂面315。為確保位元線之鑛散無氧化 物而探用過蝕刻。過蝕刻使TE0S之小凹陷充塞於相掘位 元線擴散730之間β使用各向同性CDE自氮化物側壁間隔 件去除摻雜之玻璃層（虛線930所示）。對於利用晶膜 -1 5 - 本紙張尺度適用中國國家標準（CMS ) A4規格（210 X 297公釐） ^^^1· —^ϋ· ml Β··^— Η (请先閲讀背面之注意事項再填寫本頁)

經濟部中央標準局員工消費合作社印装 五、發明説明（14 ) 帶之實例，如第9C圈所示•因無使用雄雜玻褒，故無獮 CDE. 參照第10A至B麵，然後在表面上形成高度播雜之+ 聚矽層·此聚矽雇係被平面化於閛掻895之頂部以形成 位元線接《匾110»若痛要時則藉CVD及平面化敵稍》〇介 電質，如TE〇Se位元線接鼸開口 120條界定於M0介霣層 上》在位元線接觸開口 120上之M0介電層你凹陷到霉出 聚矽110。然後，澱積金屬層150，充缜接觸開口 120· 接著蝕刻金屬雇以形成位元線之導線。 使裝置在空間上位於渠之上方之能力容許更有效率地 做成三維之設計Sfi，箱此對既定之面積增加裝置之設 置密度β但是，在不同層上之裝置間之隔離有時痛妥協 ，持別低洩漏（低功率）之應用（如可_式裝置）尤甚 β例如，若俱為製迆在渠上方之晶_靥之頂部上之存取電 晶體之DRAM胞時位元線擴散（亦卽窜晶體之洩棰）能 H擊穿"晶膜層，導致舆節點擴散産生霣氣之連接β擊穿 使貯存之電荷拽離電容器而對DRAH胞之操作性有不良之 影猶β 第1 1圔葆為具有確保渠内之H +聚矽3 3 0和製造於其上 之裝置之位元線間之隔饑之徳他摻雜層（delta doping 1 a y e r ) 3 1 0之渠式轚容器3 Q 0。德他層包括具有與貯存 體節點上方之匾域，亦即，舆霣晶之晶膜匾域（0IP+ ) 相同之導罨率之雜質原子。德他雇産生本地增昇之雜質 嬝度，此則提高擊穿貯存體節黏及位元線擴散間之霣氣 -1 6 - ...... II I —^^1 ^^^1 —^^1 1 ^ϋ> % , In ^ϋ··^SJ (請先閲读背面之注意事項再填寫本頁) 本紙張尺度通用中B阁家標準（CNS ) A4規格（210X297公釐） 4326C5 A7 B7_ 五、發明説明（15 ) 祖壁及電阻。 如第11團所示，渠聚矽你被摻以N-型雜霣，而德他雇 朗被揍以P-型雜質。雜質之濃度應足於阻止擊穿而不會 使霜流自渠式電容器洩漏。B外，德他層僳輿接合空乏 區隔離。 德他層僳與晶膜成長一起形成。如所示，换以輕度摻 雜之晶膜成長開始。晶膜層傺被摻以，例如，約1X10 17 到iXl〇3ce-3之Β(硼）。在局部形成晶暌層之後較高 磨度之B (硼）則被注人室内俥形成德他層β用來形成德 他層之Β (硼}之濃度僳介於3Χ 〜2Χ 1018之間。濃 度低於約3Χ 10 η無法阻止擊穿.但濃度高於2Χ 1018則 有促使電流洩漏之虔β為阻止Ν+雜質上之徳他靥侵入 渠，聚矽生長之厚度應約為lOflnii。俟形成靥後卽停止Β 之注入，而輕度摻雜之晶膜生長則持壤直到覆蓋渠為止 。随後，典型地施予低溫度理侔限制德他摻雑層之擴散》 實例 俐1 經濟部中央標準局員工消費合作社印製 —^^1 — - - ...... - -1- ^^—^1 ^^^1 ^^^1 ^^^1--eJ (請_先閲讀膂面之注意事項再填寫本頁) 於一項實驗上，在< 1 〇 〇 >晶圔之表面上形成，具有直 徑為300η«ι及深度為8// a之傅統之渠。此晶圔傜摻以約 1 〇 16 c β - 3之B(棚h渠之頂部凹陷到低於墊氮化物-矽 之介面約1700# η。然後晶圓則於反應器内歴經菝擇性 晶膜生長β 晶圓在反應器内於下逑之條件下進行先期烘焙：在充 谋氫（Η)氣之環境，壓力约8flT,溫度約925 °C下烘焐約 -1 7 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 432605 A7 B7 五、發明説明（认） 7 5秒。此先期之烘焙可在進行晶膜生長之前除去在介® 處之天生之氣化物·俟先期烘培後在下述條件下於反鼴 室内藉反應S i H 2 C 1 2 , H C 1及Η 2而進行钃海性晶膜成 長：在壓力約為40Τ,粗度約90 8*0下進行約7 5秒。反應 劑之流程參數如下：SiH2 Cl2約為see·, HC1約為26G see··及 B2 約為 65 slaa 第12國僳自上述之實驗製成之榘5Θ0之傳送電子躓微 (TEH)影像β如所示，聚矽520你從渠之頂部生長，而A 膜510則自渠之侧壁5 60生長。聚矽··晶禊介面530對 < 1 β 〇 >晶鬭表面彤成約5 4 °之角度，進而産生錐形聚矽 成長e因晶膜在榘韬壁之生長速率較慢，故在渠之供壁 附近晶膜表面550呈現具有<311>晶面δ40之凸出狀。 m 2 進行一項決定德他摻雜層滅低擊穿之有效性之實驗。 參照第13圖，其示出三維结構euo,如使用於DRAH陣列 之一.之祺型。結携600葆舆第3画所逑之三維结構相 似》所示之模型含有位元線擴散650Q在賴及底邊上之 數字僳表示DEAH胞大小e如所示，渠式電容器610傜藉 襯琛630而舆矽基H620隔離。於渠式電容器之頂部設有 依本發明形成之晶膜層64(U此晶膜層含有形成在其内 之德他摻雜層e德他層偽被摻以濃度約為5X10 ^cii3 之B(硼）。STI區將結構600與DRAM陣列内之其它结構隔 離。晶膜層上方設有句線660及位元線67Q·位元線偽藉 位元線擴散而接至霉晶體》同時亦模製兩只與DRAM胞 -18- 本紙張尺度適用中國國家標準（CNS ) Λ4現格（2丨0X297公釐） t. . nn (請先《讀背面之注$項再填寫本頁) 經濟部中央標準局貝工消費合作社印裝 432625 A7 _B7_ 五、發明説明（17 ) 60 0相似之S外DRAMe第1只含有摻以約2Χΐ〇ΐβ(：Β3之 Β之德他層，第2只朗無德他層。 經濟部中央標隼局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 模擬DRAH胞以潮定自渠式電容器61fl之節fc洩漏至覆 蓋在位元線擴散650上之位元線670之電流。此模擬俱箱 有限單元裝置sililator進行，此Sililator偽如Buturla 等氏於 NASCODE:Proc . 6th Inter. Conf . Nuierical Analysis of Seicο πductor Devices and Integrated Circuits, Boole Press Ltd. (1989)發表之諭文"A Hew Three-Di*eπsiοna 1 Device Sieulation p〇r*ulation" 裡所述者。參照第14圈，其示出DRAH胞模型之總洩漏電 流相對於貯存醱節黠上之罨壓之對數鼷傜，位元纗之霣 壓為0.0 V。雖然匾上只嬙出電壓到5.0 V之制定之拽漏 電流，但是，一般傳统之高密度之DRAM陣列使用之笛壓 範圍為1.8〜2.0 Ve曲線710及720分別表示自具有摻以 2)<10犯（：·3及SxlO^cn3之Β (硼）之德他層之模型産 生之洩漏電流：曲線730表示從無德他層之樓型流出之 洩漏電流。清楚地，具有德他雇（曲線710及720>之模 型示出洩瘺電流遠小於無德他層（曲综730)之模型之 洩漏電流^待別是，德他層、在約為2 V或以下準位時 有效地減少洩漏電流之數約為3倍。洩漏電流之滅少表 示结構葆符合低功率，長記億時間之應用之目榡。如此 ,對於大多高電流密度D R A Μ之應用，德他層可有效地減 少或消除擊穿之情事發生。 雖然本發明已持別參照附圖示出及說明如上，但是熟 -1 9 - 本紙張尺度適用中國S家標準（CNS ) Α4規格（210Χ297公釐） 3

五、發明説明（丨<?) 悉此項技術者當瞭解可對本發明做種種修改及變更而不 逾越本發明之精神及範圍。茲僅舉一例說明’三維結構 亦能用P-通道電晶體運作。本發明之範圍不應參照上面 之敘述，而應參照申請專利範圍各項及其等之全部等之 範圍而定。 主要元件符號說明： 經濟部智慧財產局員工涓費合作社印製 2 A,2B,2C 生長階段 110 聚矽（位元線接觸區 120 接觸開口 220 成長之晶膜 221 < 111> 222 <110>及 <111>頂面 230 層（聚矽錐） 240 介面 260 晶膜凸面 265 <3 11>晶面 300 三維結構 305 半導體基片 315 渠式電容器 316 氧化物襯環 330 N +聚矽 350 晶膜層 360 淺渠隔離 -2 0- I----：------裝------訂----*---^ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（2] Ο X 297公釐）

發明説明（11 ) A7 B7 經濟部智慧財產局員工消費合作社印製 370 電晶體 373 閘極區 375 氮化物層 380 聚矽層 390 間隔件 391 拽極區 392 源極區 405 基片 410 渠式電容器 411 氧化物襯環 415 聚矽 420 墊氮化物層 450 晶膜層 455 < 3 11 >晶面 456 < 1 00>平面 470 氧化層 500 渠 510 晶膜 520 淺渠 530 聚-晶膜介面 540 <311>晶面 550 晶膜面 560 淺側壁 -20A- I — ---.------裝------訂--------^ (請先閲讀背面之注意事項再填寫本買) 本紙張尺度適用中國國家標準（CNS ) A4規格（2I0X 297公釐） 經濟部智慧財產局員工消費合作社印製 j〇 6ΐ Α7 Β7 、發明説明（π) 600 三維結構 610 平面化之表面（渠式電容器） 620 氧化物（矽基片> 630 襯環 640 晶膜層 650 位元線擴散 660 句線 670 位元線 7 10 電晶體 720 晶膜表面 730 源極區 740 拽極區 750 閘極導線 755 氮化物層（氮化物之閘極蓋） 760 絕緣側壁間隔件 810 帶狀遮罩區 820 保留TEOS之薄層 850 晶膜側壁 860 間隔件 8765 間隔件（Ν +摻雜層） 870 地區 880 帶 890 Ν +層 1· I (^1 n I < I - - m n 丁 1^1 ΙΓ* __ __Γ 1 n ^ _ l1'—^ ^--^ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4规格（210 X 297公釐）

五、發明説明（二\ 895 898,899 910 915 5 5 6 OC 3 4 閘極頂部 露出部分 地區矽之頂面 I ^ 訂 _^· (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -20C- 本紙張尺度適用中國國家標準（CNS ) A4規格（2 ] 0 X 297公釐）

Claims (1)

1. ^32695 Μ C8 D8 々、申請專利範圍 1. 一種便於執行三維裝置配置之方法，該配置包括：具 有一第1裝置及一第2装置之一裝置結構，該第1裝 置具有一非單晶頂面，而該第2裝置則具有一作動區 ，該方法包括下列步驟： 提供一具有單晶結構之基片及一實質平面之基片表 面，其中該基片表面含有一具有實質平面之墊表面之墊 層； 在該基Η表面上製成一第1裝置，該第1裝置偽被 製成使頂面低於基片之頂面而在基片表面形成一凹處； 於該凹處内形成一中間層至高於墊表面，該中間層 具有一單晶頂部平面； 平面化該中間層及墊表面俥使該中間層之頂部平面 實質地與該基片表面齊平；以及 在頂部平面上製成一第2裝置，其中該第2裝置之 作動區僳在該頂部表面之内。 ^^^1 ^^^^1 ^^^^1 ^^^^1 ^^^^1 ^^^^1 1 Β—ϋ tn· am --- 0¾ 、ve (請先閲讀势面之注意事項再填寫本頁) 經濟部中央標準局負工消費合作社印策 本紙张尺度逍用中國國家標準（CNS ) A4現格（210 X297公釐）