TW396498B - A DRAM cell and a method of fabricating an electrical connection between a trench storage capacitor and an access transistor in a DRAM cell - Google Patents

Description

A7 B7 經濟部智慧財產局員工消費合作社印製- 五、發明説明（） (發明之領域） 本發明之領域大體上係關於動態隨機存取記憶體（DRAMs) ，尤其係關於在256Mb動態隨機存取記憶體（DRAM)記憶單 元內製造渠槽式貯存電容器和存取電晶體間之電氣連接之 方法》 (發明之背景） 動態隨機存取記憶體（DRAM)記憶單元包括兩主要組件， 一爲貯存電容器（其貯存電荷），及另一爲存取電晶體（其轉 移電荷至及自電容器）。電容器可爲平面式（形成在表面上） 或渠槽式（蝕刻入半導體基片）。於半導體產業中，記憶體 儲存容量配合不斷縮小之晶片大小之要求日益增加，渠槽 式電容器配置較平面式者受歡迎，其原因係渠槽式電容器 這種特殊之設計大大地減少電容器所需之空間卻不會損及 其電容値。 動態隨機存取記憶體（DRAM)記憶單元上之極重要及極精 巧之元件爲貯存渠槽與存取電晶體間所製成之電氣連接。 這種接觸在本項技術上常被稱爲行動對齊導電條。此導電 條（可位在表面或埋入）藉添加雜質而形成在貯存渠槽與 陣列裝置之接合處之交叉處，藉這些摻雜物，透過熱處理 步驟，自高摻雜之多晶矽充塡物（位在貯存渠槽內）外擴散 入基片（渠即自該處切斷）》用在2 56Mb動態隨機存取記憶 體（DRAM )晶格內製備自動對齊埋入條之這種方法之一在發 給Brouner等人之美國專利第5 ,360，780號，命名爲H渠槽 (請先閎讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國家標準（CNS ) A4規格（2I〇X297公釐） A7 _B7 ___ 五、發明説明（） (請先閎讀背面之注意事項再填寫本頁) 式動態隨機存取記憶體（dram)裝置之自行對齊埋入條"中 有所描述。這種方法係使用連接電容器上部之軸環和記憶 單元之通路電晶體之簡單多晶矽條，其係自條材料之均覆 沈積物所形成，此沈積物接著藉另外之蝕刻流程而自上部 表面去除。藉使用形成淺渠槽隔離（STI)以界定條之步驟’ 在本項技術中普遍地採用，可無須額外之遮罩即可形成條 〇 經濟部智慧財產局員工消費合作社印製. 在發給Hsieh氏等之美國專利第5,398,559號，命名爲 "形成極高密度動態隨機存取記憶體（MAMs)之整合互連 之方法”中描述一些用於渠槽式貯存電容器及動態隨機存 取記憶體（DRAM)陣列裝置間連接條之其它技術。這些技術 係與爾後形成爲連接條之導電層（摻雜之多晶矽爲最隹） 之沈積有關。全部之製程包括在矽基片上形成渠槽式電容 器（如上述），接著在基片上進行摻雜之多晶矽層或其它導 電材料之沈積》然後自基片部份選擇性地除去多晶矽層， 接著於基片上蝕刻更淺之渠槽。此第2條渠槽然後充塡以 氧化物，而以熟悉此項技術者所熟知之步驟在基片上形成 通路閘。接著通路電晶體藉摻雜之多晶矽層之剩餘部份而 帶接於渠槽式電容器。 第1A圖示出設有習知之連接條10之256Mb渠槽式動態 隨機存取記憶體（DRAM )記憶單元之示意圖。此結構含有蝕 刻於單晶P摻雜矽基片26內之渠槽.式電容器20。渠構12 之下層典型地充塡以N摻雜之多晶矽材料，此材料係藉絕 -4- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 B7 五、發明説明（） 緣節點介電阻障物24而與P摻雜之基片隔離。或者，若須 P摻雜時，則用P摻雜多晶矽材料充塡該渠槽12 »渠槽內 之電容器之貯存節點14係藉自行對齊埋入條10而連接至 通路電晶體之源極29。經驗得知此連接條應盡可能做得細 ，理想之大小應爲橫向上凸入Ρ摻雜井26之距離不大於 0.1 ，垂直方向上不超過淺渠槽隔離物（ST 1)28之厚度 ，此隔離物係用來隔離此記憶單元與其它毗鄰之記憶單元 。電容器之相對板係由深渠槽側壁外擴散出之N+區域所 形成，動態隨機存取記憶體（DRAM)記憶單元含有位元線27 ，此位元線係做水平配置以連接記憶單元之位元線接觸孔 25至另外之記憶單元之位元線接觸孔。動態隨機存取記憶 體（DRAM)之字元線23之一形成到毗鄰記憶單元之通路閘 29。第2陣列字元線15做垂直配置，通過渠槽式電容器及 局部之淺渠槽隔離（STI )區28，而形成到其它毗鄰記憶單 元之通路閘。 典型地，連接貯存板14和動態隨機存取記憶體（DRAM) 內之通路閘29之連接條10(第1A圖上）係藉習知之熱處理 形成，此熱處理容許存在於渠槽12內之N(或P)型雜質向 上擴散通過貯存板14(此板未摻雜且係由多晶矽做成）並 經窄孔18進入P摻雜井26內。摻雜物無法擴散透過節點介 電物24或氧化物軸環16。該製程之目的在於藉阻止N型摻 雜物流入P型井區而限制此外擴散埋入條之大小。 習知技術之埋入條形成技術具有兩主要問題。第1係在 5^银尺度適财關家辟（CNS ) A4^· ( 210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製· *-----^---^---——1T------聲.------. 經濟部智慧財產局員工消費合作社印製· A7 _B7__ 五、發明説明（） 形成埋入條後任何進一步處理之熱預算皆受到限制·>此意 謂，一旦形成連接條後在進一步之處理期間，系統僅能容 忍對昇高之溫度做有限度之曝露。在形成埋入條後，受限 之熱預算係特別地不利，因癒合布植損壞或釋出在記憶單 元之形成製程期間在矽基片中所生成之應力所需之氧化步 驟係受限在較低，較無效力之溫度下。超過記憶單元之溫 度曝露限度會導致過多之雜質自傳送閘底下之渠槽式多晶 矽充塡物外擴散至鄰近記憶單元，此摻雜物外擴散造成記 憶單元之傳送裝置特性上無法接收之改變，以及在相鄰之 記憶單元間產生漏電。 第1Β圖示出此現象之一例，此例說明於第1Α圖之習知 技術之256Mb動態隨機存取記憶體（DRAM)記憶單元上，在 進一步對動態隨機存取記憶體（DRAM)進行等於在1050 °C ，90分鐘之熱預算處理後之模擬之埋入條的外擴散情形 。從第1B圖可知產生摻雜物之過度外擴散會導致連接條 30具有危及裝置之大小。理想大小之連接條32及以習知處 理做成之連接條10(虛線所示）已提供於圖中供比較》 摻雜物之過度外擴散關聯到第2問題，此問題亦爲習知 技術之埋入式連接條形成製程之問題。此問題係關於在多 晶渠槽充塡物和矽基片之介面處產生延伸之結晶缺陷。此 介面係位在執行製程之氧化步驟期間氧化物軸環1 6膨脹 最大之地方之鄰近地區，且因此曝露於最高之應力場。在 進行氧化步驟之期間，連接至單晶矽基片之多晶矽渠槽充 -6- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注項再填寫本頁)

A7 _B7__ 五、發明説明（） (請先閱讀背面之注意事項再填寫本頁) 塡物14開始以不受控制之方式進行再結晶一般距離，此距 離可根據軸環氧化物之寬度。由於固有之高應力場使然， 多晶粒內之結晶缺陷（包括孿晶，堆叠缺陷等）則成爲在與 相鄰基片之介面處產生缺陷之原因。當發生這種缺陷時， 在該處產生之結晶缺陷會推至更遠而進入基片，進而能損 及裝置》 經濟部智慧財產局員工消費合作社印製 第1C圖顯示在習知技術上當形成埋入式連接條後執行 氧化處理之結果。在進行此處理期間，氧能自基片表面36 擴散進入軸環氧化物16內而氧化多晶矽渠槽充塡物14之 側壁以及基片26 »此軸環之膨脹物34會導致高的應力準 位及在基片上產生延伸之結晶缺陷，如環繞著氧化物軸環 之最大膨脹部份之易位及堆叠，進而會在相關電晶體之接 合處產生漏電。如果在一或多個氧化步驟期間建立之應力 會低於產生結晶缺陷之臨界準位時.及如果在氧化步驟後有 足夠之熱預算藉退熱法釋出應力時，則可防止延伸結晶缺 陷之形成〇因此，能容許進行適當之應力釋放退熱之高熱 預算對於成功地製造具有深渠槽及埋入式連接條之動態隨 機存取記憶體（DRAM)極爲重要的。 因此，本發明之目的在於提供一種用於連接存取電晶體 至256Mb動態隨機存取記憶體（DRAM)記憶單元之渠槽式貯 存電容器之方法，此方法能容許比習知技術之方法更高之 熱預算俾執行動態隨機存取記憶體（DRAM)之進一步處理且 能做適宜之應力釋放而無過度之摻雜物外擴散。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 ΒΊ____ 五、發明説明（） (發明之槪述） (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 一種用於在動態隨機存取記憶體（dram >記憶單元中製造 渠槽式貯存電容器與存取電晶體間之電氣連接之方法，其 中該連接係藉磊晶成長法成長單晶矽層而形成’渠槽式貯 存電容器係藉在半導電材料之基片上蝕刻一井而形成，該 半導電材料具有使其變成第1導電性之摻雜物，另用具有 使半導電材料成爲第2導電性之雜質之摻雜物之半導電材 料襯裡該井，並容許造成第2導電性之摻雜物局部擴散進 入原來之基片，第2導電性之局部擴散之摻雜物完全包圍 該渠槽及井，該渠槽內充塡以具有使半導電材料成爲第1 及第2導電性之一之摻雜物之半導電材料，並藉介電材料 層與原來基片隔離》接著，對該渠槽行凹陷蝕刻並形成一 絕緣氧化軸環。新形成之渠槽，不如原來之渠槽那麼深， 然後充塡以摻雜或非摻雜之多晶矽。該渠槽再做第3次之 蝕刻以露出渠槽之側壁，接著自此側壁藉磊晶成長法（epi) 形成單晶矽層。該磊晶成長法可爲選擇或非選擇性。非選 擇性之磊晶成長法倂用磨光步驟，若採用選擇性磊晶成長 法時則不需該磨光步驟。在渠槽式貯存電容器與存取電晶 體間形成實際之電氣連接係藉形成存取電晶體之主動區而 完成，該主動地區促使存在於貯存渠槽之摻雜物選擇性地 外擴散通過多晶矽充塡區及磊晶成長之單晶半導電層，而 進入原來井之選定部份。 (附圖之簡單說明） -8- 本紙張尺度適用中國國家標準（CNS ) A4g ( 210X297公釐） B7_；___ 五、發明説明（） 爲更瞭解本發明，下面將參照附圖做詳細之說明。 其中： (請先閱讀背面之注意事項再填寫本頁) 第1A圖顯示具有習知技術之埋入式連接條之技術所製 成之自動對齊埋入條之習知2 56Mb渠槽式動態隨機存取記 憶體（DRAIH)之橫斷面側視圖： 第1B圖顯示在對第1A圖之動態隨機存取記憶體（DRAM) 施予等於1 050 °C，90分鐘之熱預算之熱處理後之模擬之 埋入式連接條之外擴散情形； 第1C圖顯示在形成埋入條後執行氧化步驟期間，第1A 圖之渠槽式記憶單元之軸環氧化層之膨脹情形： 第2A圖顯示在本發明方法之初期階段出現之動態隨機 存取記憶體（DRAM)記憶單元之深渠槽； 第2B圖顯示在執行本發明之磊晶成長技術前出現之動 態隨機存取記憶體（DRAM)記憶單元之深渠槽； 第2C-G示根據本發明之方法所發生之單晶矽區之磊晶 成長之不同階段； 第2H圖顯示磊晶生長之完成階段之第2F圖之頂視圖； 經濟部智慧財產局員工消費合作社印製 第3圖顯示出現在根據本發明所建構之256Mb動態隨機 存取記憶體（DRAM)內之磊晶成長單晶矽區；及在對此256Mb 動態隨機存取記憶體（ DRAM )記憶單元施予等於1 050 °C， 90分鐘之熱預算之處理後之模擬埋入條之外擴散情形。 (發明之詳細說明） 本發明提供一種用於在動態隨機存取記憶體（DRAM)記憶 -9- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 _B7______ 五、發明説明（） (請先聞讀背面之注意事項再填寫本頁) 單元中之貯存電容器與存取電晶體間形成導電連接條之方 法。根據本發明所建構之256Mb動態隨機存取記憶體（DRAM) 記憶單元40係顯示.於第2A-2H及3圖》 經濟部智慧財產局員工消費合作社印製· 參照第2A圖，動態隨機存取記憶體（dram) 40含有P井33 ，此P井33係藉蝕刻深渠槽深到第1高度65而進入添加2 X 1017cra3之硼摻雜物之P型矽基片37內此渠槽係採用傳 統方法形成，熟練此項技術者當熟知其細節》渠槽之深度 並不重要，因此可依方便隨意選定。接著，用摻砷之四乙 氧基砂院（tetraethyloxy silane，TEOS)之薄層覆蓋新蝕 刻出之渠，並容許N -型摻雜物局部擴散進入P型基片而在 P型矽基片上形成埋入板70，此將產生圍繞著渠槽之N-型 摻雜層35，進而使P井33與P基片37隔離，然後，在渠 槽之側壁形成節點介電物38，.及充塡渠槽有摻入5X 1 〇19era3之砷之多晶矽，或者，若需要P型摻雜時則充塡P 載體於渠槽內，此N(或P)摻雜之多晶矽隨後蝕刻至第2高 度50，然後，沈積50nra之CVD氧化物層並藉間隔物片蝕刻 技術形成氧化物軸環39。然後回塡渠槽以摻雜或非摻雜之 多晶矽72。迄這點爲止係以習知之方式處理256Mb動態隨 機存取記憶體（DRAM) » 參照第2B圖，多晶砂層72蝕刻至第3高度74，其典型 地具有100到200nm之深度》於進行此項蝕刻步驟之際， 在前述步驟上形成之氧化物軸環3.9亦沿著矽渠槽之側壁 41向下去除至形成貯存板之多晶矽72之上部74 » -10- 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） A7 _B7______ 五、發明説明（） 第2C-2G示出利用選擇性磊晶成長法（epi )自渠槽之側 壁41成長單晶矽層60。從渠之側壁開始，單晶矽epi層 60之不同成長階段係標以42到46。第2H圖顯示這些不同 成長階段之斷面圖。單晶層60在隨後之動態隨機存取記憶 '體（DRAM)處理上會·實質地防止存在渠內之N型摻雜物做過 度之外擴散》第2C圖顯示出epi層60開始自渠槽之側壁 41成長（111)小平面51，及（110)，（100)上部平面53。 epi層60以多晶矽62(即，非結晶）自多晶矽充塡物72成長 成錐型區56(於第2E圖可窺全貌）》第2G圖顯示出多晶矽 epi介面54位於（111)平面（相等於以51表示之那些平面） ，對渠槽之側壁41形成54.7度之角度52。在成長階段44 所示之時間（參照第2E圖），自渠槽之側壁開始成長之epi 之前部被吞沒而於多晶矽錐56.之頂部形成單晶層58 » 選擇性晶膜生長流程係在溫度800 °C到1000 °C，反應室 之壓力一般爲1到80Tor r下進行，氫氣係以1到200rol / sec之流動率泵送進入反應室，在反應室內HC1氣體之流動 率係設定在100到1000cra3/sec，磊晶成長步驟可藉取消 HCI氣體流而執行非選擇性之處理》這種情形，須要額外 之磨光及凹陷蝕刻步驟。 第3圖示出在進一步執行本發明之處理後顯現在_2 5 6Mb 動態隨機存取記憶體（DR AM)記憶單元上藉磊晶成長法形成 之單晶矽區60。如圖示，淺渠隔離區84係依標準之P0R 256Mb流程而沿著主動區82形成。進一步之動態隨機存取 -11- 本紙張尺度適用中國國家標準（CNS > Λ4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) _1_________Γ — —-I —--------訂-- 經濟部智慧財產局員工消費合作社印製· A7 _B7____ 五、發明説明（） 記憶體（DRAM )處理，係藉控制在渠內之N(或P)型摻雜物之 外擴散而在渠槽式電容器之側壁形成埋入條90。 比較第3及1A圖顯示出藉磊晶成長法形成之單晶矽區60 之結晶層更能在進行形成埋入條之處理步驟期間防止摻雜 物之過度之外擴散，此點係與正常之多晶矽粒區66不同6 此差異可比較根據本發明所製成之埋入條90(第3圖）和依 習知技術所製成之埋入條1〇(第1A圖）即可明白。當單晶區 60成長後額外之熱預算則可用來做周遭地區中之應力釋 放退火，而無來自N摻雜多晶矽70過度外擴散進入基片區 之情事，習知技術無執行應力釋放退火之熱預算。 埋入條90(第3圖）之形成係依不含任何應力退火之熱預 算，再加上在1050 °C進行90分鐘應力釋放所需之額外熱 預算而定，此使其與第1B圖上使用並導致埋入埋入條過度 外擴散30之習知技術方法相同。從第3圖之模擬結果可知 埋入條橫向擴散進入P井37之距離係小於0.1 #m，此可確 保傳送裝置之短通道之轉出/轉入不受影響。另外，第3 圖之埋入條擴散之垂直深度76小於STI深度80係確保不會 有條間漏電之情事發生。爲做比較，第1B圖之構造繪成與 第3圖者相同，並用相同之熱預算進行模擬，但沒有利用 磊晶成長以形成埋入條之方法。從第1B圖中可知，埋入條 之外擴散物30已超過（在橫向上約0.15 μ ra)且會損及傳送 裝匱，但是，使用本發明之技術，第3圖上所示之連接條 90很淸楚地剛好接近理想連接條32之大小.（第1B圖）。 -12- 本紙張尺度適用中國國家標準（CNS ) A4M ( 210X297公釐） (請先閲读背面之法意事項再填寫本買) i,__----^---,11 經濟部智慧財產局員工消費合作社印製 A7 _B7___________ 五、發明説明（) 從上述應可瞭解本發明克服了傳統之2 5 6Mb動態隨機存 取記憶體（DRAM)記憶單元上之埋入條之許多問題。尤其是 ，本發明在形成埋入條後容許有較大之熱預算以製造 2 5 6Mb動態隨機存取記憶體（DRAM)記憶單元。本方法亦阻 止了因無控制埋入條之再結晶所造成之矽基片中瑕疵之形 成。 應明白上述之實例僅做爲說明而熟悉此項技術者可採用 與上述元件等效功能之元件做種種合:理之修飾及變化0任 何及所有這種修改或變更，及其它熟悉此項技術者淸楚之 方法應含於申請專利範圍所界定之本發明的範疇及精神》 元件符號對照表 (請先間讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 10 白 行 對 齊 埋 入 條 12 渠 槽 14 儲 存 節 點 15 第 二 陣 列 字 元 線 16 氧 化 物 軸 環 20 渠 槽 式 電 容 器 23 DRAM 字 元 線 24 絕 緣 節 點 介 電 組 障 物 26 單 晶 P 接 雜 砂 基片 28 淺 渠 jMe 槽 隔 離 29 通 路 電 晶 體 之 源 極 30 過 度 之 埋 入 條 外 擴 散 -13 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） A7 五、發明説明（） 經濟部智慧財產局員工消費合作社印製 33 P井 34 軸環之膨脹物 36 基片表面 37 P型矽基片 38 節點介電物 41 矽渠槽側壁 50 第二高度 52 角度 56 錐形區 60 單晶矽層 62 多晶矽 65 第一高度 70 埋入板 72 多晶矽 74 第三高度 80 STI深度 82 主動區 90 埋入條 -14- (請先聞讀背面之注意事項再填寫本頁) -Έ- 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

Claims (1)

1. 六、申請專利範圍 (請先間讀背面之注意事項再填寫本頁) 第86102099號「動態隨機存取記憶體（DRAM)記憶單元以及 在動態隨機存取記憶體（DRAM)記憶單元中製造渠槽式貯存 •電容器與存取電晶體間之電氣連接之方法」專利案 (88年12月 日修正） 六、申請專利範圍： 1 · 一種動態隨機存取記憶體（DRAM )記憶單元，其含有渠 槽式貯存電容器，存取電晶體及導電區，該渠槽式貯 存電容器具有形成在半導電材料基片上之渠槽，該半 導電材料具有使其成爲第1導電性之摻雜物，該渠槽 襯以具有能成爲第2導電性之摻雜物之半導電材料， 該第2導電性之該摻雜物同時局部擴散進入該基片內 ，該渠槽另襯以介電材料層且充塡具有能成爲該第1 及第2導電性之一之摻雜物之半導電材料，再局部蝕 刻該渠槽，襯以氧化物軸環，及充塡摻雜或非摻雜之 半導電材料；該存取電晶體係形成在該基片上：在該 基片上之該導電區係連接該渠槽式貯存電容器及該存 取電晶體，其特徵爲： 經濟部智慧財產局員工消費合作社印製 配置在該渠槽內之單晶半導電材料層，該單晶半導 體材料在該存取電晶體形成期間藉限制該摻雜物經該 單晶半導電材料外擴散而控制該導電區之大小。 2 .如申請專利範圍第1項之動態隨機存取記憶體（DRAM) 記憶單元，其中該導電區具有一避免與鄰近之DRAM 記憶單元產生電氣崩潰所選定之一預定大小》 本紙張尺度逋用中國國家操準（CNS ) A4規格（210X297公釐） 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 ^ .如申請專利範圍第1項之動態隨機存取記憶體（DRAM) 記憶單元，其中該單晶半導電材料係藉磊晶成長法 (epi)從該渠槽之側壁成長。 4 .如申請專利範圍第3項之動態隨機存取記憶體（DRAM) 記憶單元，其中該磊晶成長法係選擇性磊晶成長法。 5 .如申請專利範圍第1項之動態隨機存取記憶體（DRAM) 記憶單元，其中該磊晶成長法係非選擇性磊晶成長法 D 6. —種在動態隨機存取記憶體（DRAM)記憶單元中製造 渠槽式貯存電容器及存取電晶體間之電氣連接之方 法，該渠槽式貯存電容器含有形成在半導電材料基片 上之渠槽，該半導電材料具有使其成爲第1導電性之 摻雜物，該渠槽襯以具有成爲第2導電性之摻雜物之 半導電材料，該第2導電性之該%雜物亦局部擴散進 入該基片內，該渠槽另襯以介電材科層，充塡以具有 能成爲該第1及第2導電性之一之摻雜物之半導電材 料，再局部蝕刻該渠槽，襯以氧化物軸環，充塡摻雜 或非摻雜之半導電材料，該方法包括下列步驟： 蝕刻該氧化物軸環之該層及該半導電材料之該層 之部份以再開口該渠槽之一部份： 以單晶半導電材料充塡該渠槽之該部份；及 在該基片上形成該存取電晶體之主動區，該主動區 之形成選擇性地控制該摻雜物沿著經該單晶半導體材 -2- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先聞讀背面之注意事項再填寫本頁)

   六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 料及該基片之選定部份延伸之路徑外擴散，該路徑係 導電性以對該渠槽式貯存電容器及該存取電晶體進行 電氣連接。 7. 如申請專利範圍第6項之方法，其中以該單晶半導電 材料充塡該渠槽之該部份之該步驟包括藉磊晶成長法 (e p i )成長該材料之步驟。 8. 如申請專利範圍第7項之方法，其中藉磊晶成長法 (epi)成長該單晶材料之步驟包括： 同時分別自該渠槽之側壁成長單晶層於該渠槽及自 存在在於該渠槽內之該摻雜或非摻雜半導電成長多晶 矽層；及在自該渠槽側壁成長之該單晶層沒入該摻雜 或非摻雜之半導電材料之頂部之處形成單晶層。 9. 如申請專利範圍第6項之方法，其中該單晶半導電材 料爲矽。 10. 如申請專利範圍第6項之方法，其中該單晶半導電材 料在外擴散期間被摻 經濟部智慧財產局員工消費合作社印製 11. 如申請專利範圍第6項之方法，其中對該介電材料層 之蝕刻及該半導電材料蝕刻以便再開口該渠槽之一那 份之步.驟係包含凹陷蝕刻步驟。 1 2 .如申請專利範圍第6項之方法.，其中該第1導電性係 P -型及該第2導電性係N -型。 13·如申請專利範圍第6項之方法，其中該路徑包括自該 渠槽外擴散之N型摻雜物。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A8 B8 C8 D8 六、申請專利範圍 (請先聞讀背面之注意事項再填寫本頁) 1 4 . 一種在動態隨機存取記憶體（DRAM )記憶單元中製造渠 槽式貯存電容器與存取電晶體間之電氣連接之方法， 包括下述步驟： 在半導電材料之基片上蝕刻出渠槽，該半導電材料 具有使其成爲第1導電性之摻雜物， 該渠槽襯以半導電材料，該半導電材料具有使其成 爲第2導電性之摻雜物， 局部擴散該造成第2導電性之摻雜物進入該基片： 在該渠槽上襯以一介電材料層； 用半導電材料，充塡該渠槽，該半導電材料具有使其 成爲第1或第2導電性之摻雜物； 蝕刻該介電材料層及該半導電材料之一部份以便局 部性地再開口該渠； 用氧化物再充塡該渠槽之該局部性再露出之部份； 選擇性地蝕刻該氧化物以形成介電軸環； 用摻雜或非摻雜之多晶矽再充塡該第2渠槽： 經濟部智慧財產局員工消費合作社印製 蝕刻該摻雜或非摻雜之多晶矽層及該介電氧化物軸 環之部份以局部性地再開口該渠槽； 從該渠槽之側壁成長單晶層：及 在該基片上形成該存取電晶體之主動區，該主動區 之形成控制該摻雜物沿著經該單晶半導電材料及該基 片之選定部份兩者延伸之路徑外擴散，該路徑係導電 性，用於電氣連接對該渠槽式貯存電容器及該存取電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 六、申請專利範圍 晶體。 (請先閱讀背面之注意事項再填寫本頁) 15.如申請專利範圍第14項之方法’其中該第1導電性係 P型。 16 .如申請專利範圍第14項之方法，其中該第2導電性係 N型β ; 17 .如申請專利範圍第14項之方法，其.中自該渠槽之側壁 成長該單晶層之步驟包括磊晶成長法（epi) » 18. 如申請專利範圍第17項之方法，其中該磊晶成長法係 選擇性的。 19. 如申請專利範圍第17項之方法，其中該磊晶成長法係 非選择性的。 ' 2〇.如申請專利範圍第14項之方法，彳其中成長該單晶磊晶 (epi)層之步驟包括下述步驟： 自渠槽之側壁成長具有（111)小平面及（110)和 (100)頂部平面之單晶層； 自摻雜或非摻雜多晶矽充塡區成長多晶矽： 經濟部智慧財產局員工消費合作社印製 形成該多晶矽充塡區及該單晶區間之介面，此介面 係位於（111)平面上並對該渠槽之側壁形成54.7度之 角度：及 在多晶矽錐之頂部形成單晶層，自渠側壁成長之單 晶層係沒入該頂部。 21.如申請專利範圍第20項之方法，其中該單晶矽磊晶 (epi)區阻止存在於該渠槽內之未受控制之摻雜物流 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) 六、申請專利範圍 入該基片區。 22.如申請專利範圍第20項之方法，其中磊晶成長法係在 溫度爲800至1000 °C之反應室內進行，反應室之壓力 係設定在1至80托（torr)，氫氣係以1至200ral/sec 之流速泵送進入反應室，HC1氣體流率係設定在100 至 1000cra3/sec 之間。 23·如申請專利範圍第20項之方法，其中形成該渠槽式貯 存電容器及該存取電晶體間之電氣連接之該導電路 徑側面突入該基片不超過0.1 #ra。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -6- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）