FR2752492A1 - Dispositif de memoire a semiconducteurs ayant un condensateur - Google Patents

Abstract

Un dispositif de mémoire à semi-conducteurs comprend un substrat (10), un transistor de transfert (16a, 18a) formé sur le substrat et un condensateur de stockage de charge connecté à l'une des régions de source/drain du transistor. Le condensateur de stockage de charge comporte une couche conductrice en forme de tronc, au moins une première couche conductrice en forme de branche, une couche diélectrique (42a) et une couche conductrice supérieure (44). Les couches conductrices en forme de tronc et en forme de branche forment l'électrode de stockage du condensateur, tandis que la couche conductrice supérieure forme une électrode opposée du condensateur.

Description

DISPOSITIF DE MEMOIRE A SEMICONDUCTEURS AYANT UN CONDENSATEUR La présente

invention concerne de façon générale les disposi- tifs de mémoire à semiconducteurs, et elle concerne plus particulièrement 5 une structure d'une cellule de mémoire vive dynamique (ou DRAM) ayant un transistor de transfert et un condensateur de stockage de charge de type en arbre. La figure 1 est un schéma de circuit d'une cellule de mémoire classique pour un dispositif DRAM. Comme représenté sur le dessin, une 10 cellule de DRAM est constituée essentiellement par un transistor de transfert T et un condensateur de stockage de charge C. Une source du transistor de transfert T est connectée à une ligne de bit BL correspon- dante, et un drain de ce transistor est connecté à une électrode de stockage 6 du condensateur de stockage de charge C. Une grille du tran- 15 sistor de transfert T est connectée à une ligne de mot WL correspon- dante. Une électrode opposée 8 du condensateur est connectée à une source de tension constante. Une pellicule diélectrique 7 est formée en- tre l'électrode de stockage 6 et l'électrode opposée 8. Dans le processus de fabrication d'un dispositif DRAM, un con- 20 densateur pratiquement bidimensionnel, que l'on appelle un condensa- teur de type plan, est utilisé essentiellement pour un dispositif DRAM classique ayant une capacité de mémoire inférieure à 1 Mo (mégaoctet). Dans le cas d'un dispositif DRAM ayant une cellule de mémoire qui utilise un condensateur de type plan, des charges électriques sont stockées sur 25 la surface principale d'un substrat semiconducteur, ce qui fait que la surface principale doit avoir une aire élevée. Ce type de cellule de mé- moire ne convient donc pas pour un dispositif DRAM ayant un niveau d'intégration élevé. Pour un dispositif DRAM à haut niveau d'intégration,

comme un dispositif DRAM avec plus de 4 Mo de mémoire, on a introduit un condensateur tridimensionnel, que l'on appelle un condensateur de type empilé ou de type tranchée. Avec le condensateur de type empilé ou de type tranchée, il a 5 été possible d'obtenir une plus grande capacité de mémoire dans un vo- lume similaire. Cependant, pour réaliser un dispositif à semiconducteurs ayant un niveau d'intégration encore plus élevé, comme un circuit à très haut niveau d'intégration (ou VLSI) ayant une capacité de 64 Mo, un con- densateur ayant une telle structure tridimensionnelle simple, comme le 10 type empilé ou le type tranchée classique, s'avère insuffisant. Une solution pour augmenter la capacité électrique d'un condensateur consiste à utiliser ce que l'on appelle le condensateur empilé du type à ailettes, qui est proposé par Ema et al. dans "3-Dimensional

Stacked Capacitor Cell for 16M and 64M DRAMs", International Electronic 15 Devices Meeting, pages 592-595, décembre 1988. Le condensateur em- pilé du type à ailettes comprend des électrodes et des pellicules diélec- triques qui s'étendent horizontalement avec une forme en ailettes dans un ensemble de couches empilées, pour augmenter les aires de surface des électrodes. Des dispositifs DRAM ayant le condensateur empilé du 20 type à ailettes sont également décrits dans les brevets des E.U.A. n 5 071 783; 5 126 810 et 5 206 787. Une autre solution pour améliorer la capacité électrique d'un condensateur consiste à utiliser ce que l'on appelle le condensateur em- pilé de type cylindrique, qui est proposé par Wakamiya et al. dans 25 "Novel Stacked Capacitor Cell for 64-Mb DRAM", 1989, Symposium on VLSI Technology, Digest of Technical Papers, pages 69-70. Le conden- sateur empilé de type cylindrique comprend des électrodes et des pelli- cules diélectriques qui s'étendent verticalement avec une forme cylindri- que, pour augmenter les aires de surface des électrodes. Un dispositif 30 DRAM ayant le condensateur empilé de type cylindrique est également décrit dans le brevet des E.U.A. n 5 077 688. Avec la tendance vers une densité d'intégration accrue, il est nécessaire de réduire encore davantage la taille de la cellule de DRAM dans un plan (c'est-à-dire l'aire qu'elle occupe dans un plan). De façon 35 générale, une réduction de la taille des cellules conduit à une réduction

de la capacité de stockage de charge (capacité électrique). De plus, lors-

que la capacité électrique est réduite, la probabilité d'apparition d'erreurs transitoires sous l'effet de l'incidence de rayons a est augmentée. Il existe donc dans cette technique un besoin portant sur la conception 5 d'une nouvelle structure pour un condensateur de stockage qui puisse procurer la même capacité électrique, tout en occupant une aire plus fai- ble dans un plan, et sur un procédé approprié pour fabriquer la structure.

Un but de l'invention est donc de procurer un dispositif de mé- moire à semiconducteurs ayant une structure de condensateur de type en 10 arbre permettant de disposer d'une aire accrue pour le stockage de charge. Un mode de réalisation préféré de l'invention procure un dispo- sitif de mémoire à semiconducteurs ayant un condensateur. Le dispositif de mémoire à semiconducteurs comprend un substrat, un transistor de 15 transfert ayant des régions de source/drain, formé sur le substrat, et un condensateur de stockage de charge, connecté électriquement à l'une des régions de source/drain du transistor de transfert. Le condensateur de stockage de charge comprend une couche conductrice en forme de tronc ayant une extrémité inférieure connectée électriquement à l'une des 20 régions de source/drain du transistor de transfert. La couche conductrice en forme de tronc s'étend tout d'abord pratiquement verticalement à par- tir de l'extrémité inférieure, sur une certaine distance, et elle s'étend ensuite vers l'extérieur, de façon pratiquement horizontale. Le condensateur comprend également au moins une couche conductrice en forme de 25 branche ayant une section transversale pratiquement en L. La couche conductrice en forme de branche a une extrémité connectée à la surface supérieure de la couche conductrice en forme de tronc. La couche conductrice en forme de tronc et la couche conductrice en forme de branche forment en combinaison une électrode de stockage pour le condensateur 30 de stockage de charge. Une couche diélectrique est formée sur des surfaces à nu de la couche conductrice en forme de tronc et de la couche conductrice en forme de branche, et une couche conductrice de recouvrement recouvre la couche diélectrique. La couche conductrice de recouvrement remplit la fonction d'une électrode opposée du condensateur 35 de stockage de charge.

Conformément à un second mode de réalisation préféré de l'in- vention, la couche conductrice en forme de tronc est connectée électri- quement à l'une des régions de drain/source du transistor de transfert, et elle peut avoir une section transversale en T ou en U. La couche con- 5 ductrice en forme de branche a de façon générale une forme cylindrique creuse. Un troisième mode de réalisation préféré de l'invention procure un dispositif de mémoire à semiconducteurs ayant un condensateur. Le dispositif de mémoire à semiconducteur comprend un substrat, un tran- 10 sistor de transfert ayant des régions de source/drain, formées sur le substrat, et un condensateur de stockage de charge connecté électri- quement à l'une des régions de source/drain du transistor de transfert. Le condensateur de stockage de charge comprend une couche conductrice en forme de tronc ayant une extrémité inférieure connectée électrique- 15 ment à l'une des régions de source/drain du transistor de transfert. La couche conductrice en forme de tronc s'étend tout d'abord de façon pra- tiquement verticale à partir de l'extrémité inférieure, sur une certaine distance, et elle s'étend ensuite vers l'extérieur, de façon pratiquement horizontale. Le condensateur comprend également au moins une pre- 20 mière couche conductrice en forme de branche, chacune d'elles compre- nant un premier segment et un second segment. Le premier segment a une première extrémité connectée à la surface supérieure de la couche conductrice en forme de tronc et il s'étend verticalement vers le haut. Le second segment a une extrémité connectée à la seconde extrémité du 25 premier segment et il s'étend horizontalement. La couche conductrice en forme de tronc et la première couche conductrice en forme de branche forment en combinaison une électrode de stockage du condensateur de stockage de charge. Le condensateur comprend en outre une couche di- électrique recouvrant des surfaces à nu de la couche conductrice en 30 forme de tronc et de la couche conductrice en forme de branche, et une couche conductrice de recouvrement sur la couche diélectrique, la cou- che conductrice de recouvrement remplissant la fonction d'une électrode opposée du condensateur de stockage de charge. Conformément à un quatrième mode de réalisation préféré de 35 I'invention, la couche conductrice en forme de branche comprend en ou-

tre une seconde couche conductrice en forme de branche ayant une forme de pilier ou une section transversale en T. Conformément à un cinquième mode de réalisation préféré de l'invention, le second segment de la première couche conductrice en 5 forme de branche s'étend horizontalement vers l'extérieur à partir de l'autre extrémité du premier segment. Conformément à un sixième mode de réalisation préféré de l'in- vention, le second segment des premières couches conductrices en forme de branche s'étend horizontalement vers l'intérieur à partir de l'au- 10 tre extrémité du premier segment. Conformément à un septième mode de réalisation préféré de l'invention, le second segment de la première couche conductrice en forme de branche s'étend horizontalement à partir de l'autre extrémité du premier segment, en direction d'un autre côté du même premier segment. 15 D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation préférés, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés, dans lesquels: La figure 1 est un schéma de circuit d'une cellule de mémoire 20 d'un dispositif DRAM; Les figures 2A à 2H sont des coupes illustrant un premier mode de réalisation d'un dispositif de mémoire à semiconducteurs conforme à l'invention, et un procédé conforme à l'invention pour fabriquer ce dispo-

sitif; 25 Les figures 3A à 3E sont des coupes illustrant un second mode de réalisation d'un dispositif de mémoire à semiconducteurs conforme à l'invention, et un procédé conforme à l'invention pour fabriquer ce dispo-

sitif; La figure 4 est une coupe illustrant un troisième mode de réalisation d'un dispositif de mémoire à semiconducteurs conforme à l'inven-

tion, et un procédé conforme à l'invention pour fabriquer ce dispositif; Les figures 5A à 5D sont des coupes illustrant un quatrième mode de réalisation d'un dispositif de mémoire à semiconducteurs con- forme à l'invention, et un procédé conforme à l'invention pour fabriquer 35 ce dispositif;

Les figures 6A et 6B sont des coupes illustrant un cinquième mode de réalisation d'un dispositif de mémoire à semiconducteurs con- forme à l'invention, et un procédé conforme à l'invention pour fabriquer ce dispositif; 5 La figure 7 est une coupe illustrant un sixième mode de réali- sation d'un dispositif de mémoire à semiconducteurs conforme à l'inven- tion, et un procédé conforme à l'invention pour fabriquer ce dispositif; et Les figures 8A à 8E sont des coupes illustrant un septième mode de réalisation d'un dispositif de mémoire à semiconducteurs conforme à l'invention, et un procédé conforme à l'invention pour fabriquer ce dispositif. Premier mode de réalisation préféré On va décrire un premier mode de réalisation d'un dispositif de mémoire à semiconducteurs ayant un condensateur de stockage de 15 charge de type en arbre, conforme à l'invention, en se référant aux figu- res 2A à 2H.

En se référant à la figure 2A, on note que l'on applique à une surface d'un substrat en silicium 10 une oxydation thermique par la tech- nique LOCOS (oxydation locale de silicium), et on forme ainsi une couche 20 d'oxyde de champ 12 ayant par exemple une épaisseur d'environ 300 nm. Ensuite, on forme une couche d'oxyde de grille 14 ayant une épaisseur qui est par exemple d'environ 15 nm, en soumettant le substrat en sili- cium 10 au traitement d'oxydation thermique. On dépose ensuite sur la totalité de la surface du substrat en silicium 10 une couche de silicium 25 polycristallin ayant une épaisseur qui est par exemple d'environ 200 nm, en utilisant le procédé CVD (dépôt chimique en phase vapeur), ou LPCVD (dépôt chimique en phase vapeur à basse pression). Pour obtenir une couche de silicium polycristallin ayant une faible résistance, on im- plante dans la couche de silicium polycristallin des impuretés appro- 30 priées, comme par exemple des ions de phosphore. On dépose de préfé- rence une couche de métal réfractaire sur la couche de silicium polycris- tallin, après quoi on accomplit un traitement de recuit pour former une couche de silicium polycristallin/siliciure, de façon à réduire encore da-

vantage la résistance de la couche. Le métal réfractaire peut être du 35 tungstène (W), et son épaisseur est par exemple d'environ 200 nm. En-

suite, on soumet le silicium polycristallin/siliciure à un processus de défi- nition de motif, pour former des électrodes de grille (ou lignes de mot) WL1 a WL4, comme représenté sur la figure 2A. Ensuite, on implante par exemple des ions d'arsenic dans le substrat en silicium 10, par exemple à 5 une énergie de 70 keV et une dose d'environ 1 x 1015 atomes/cm. Dans cette étape, les lignes de mot WL1 à WL4 sont utilisées à titre de cou- ches de masquage. Il en résulte que des régions de drain 16a et 16b et des régions de source 18a et 18b sont formées dans le substrat en sili- cium 10. 10 En se référant ensuite à la figure 2B, on note qu'à l'étape sui- vante une opération de CVD est effectuée pour déposer une couche iso- lante 20, consistant par exemple en verre borophosphosilicaté (ou BPSG), jusqu'à une épaisseur qui est par exemple d'environ 700 nm. On utilise ensuite le même procédé pour former une couche de protection 15 contre l'attaque 22, qui peut être par exemple une couche de nitrure de silicium, ayant une épaisseur qui est par exemple d'environ 100 nm. Après ceci, on effectue un traitement de photolithographie et d'attaque classique pour enlever par attaque des parties sélectionnées de la couche de protection contre l'attaque 22, de la couche isolante 20 et de la 20 couche d'oxyde de grille 14, de façon à former des trous de contact d'électrode de stockage 24a, 24b, qui s'étendent à partir de la surface supérieure de la couche de protection contre l'attaque 22, jusqu'à la surface supérieure des régions de drain 16a et 16b. On effectue ensuite une opération de CVD pour déposer une couche de silicium polycristallin 25 26 sur la surface de la couche de protection contre l'attaque 22. Pour augmenter la conductivité de la couche de silicium polycristallin 26, on peut implanter par exemple des ions d'arsenic dans la couche de silicium polycristallin 26. Comme représenté sur le dessin, les trous de contact d'électrode de stockage 24a, 24b sont remplis par la couche de silicium 30 polycristallin 26, et la couche de silicium polycristallin 26 recouvre en outre la surface de la couche de protection contre l'attaque 22. On dépose ensuite une couche isolante épaisse 28, par exemple en dioxyde de silicium, sur la surface de la couche de silicium polycristallin 26, jusqu'à une épaisseur d'environ 700 nm. 35 En se référant ensuite à la figure 2C, on note qu'à l'étape sui-

vante une opération de CVD est effectuée pour déposer successivement une couche isolante et une couche de silicium polycristallin sacrificielle. Ensuite, on effectue un traitement de photolithographie et d'attaque clas-

sique pour enlever par attaque des parties sélectionnées de la couche 5 isolante et de la couche de silicium polycristallin sacrificielle, pour former des couches isolantes cylindriques pleines 30a, 30b et des couches de silicium polycristallin sacrificielles 32a, 32b, comme représenté sur le dessin. Les couches isolantes 30a, 30b peuvent être par exemple des couches de nitrure de silicium déposées jusqu'à une épaisseur d'environ 10 100 nm. L'épaisseur des couches de silicium polycristallin sacrificielles 32a, 32b peut être par exemple d'environ 100 nm. La couche isolante 30a et la couche de silicium polycristallin sacrificielle 32a forment en combinaison une structure de couches empilées 30a, 32a qui se trouve de préférence au-dessus de la région de drain 16a correspondante. De façon similaire, la couche isolante 30b et la couche de silicium polycristal- lin sacrificielle 32b forment en combinaison une autre structure de cou- ches empilées 30a, 32b, qui se trouve de préférence au-dessus de la ré- gion de drain 16b correspondante. En se référant ensuite à la figure 2D, on note qu'à l'étape sui- 20 vante, on forme des éléments d'espacement en dioxyde de silicium, 34a et 34b, sur les parois latérales des structures de couches empilées res- pectives, 30a, 32a et 30b, 32b. Dans ce mode de réalisation, les élé- ments d'espacement en dioxyde de silicium 34a et 34b peuvent être for- més par les étapes suivantes: premièrement, on dépose une couche de 25 dioxyde de silicium jusqu'à une épaisseur qui est par exemple d'environ 100 nm, et on réduit ensuite par attaque l'épaisseur de la couche de dioxyde de silicium. Après ceci, on effectue une opération de CVD pour déposer une couche isolante 36, par exemple une couche de nitrure de silicium, jusqu'à une épaisseur qui est par exemple d'environ 200 nm. On 30 utilise ensuite une technique de polissage chimio-mécanique (ou CMP) pour polir la couche isolante 36 jusqu'à ce que les surfaces supérieures des structures de couches empilées 30a, 32a et 30b, 32b soient à nu. En se référant ensuite à la figure 2E, on note qu'à l'étape sui- vante, on enlève par attaque les éléments d'espacement en dioxyde de 35 silicium 34a et 34b, en utilisant à titre de couches de masquage les

structures de couches empilées 30a, 32a et 30b, 32b et la couche isolante 36. Ensuite, en utilisant à titre de masques les mêmes structures de couches empilées 30a, 32a et 30b, 32b et la couche isolante 36, on attaque la couche isolante 28 jusqu'à ce que la surface de la couche de sili5 cium polycristallin 26 soit mise à nu. Ensuite, en utilisant à titre de mas- ques les couches de silicium polycristallin sacrificielles 32a, 32b, on en- lève la couche isolante 36. Des ouvertures 38a et 38b sont ainsi formées. En se référant ensuite à la figure 2F, on note qu'à l'étape suivante, on dépose une couche de silicium polycristallin 40 sur les surfaces 10 des structures de couches empilées 30a, 32a et 30b, 32b et sur la couche isolante 28, jusqu'à une épaisseur qui est par exemple d'environ 100 nm, en remplissant également les ouvertures 38a et 38b. Pour augmenter la conductivité de la couche de silicium polycristallin 40, on peut implanter par exemple des ions d'arsenic dans cette couche. Ensuite, on polit 15 par polissage chimio-mécanique la couche de silicium polycristallin 40 et les couches de silicium polycristallin sacrificielles 32a, 32b, jusqu'à ce que les surfaces supérieures des couches isolantes 30a, 30b soient mi- ses à nu.

En se référant ensuite à la figure 2G, on note qu'à l'étape sui- 20 vante, en utilisant à titre de masque la couche de silicium polycristallin 40, on effectue une opération d'attaque par voie humide de façon à enle- ver les couches isolantes 30a, 30b et ensuite la couche isolante 28 se trouvant au-dessous. Ensuite, on effectue un traitement classique de photolithographie et d'attaque pour attaquer successivement la couche 25 de silicium polycristallin 40, la couche isolante 28 et la couche de silicium polycristallin 26, de façon à définir les électrodes de stockage des con- densateurs de stockage de charge dans chaque unité de mémoire. Par les étapes mentionnées ci-dessus, les couches de silicium polycristallin 40 et 26 sont divisées en deux sections 40a, 40b et 26a, 26b. Ensuite, on 30 effectue à nouveau un traitement d'attaque par voie humide sur la tran-

che, en utilisant la couche de protection contre l'attaque 22 pour le point final de l'attaque, de façon à enlever le reste de la couche isolante 28. La fabrication des électrodes de stockage des condensateurs de stock- age de charge du dispositif DRAM est ainsi terminée. Comme représenté 35 sur la figure 2G, chaque électrode de stockage comprend une couche de

silicium polycristallin en forme de tronc 26a/26b et une couche de silicium polycristallin en forme de branche 40a/40b, ayant une section transversale en L. Les couches de silicium polycristallin en forme de tronc 26a, 26b sont connectées électriquement aux régions de drain res- 5 pectives 16a et 16b des transistors de transfert dans le dispositif DRAM, et chacune de ces couches a une section transversale en T. Les couches de silicium polycristallin en forme de branche 40a, 40b ont de façon générale une forme cylindrique creuse, bien que leur section horizontale puisse être circulaire, rectangulaire ou de n'importe quelle autre forme, 10 en fonction des formes des structures de couches empilées respectives 30a, 32a et 30b, 32b. Les couches de silicium polycristallin en forme de branche 40a et 40b s'étendent tout d'abord verticalement vers le haut à partir des surfaces supérieures des couches de silicium polycristallin en forme de 15 tronc 26a, 26b, sur une certaine distance, et elles s'étendent ensuite ho- rizontalement vers l'extérieur. Du fait de la forme particulière de l'élec- trode de stockage du condensateur de l'invention, les électrodes de stockage sont appelées ci-après "électrodes de stockage de type en ar- bre", et les condensateurs qui sont ainsi réalisés sont appelés des 20 "condensateurs de stockage de charge de type en arbre". En se référant ensuite à la figure 2H, on note qu'à l'étape sui- vante, on forme respectivement des pellicules diélectriques 42a, 42b sur les surfaces à nu des électrodes de stockage 26a, 40a et 26b, 40b. Les pellicules diélectriques 42a, 42b peuvent consister par exemple en 25 dioxyde de silicium, nitrure de silicium, NO (nitrure de silicium/dioxyde de silicium), ONO (dioxyde de silicium/nitrure de silicium/dioxyde de sili- cium), ou autres. Ensuite, on forme une électrode opposée 44 en silicium polycristallin sur les surfaces des pellicules diélectriques 42a, 42b. Le processus pour la formation de l'électrode opposée 44 comprend une 30 première étape qui consiste à déposer une couche de silicium polycristal- lin par CVD, jusqu'à une épaisseur qui est par exemple d'environ 100 nm, une seconde étape consistant à diffuser des impuretés de type N dans la couche de silicium polycristallin, de façon à augmenter la conductivité, et une troisième étape consistant à effectuer un traitement classique de 35 photolithographie et d'attaque, pour enlever par attaque des parties sé-

lectionnées de la couche de silicium polycristallin. La fabrication du con- densateur de stockage de charge de type en arbre dans le dispositif DRAM est alors terminée. Bien que ceci ne soit pas représenté sur la figure 2H, pour 5 achever la fabrication de la puce DRAM, des étapes suivantes compren- nent la fabrication de lignes de bit, de plages de connexion, d'intercon- nexions et de passivations, ainsi que le conditionnement. Ces étapes font intervenir seulement des techniques classiques et elles n'entrent pas dans l'esprit et le cadre de l'invention, ce qui fait que l'on ne présentera 10 pas ici de description détaillée. Second mode de réalisation préféré Dans le premier mode de réalisation précédent, la couche de silicium polycristallin en forme de tronc a une structure pleine avec une section transversale en T. Dans le mode de réalisation suivant, on utilise 15 un procédé de fabrication différent pour former une électrode de stock-

age avec une structure différente, dans laquelle la couche de silicium polycristallin en forme de tronc a une structure creuse, de façon à augmenter l'aire de surface de l'électrode de stockage. Les figures 3A à 3E illustrent un second mode de réalisation 20 d'un dispositif de mémoire à semiconducteurs ayant un condensateur de stockage de charge de type en arbre conforme à l'invention. Ce mode de réalisation du dispositif de mémoire à semiconducteurs peut être produit par un second procédé préféré pour fabriquer un dispositif de mémoire à semiconducteurs conforme à l'invention. 25 L'électrode de stockage de type en arbre du second mode de réalisation est basée sur la structure de tranche de la figure 2A, en utili- sant un procédé de fabrication différent pour produire une électrode de stockage de dispositif DRAM avec une structure différente. Les éléments des figures 3A à 3E qui sont identiques à ceux de la figure 2A sont dési- 30 gnés par les mêmes références numériques. En se référant à la figure 3A conjointement à la figure 2A, on note que l'on effectue une opération de CVD pour déposer une couche isolante 46, consistant par exemple en verre borophosphosilicaté (ou BPSG), jusqu'à une épaisseur qui est d'environ 700 nm. Ensuite, on dé- 35 pose une couche de protection contre l'attaque 48, par exemple en ni- 2752492 12 trure de silicium, ayant une épaisseur d'environ 100 nm. Ensuite, on ac- complit un traitement classique de photolithographie et d'attaque pour enlever successivement, par attaque, des parties sélectionnées de la couche de protection contre l'attaque 48, de la couche isolante 46 et de 5 la couche d'oxyde de grille 14, de façon à former des trous de contact d'électrode de stockage 50a et 50b qui s'étendent à partir de la surface supérieure de la couche de protection contre l'attaque 48, jusqu'à la surface supérieure des régions de drain 16a et 16b. On dépose ensuite une couche de silicium polycristallin 52 sur la couche de protection con- 10 tre l'attaque 48. Ensuite, on dépose sur la surface de la couche de sili- cium polycristallin 52 une couche isolante épaisse 54, par exemple une couche de dioxyde de silicium, jusqu'à une épaisseur d'environ 700 nm. On effectue à nouveau une opération de CVD pour déposer successive- ment une couche isolante et une couche de silicium polycristallin sacrifi-

15 cielle sur la surface supérieure de la couche isolante 54, et ensuite on effectue un traitement classique de photolithographie et d'attaque pour définir la couche isolante et la couche de silicium polycristallin sacrifi- cielle, de façon à former la couche isolante 56 et la couche de silicium polycristallin sacrificielle 58, comme représenté sur le dessin. La couche 20 isolante 56 peut par exemple être une couche de nitrure de silicium dé-

posé jusqu'à une épaisseur qui est par exemple d'environ 100 nm. La couche isolante 56 et la couche de silicium polycristallin sacrificielle 58 forment en combinaison une structure de couches empilées 56, 58, qui se trouve de préférence au-dessus et entre deux condensateurs de stockage 25 de charge adjacents. En se référant ensuite à la figure 3B, on note qu'à l'étape sui- vante on forme des éléments d'espacement en dioxyde de silicium 60a et 60b sur les parois latérales respectives de la structure de couches empi- lées 56, 58. Dans ce mode de réalisation, on peut former les éléments 30 d'espacement en dioxyde de silicium 60a et 60b par les étapes suivantes: premièrement, on dépose une couche de dioxyde de silicium jusqu'à une épaisseur d'environ 100 nm, après quoi on effectue une opération d'atta- que pour diminuer l'épaisseur de la couche dedioxyde de silicium. En- suite, on effectue une opération de CVD pour déposer une couche iso- 35 lante 62, par exemple une couche de nitrure de silicium, jusqu'à une

épaisseur d'environ 200 nm. on effectue ensuite un polissage chimiomécanique pour polir la couche isolante 62 au moins jusqu'à ce que la surface supérieure de la structure de couches empilées 56, 58 soit mise à nu. 5 En se référant ensuite à la figure 3C, on note qu'à l'étape suivante, en utilisant à titre de masques d'attaque les structures de couches empilées 56, 58 et la couche isolante 62, on enlève par attaque les éléments d'espacement en dioxyde de silicium 60a et 60b. Après ceci, en utilisant à nouveau à titre de masques d'attaque les structures de couches empilées 56, 58 et la couche isolante 62, on attaque la couche isolante 54 jusqu'à ce que l'on atteigne la surface de la couche de silicium polycristallin 52. Ensuite, en utilisant à titre de masque d'attaque la cou- che de silicium polycristallin sacrificielle 58, on enlève par attaque la couche isolante 62. Des ouvertures 64a et 64b sont ainsi formées. 15 En se référant ensuite à la figure 3D, on note que l'on dépose sur les surfaces des structures de couches empilées 56, 58 et de la cou- che isolante 54 une couche 66 consistant par exemple en silicium poly- cristallin, ayant une épaisseur d'environ 100 nm, en remplissant égale- ment les ouvertures 64a et 64b. On effectue ensuite une opération de 20 polissage chimio-mécanique de la couche de silicium polycristallin et des couches de silicium polycristallin sacrificielles 58, au moins jusqu'à ce que la surface supérieure de la couche isolante 56 soit mise à nu, de fa- çon à former des couches de silicium polycristallin 66a et 66b. Pour aug- menter la conductivité des couches de silicium polycristallin, on peut im-

25 planter par exemple des ions d'arsenic dans les couches de silicium poly- cristallin. En se référant ensuite à la figure 3E, on note qu'à l'étape sui- vante, en utilisant à titre de masques les couches de silicium polycristal- lin 66a et 66b, on effectue un traitement d'attaque par voie humide pour 30 enlever successivement la couche isolante 56 et la couche isolante 54 qui se trouve au-dessous. Ensuite, on effectue un traitement classique de photolithographie et d'attaque pour attaquer les couches de silicium poly-

cristallin 66a, 66b et la couche de silicium polycristallin 52, de façon à définir les électrodes de stockage des condensateurs de stockage de 35 charge dans chaque unité de mémoire. On attaque les couches de sili2752492 14 cium polycristallin 66a, 66b au-dessus des régions de drain respectives 16a, 16b. On attaque la couche de silicium polycristallin 52 entre les ré-

gions de drain 16a, 16b. Les étapes mentionnées ci-dessus ont pour effet de diviser les couches de silicium polycristallin 66a, 66b et 52 en sec- 5 tions 66a, 66b et 52a, 52b. Ensuite, on applique à nouveau à la tranche un traitement d'attaque par voie sèche, en utilisant la couche de protection contre l'attaque 48 à titre de point final de l'attaque, de façon à en- lever le reste de la couche isolante 54. La fabrication des électrodes de stockage des condensateurs de stockage de charge dans le dispositif 10 DRAM est ainsi achevée. Comme représenté sur la figure 3E, l'électrode de stockage comprend une couche de silicium polycristallin en forme de tronc 52a/52b et une couche de silicium polycristallin en forme de bran- che 66a/66b, ayant une section transversale en L. Les couches de sili- cium polycristallin en forme de tronc 52a, 52b sont respectivement connectées électriquement aux régions de drain 16a et 16b des transistors de transfert dans le dispositif DRAM, et elles ont une section transversale en U. Les couches de silicium polycristallin en forme de branche 66a, 66b ont de façon générale une forme cylindrique creuse, bien que leur section horizontale puisse être circulaire, rectangulaire, ou de n'importe 20 quelle autre forme. Les couches de silicium polycristallin en forme de branche 66a, 66b s'élèvent tout d'abord verticalement sur une certaine distance à partir de la surface périphérique supérieure des couches de silicium polycristallin en forme de tronc 52a, 52b, et elles s'étendent en- suite horizontalement vers l'intérieur. Des étapes de traitement suivantes 25 ne diffèrent pas de processus classiques, et elles ne sont donc pas dé-

crites ici. Troisième mode de réalisation préféré Les premier et second modes de réalisation précédents com- portent des couches d'électrodes en forme de branche avec des sections 30 transversales en L. En section transversale, les couches d'électrodes en forme de branche définissent deux de ces branches. L'invention n'est ce- pendant pas limitée à une telle configuration. Le nombre de branches en forme de L représentées dans une section transversale de la couche d'électrode en forme de branche peut être seulement égal à un. Dans le 35 mode de réalisation suivant, on décrit une électrode de stockage ayant 2752492 15 une électrode en forme de branche comportant une seule branche ayant une section transversale en L. La figure 4 montre un troisième mode de réalisation d'un dispo- sitif de mémoire à semiconducteurs ayant un condensateur de stockage 5 de charge de type en arbre conforme à l'invention. Ce mode de réalisa- tion du dispositif de mémoire à semiconducteurs peut être produit par un troisième procédé préféré pour la fabrication d'un dispositif de mémoire à semiconducteurs conforme à l'invention. L'électrode de stockage de type en arbre du troisième mode de 10 réalisation est basée sur la structure de tranche de la figure 3D, et elle utilise un procédé de fabrication différent pour produire une électrode de stockage de dispositif DRAM avec une structure différente. Les éléments de la figure 4 qui sont identiques à ceux de la figure 3D sont désignés par les mêmes références numériques.

En se référant à la figure 3D, conjointement à la figure 4, on note qu'en utilisant les couches de silicium polycristallin 66a, 66b à titre de masque, on effectue un traitement d'attaque par voie humide pour enlever, successivement, la couche isolante 56 et la couche isolante 54 se trouvant au-dessous. Ensuite, on effectue un traitement classique de 20 photolithographie et d'attaque pour attaquer les couches de silicium polycristallin 66a, 66b et la couche de silicium polycristallin 52, de façon à définir une électrode de stockage du condensateur de stockage de charge dans chaque unité de mémoire. On attaque les couches de sili- cium polycristallin 66a, 66b pour enlever une extrémité verticale de chaque couche. On attaque la couche de silicium polycristallin 52 pour enlever une partie située entre les régions de drain 16a, 16b. Les étapes mentionnées ci-dessus ont pour effet de diviser la couche de silicium polycristallin 52 en sections 52a et 52b, et les couches de silicium poly-

cristallin 66a et 66b ont une seule extrémité connectée aux couches de 30 silicium polycristallin respectives 52a et 52b. Ensuite, on effectue à nou- veau un traitement d'attaque par voie humide, en utilisant la couche de protection contre l'attaque 48 à titre de point final d'attaque, pour enlever la couche isolante 54 restante. La fabrication des électrodes de stockage des condensateurs de stockage de charge dans le dispositif DRAM est 35 ainsi achevée. Comme représenté sur la figure 4, I'électrode de stockage 2752492 16 comprend une couche de silicium polycristallin en forme de tronc 52a/52b, et une couche de silicium polycristallin en forme de branche 66a/66b, ayant une section transversale en L. Les couches de silicium polycristallin en forme de tronc 52a, 52b sont connectées électriquement 5 aux régions de drain respectives 16a et 16b des transistors de transfert dans le dispositif DRAM, et elles ont des sections transversales en T. Les couches de silicium polycristallin en forme de branche 66a, 66b ont cha- cune une seule branche avec une section transversale en L, et cette branche s'élève tout d'abord verticalement sur une certaine distance à 10 partir du bord périphérique supérieur des couches de silicium polycristal- lin en forme de tronc 52a, 52b, et elle s'étend ensuite horizontalement vers un autre bord périphérique de la couche de silicium polycristallin en forme de tronc 52a, 52b respective. Des étapes de traitement suivantes ne diffèrent pas de processus classiques, et elles ne sont donc pas dé- 15 crites davantage ici. Quatrième mode de réalisation préféré Dans les premier, second et troisième modes de réalisation précédents, I'électrode de stockage n'a qu'une seule couche d'électrode en forme de branche avec une section transversale en L. Cependant, le 20 nombre de couches d'électrodes en forme de branche avec des sections transversales en L n'est pas limité seulement à un, et il peut être de deux, trois, ou plus, pour chaque électrode de stockage. Dans le mode de réalisation suivant, on décrit une électrode de stockage avec deux couches d'électrode en forme de branche, ayant chacune une section 25 transversale en L. Les figures 5A à 5D illustrent un quatrième mode de réalisation d'un dispositif de mémoire à semiconducteurs ayant un condensateur de stockage de charge de type en arbre conforme à l'invention. Ce mode de réalisation du dispositif de mémoire à semiconducteurs peut être fabriqué 30 par un quatrième procédé préféré pour fabriquer un dispositif de mémoire à semiconducteurs conforme à l'invention. L'électrode de stockage de type en arbre du quatrième mode de réalisation est basée sur la structure de tranche de la figure 2F, en utili- sant un procédé de fabrication différent pour produire une électrode de 35 stockage de dispositif DRAM avec une structure différente. Les éléments

des figures 5A à 5D qui sont identiques à ceux de la figure 2F sont désignés par les mêmes références numériques. En se référant à la figure 2F conjointement à la figure 5A, on note qu'à l'étape suivante, en utilisant à titre de masque la couche de 5 silicium polycristallin 40, on effectue une opération d'attaque par voie humide pour enlever les couches isolantes 30a, 30b. Ensuite, on dépose une couche isolante 68, par exemple en dioxyde de silicium, sur les sur- faces de la couche de silicium polycristallin 40 et de la couche isolante 28. Ensuite, on dépose successivement sur la surface de la couche iso- 10 lante 68 une couche isolante et une couche de silicium polycristallin sa- crificielle. En utilisant un traitement classique de photolithographie et d'attaque, on définit la couche isolante et la couche de silicium polycris- tallin sacrificielle de façon à former les couches isolantes 70a, 70b et les couches de silicium polycristallin sacrificielles 72a, 72b qui sont repré-

15 sentées sur le dessin. Les couches isolantes 70a, 70b peuvent être par exemple une couche de nitrure de silicium déposée avec une épaisseur d'environ 100 nm. Les couches de silicium polycristallin sacrificielles 72a, 72b sont formées avec une épaisseur qui est par exemple d'environ 100 nm. La couche isolante 70a et la couche de silicium polycristallin sacrifi- 20 cielle 72a forment ensemble une structure de couches empilées 70a, 72a,

qui est de préférence placée au-dessus de la région de drain 16a correspondante. De façon similaire, la couche isolante 70b et la couche de sili-

cium polycristallin sacrificielle 72b forment ensemble une autre structure de couches empilées 70b, 72b, qui est placée de préférence au-dessus 25 de la région de drain 16b correspondante. Ensuite, on forme des élé- ments d'espacement en dioxyde de silicium 74a et 74b sur les parois la- térales respectives des structures de couches empilées 70a, 72a et 70b, 72b. Dans ce mode de réalisation, on peut former les éléments d'espa- cement en dioxyde de silicium 74a et 74b par les étapes suivantes: premièrement, on dépose une couche de dioxyde de silicium jusqu'à une épaisseur qui est par exemple d'environ 100 nm, et on réduit ensuite par attaque l'épaisseur de la couche de dioxyde de silicium. En se référant ensuite à la figure 5B, on note qu'à l'étape sui- vante, on effectue une opération de CVD pour déposer une couche iso- 35 lante 76, par exemple en nitrure de silicium, avec une épaisseur d'envi-

ron 200 nm. On effectue ensuite un polissage chimio-mécanique pour po- lir la couche isolante 76 au moins jusqu'à ce que les surfaces supérieu- res des structures de couches empilées 70a, 72a et 70a, 72b soient mi- ses à nu. Après ceci, en utilisant à titre de masques d'attaque les struc-

5 tures de couches empilées 70a, 72a et 70a, 72b et la couche isolante 76,

on enlève par attaque les éléments d'espacement en dioxyde de silicium 74a et 74b. Ensuite, en utilisant à nouveau à titre de masques d'attaque les structures de couches empilées 70a, 72a et 70a, 72b et la couche isolante 76, on attaque les couches isolantes 68 et 28 jusqu'à ce que la 10 surface de la couche de silicium polycristallin 26 soit atteinte, de façon à former des ouvertures 78a et 78b. En se référant ensuite à la figure 5C, on note qu'à l'étape sui- vante, en utilisant à titre de masques d'attaque les couches de silicium polycristallin sacrificielles 72a, 72b, on enlève par attaque la couche 15 isolante 76. Ensuite, on dépose une couche de silicium polycristallin 80 sur les surfaces de couches empilées 70a, 72a et 70a, 72b et de la cou- che isolante 68, jusqu'à une épaisseur qui est par exemple d'environ 100 nm, en remplissant également les ouvertures 78a et 78b. Pour augmenter la conductivité de la couche de silicium polycristallin 80, on peut implan- 20 ter par exemple des ions d'arsenic dans la couche de silicium polycristal- lin 80. Ensuite, on effectue une opération de polissage chimio-mécanique pour polir la couche de silicium polycristallin 80 et les couches de sili-

cium polycristallin sacrificielles 70a, 72a et 70a, 72b, au moins jusqu'à ce que les surfaces supérieures des couches isolantes 70a, 70b soient mi25 ses à nu. Ensuite, en utilisant à titre de masque la couche de silicium polycristallin 80, on effectue une opération d'attaque par voie humide pour enlever successivement les couches isolantes 70a, 70b et les couches isolantes 68 et 28 se trouvant au-dessous. En se référant ensuite à la figure 5D, on note qu'à l'étape sui- 30 vante, on accomplit un traitement classique de photolithographie et d'at- taque pour attaquer successivement la couche de silicium polycristallin 80, la couche isolante 68, la couche de silicium polycristallin 40, la cou- che isolante 28 et la couche de silicium polycristallin 26, de façon à défi- nir une électrode de stockage du condensateur de stockage de charge 35 dans chaque unité de mémoire. Ainsi, par les étapes mentionnées ci- 2752492 19 dessus, les couches de silicium polycristallin 80, 40 et 26 sont divisées en sections 80a, 80b; 40a, 40b et 26a, 26b, comme représenté sur le dessin. Ensuite, on effectue un traitement d'attaque par voie humide pour enlever les couches isolantes 68 et 28 restantes, en utilisant la couche 5 de protection contre l'attaque 22 à titre de point final de l'attaque. La fa- brication d'une électrode de stockage d'un condensateur de stockage de charge dans un dispositif DRAM est ainsi terminée. Comme représenté sur la figure 5D, I'électrode de stockage comprend une couche de sili- cium polycristallin en forme de tronc 26a/26b et deux couches de silicium 10 polycristallin en forme de branche 80a/80b et 40a/40b, ayant chacune une section transversale en L. Les couches de silicium polycristallin en forme de tronc 26a, 26b sont connectées électriquement aux régions de drain respectives 16a et 16b des transistors de transfert dans le disposi-

tif DRAM, et elles ont des sections transversales en T. Les deux couches 15 de silicium polycristallin en forme de branche 80a, 80b et 40a, 40b sont de façon générale parallèles l'une à l'autre et elles ont des formes cylin- driques creuses, et des sections transversales horizontales qui peuvent être circulaires, rectangulaires ou de n'importe quelle autre forme. Les couches de silicium polycristallin en forme de branche 80a, 80b et 40a, 20 40b s'étendent respectivement verticalement vers le haut à partir de la surface supérieure des couches de silicium polycristallin 26a, 26b, sur une certaine distance, et elles s'étendent ensuite horizontalement vers l'extérieur. Les étapes de traitement suivantes ne diffèrent pas de pro- cessus classiques, et elles ne sont donc pas décrites ici. Si plus de deux 25 couches d'électrode en forme de branche sont nécessaires, on peut fa- briquer des branches supplémentaires par l'application répétée de forma- tions de structures de couches empilées, conformément au processus décrit en relation avec ce mode de réalisation. Cinquième mode de réalisation 30 Dans les premier à quatrième modes de réalisation précédents, les couches d'électrode en forme de branche de l'électrode de stockage ont toutes des sections transversales en L. L'invention n'est cependant pas limitée à une telle forme. Les couches d'électrode en forme de bran- che de l'électrode de stockage peuvent avoir diverses autres formes de 35 section transversale. Dans le mode de réalisation suivant, une couche

d'électrode en forme de branche de l'électrode de stockage a une section transversale en L, tandis qu'une autre a une section transversale en T. Les figures 6A et 6B illustrent un cinquième mode de réalisation d'un dispositif de mémoire à semiconducteurs ayant un condensateur de 5 stockage de charge de type en arbre, conforme à l'invention. Ce mode de réalisation du dispositif de mémoire à semiconducteurs peut être fabriqué par un cinquième procédé préféré pour fabriquer un dispositif de mémoire à semiconducteurs conforme à l'invention. L'électrode de stockage de type en arbre du cinquième mode de 10 réalisation est basée sur la structure de tranche de la figure 2F, en utili- sant un procédé de fabrication différent pour produire une électrode de stockage de dispositif DRAM avec une structure différente. Les éléments des figures 6A et 6B qui sont identiques à ceux de la figure 2F sont dési-

gnés par les mêmes références numériques. 15 En se référant à la figure 2F conjointement à la figure 6A, on note qu'au cours de l'étape suivante, en utilisant à titre de masque la couche de silicium polycristallin 40, on effectue une opération d'attaque par voie humide pour enlever les couches isolantes 30a, 30b. On effectue ensuite une opération de CVD pour déposer une couche isolante 82, par 20 exemple une couche de dioxyde de silicium, sur les surfaces de la cou- che isolante 28 et de la couche de silicium polycristallin 40. On accomplit ensuite un traitement classique de photolithographie et d'attaque pour attaquer successivement des parties sélectionnées de la couche isolante 82 et de la couche isolante 28, jusqu'à ce que la surface de la couche de 25 silicium polycristallin 26 soit atteinte, pour former ainsi des ouvertures 84a et 84b. Les ouvertures 84a et 84b se trouvent de préférence respec- tivement dans des positions situées au-dessus des régions de drain 16a et 16b correspondantes. On accomplit ensuite une opération de CVD pour déposer une couche de silicium polycristallin 86, par exemple jusqu'à une 30 épaisseur d'environ 100 nm, sur la surface de la couche isolante 82, de façon à remplir les ouvertures 84a et 84b. Pour augmenter la conductivité de la couche de silicium polycristallin 86, on peut implanter par exemple des ions d'arsenic dans la couche de silicium polycristallin 86. En se référant ensuite à la figure 6B, on note qu'à l'étape sui- 35 vante on effectue un traitement classique de photolithographie et d'atta-

que pour attaquer successivement la couche de silicium polycristallin 86, la couche isolante 82, la couche de silicium polycristallin 40, la couche isolante 28 et la couche de silicium polycristallin 26, de façon à définir une électrode de stockage du condensateur de stockage de charge dans 5 chaque unité de mémoire. Les étapes mentionnées ci-dessus ont pour effet de diviser les couches de silicium polycristallin 86, 40 et 26 en sections 86a, 86b; 40a, 40b; et 26a, 26b, comme représenté sur le dessin. Ensuite, on effectue une opération d'attaque par voie humide en utilisant pour le point final de l'attaque la couche de protection contre l'attaque 10 22, de façon à enlever les couches isolantes 82 et 28. La fabrication des électrodes de stockage des condensateurs de stockage de charge dans le dispositif DRAM est donc achevée. Comme représenté sur la figure 6B, l'électrode de stockage comprend une couche de silicium polycristallin en forme de tronc 26a/26b, une couche de silicium polycristallin en forme de 15 branche 40a:40b ayant une section transversale en L, et une autre couche de silicium polycristallin en forme de branche 86a/86b ayant une section transversale en T. Les couches de silicium polycristallin en forme de tronc 26a, 26b sont connectées électriquement aux régions de drain respectives 16a et 16b des transistors de transfert dans le dispositif 20 DRAM, et elles ont une section transversale en T. Les couches de silicium polycristallin en forme de branche 40a, 40b ayant une section transversale en L ont de façon générale une forme cylindrique creuse, bien que la section transversale horizontale puisse être circulaire, rectangulaire ou de n'importe quelle autre forme. Les couches de silicium 25 polycristallin en forme de branche 40a, 40b s'élèvent verticalement sur une certaine distance à partir de la surface supérieure des couches de silicium polycristallin en forme de tronc 26a, 26b, et elles s'étendent en- suite horizontalement vers l'extérieur. Les sections verticales des cou- ches de silicium polycristallin en forme de branche 86a, 86b ont de façon 30 générale une forme cylindrique creuse, bien que la section transversale horizontale puisse être circulaire, rectangulaire ou de n'importe quelle autre forme. Les couches de silicium polycristallin en forme de branche 86a, 86b s'élèvent verticalement sur une certaine distance à partir de la surface supérieure des couches de silicium polycristallin en forme de 35 tronc 26a, 26b, et elles s'étendent ensuite horizontalement vers l'exté-

rieur. Sixième mode de réalisation préféré Dans le sixième mode de réalisation suivant, on utilise un pro- cédé différent pour former une électrode de stockage ayant une structure 5 différente. La structure de l'électrode de stockage de ce mode de réali-

sation est très similaire à celle du cinquième mode de réalisation. La différence réside dans la couche de silicium polycristallin en forme de branche, qui a une structure de pilier dans ce mode de réalisation, au lieu d'avoir une section transversale en T, comme dans le cinquième 10 mode de réalisation. L'électrode de stockage de type en arbre du sixième mode de réalisation est basée sur la structure de tranche de la figure 6A, en utili- sant un procédé de fabrication différent pour produire une électrode de stockage de dispositif DRAM avec une structure différente. Les éléments 15 sur la figure 7 qui sont identiques à ceux de la figure 6A sont désignés par les mêmes références numériques.

En se référant à la figure 6A conjointement à la figure 7, on note que l'on utilise un polissage chimio-mécanique pour polir la couche de silicium polycristallin 86 au moins jusqu'à ce que la surface supérieure 20 de la couche isolante 82 soit mise à nu, de façon à former des couches de silicium polycristallin en pilier 88a et 88b, comme représenté sur le dessin. On effectue ensuite un traitement d'attaque par voie humide en utilisant à titre de masque la couche de silicium polycristallin 40, pour enlever la couche isolante 82 et la partie à nu de la couche isolante 28. 25 On effectue ensuite un traitement classique de photolithographie et d'at- taque pour attaquer successivement des parties sélectionnées de la cou- che de silicium polycristallin 40, de la couche isolante 28 et de la couche de silicium polycristallin 26, jusqu'à ce que la surface de la couche de protection contre l'attaque 22 soit mise à nu. Une électrode de stockage 30 du condensateur de stockage de charge dans chaque unité de mémoire est ainsi définie. Les étapes mentionnées ci-dessus ont pour effet de di- viser les couches de silicium polycristallin 40 et 26 en sections 40a, 40b et 26a, 26b, comme représenté sur le dessin. Ensuite, en utilisant la cou-

che de protection contre l'attaque 22 à titre de point final de l'attaque,

on 35 effectue à nouveau un traitement d'attaque par voie humide pour enlever

par attaque la couche isolante 28. La fabrication des électrodes de stockage des condensateurs de stockage de charge dans le dispositif DRAM est ainsi terminée. Comme représenté sur la figure 7, I'électrode de stockage comprend une couche de silicium polycristallin en forme de 5 tronc 26a, 36b, une couche de silicium polycristallin en forme de branche 40a/40b ayant une section transversale en L, et une couche de silicium polycristallin en forme de branche se présentant sous la forme d'un pilier, 88a/88b. Les couches de silicium polycristallin en forme de tronc 26a, 36b sont connectées électriquement aux régions de drain respectives 16a 10 et 16b des transistors de transfert dans le dispositif DRAM. Les couches de silicium polycristallin en forme de branche 40a, 40b qui ont une structure en L ont de façon générale une forme cylindrique creuse, bien que la section transversale horizontale puisse être circulaire, rectangu- laire ou de n'importe quelle autre forme. Les couches de silicium poly- 15 cristallin en forme de branche 40a, 40b s'élèvent verticalement sur une certaine distance à partir de la surface supérieure des couches de sili- cium polycristallin en forme de tronc 26a, 26b, et elles s'étendent ensuite horizontalement vers l'extérieur. Les couches de silicium polycristallin en forme de branche 88a, 88b ayant la forme de piliers s'élèvent verticale- 20 ment à partir de la surface supérieure des couches de silicium polycris- tallin en forme de tronc 26a, 26b et elles ont une section transversale horizontale qui peut être circulaire, rectangulaire ou de n'importe quelle autre forme. Septième mode de réalisation préféré 25 Dans les premier à sixième modes de réalisation précédents, la surface inférieure de la partie horizontale de la couche de silicium poly-

cristallin en forme de tronc est en contact avec la couche de protection contre l'attaque, et on utilise également une technique de polissage chimio-mécanique pour enlever et couper la couche de silicium polycristallin 30 au-dessus des structures de couches empilées. L'invention n'est cependant pas limitée à ce qui précède. Dans le mode de réalisation suivant, la surface inférieure de la partie horizontale de la couche de silicium poly-

cristallin en forme de tronc est séparée d'une certaine distance de la couche de protection contre l'attaque se trouvant au-dessous, de façon à 35 augmenter l'aire de surface de l'électrode de stockage. On décrit égale-

ment une autre technique, comme l'utilisation d'un traitement classique de photolithographie et d'attaque, pour diviser la couche de silicium polycristallin se trouvant au-dessus de la structure de couches empilées. Les figures 8A à 8E illustrant un septième mode de réalisation 5 d'un dispositif de mémoire à semiconducteurs ayant un condensateur de stockage de charge de type en arbre conforme à l'invention. Ce mode de réalisation du dispositif de mémoire à semiconducteurs est produit par un septième procédé préféré pour fabriquer un dispositif de mémoire à semiconducteurs conforme à l'invention. 10 L'électrode de stockage de type en arbre du septième mode de réalisation est basée sur la structure de tranche de la figure 2A, en utili- sant un procédé de fabricationdifférent pour produire une électrode de stockage de dispositif DRAM avec une structure différente. Les éléments des figures 8A à 8E qui sont identiques à ceux de la figure 2A sont dési- 15 gnés par les mêmes références numériques. En se référant à la figure 2A, conjointement à la figure 8A, on note que l'on effectue une opération de CVD pour déposer une couche isolante 90, une couche de protection conte l'attaque 92 et une couche isolante 94. La couche isolante 90 peut consister par exemple en une 20 couche de verre borophosphosilicaté (ou BPSG) déposée avec une épaisseur d'environ 700 nm. La couche de protection contre l'attaque 92 peut être par exemple une couche de nitrure de silicium déposée avec une épaisseur d'environ 100 nm. La couche isolante 94 peut être par exemple une couche de dioxyde de silicium déposée avec une épaisseur 25 d'environ 100 nm. On accomplit ensuite un traitement classique de photolithographie et d'attaque pour attaquer sélectivement, en succession, la couche isolante 94, la couche de protection contre l'attaque 92, la couche isolante 90 et la couche d'oxyde de grille 14. Ceci a pour effet de former des trous de contact d'électrode de stockage 96a et 96b. Les 30 trous de contact d'électrode de stockage 96 et 96b s'étendent à partir d'une surface supérieure de la couche isolante 94, jusqu'à une surface supérieure des régions de drain respectives 16a et 16b. On dépose ensuite une couche de silicium polycristallin sur la surface de la couche isolante 94, en remplissant les trous de contact d'électrode de stockage 35 96a et 96b. Après ceci, on effectue à nouveau un traitement classique de

photolithographie et d'attaque pour définir la couche de silicium polycristallin, de façon à former la couche de silicium polycristallin 98 comme représenté sur le dessin. Pour augmenter la conductivité de la couche de silicium polycristallin, on peut implanter par exemple des ions d'arsenic 5 dans la couche de silicium polycristallin. Comme représenté sur la figure 8A, la couche de silicium polycristallin 98 remplit les trous de contact d'électrode de stockage 96a et 96b et elle recouvre également la surface de la couche isolante 94. On dépose ensuite une couche isolante 100, par exemple une couche de dioxyde de silicium, sur la surface de la cou- 10 che de silicium polycristallin 98, jusqu'à une épaisseur d'environ 700 nm. En se référant ensuite à la figure 8B, on note qu'à l'étape sui- vante on dépose successivement une couche isolante et une couche de silicium polycristallin sacrificielle sur la surface de la couche isolante 100. On effectue ensuite un traitement classique de photolithographie et 15 d'attaque pour définir la couche isolante et la couche de silicium poly- cristallin sacrificielle, de façon à former des couches isolantes de forme

cylindrique pleine, 102a, 102b, et des couches de silicium polycristallin sacrificielles 104a, 104b, comme représenté dans les dessins. Les sections transversales horizontales des couches isolantes 102a et 102b et 20 des couches de silicium polycristallin sacrificielles 104a, 104b peuvent être circulaires, rectangulaires ou de n'importe quelle autre forme. Les couches isolantes 102a, 102b peuvent être par exemple des couches de nitrure de silicium déposées jusqu'à une épaisseur d'environ 100 nm. Les couches de silicium polycristallin sacrificielles 104a, 104b sont déposées 25 jusqu'à une épaisseur qui est par exemple d'environ 100 nm. La couche isolante 102a et la couche de silicium polycristallin sacrificielle 104a for- ment conjointement une structure de couches empilées 102a, 104b, qui se trouve de préférence dans une position située au-dessus de la région de drain 16b correspondante. De façon similaire, la couche isolante 102b 30 et la couche de silicium polycristallin sacrificielle 104b forment conjoin- tement une structure de couches empilées 102b, 104b, qui se trouve de préférence dans une position située au-dessus de la région de drain 16b correspondante. Ensuite, on forme des éléments d'espacement en dioxyde de silicium 106a, 106b sur les parois latérales des structures de 35 couches empilées respectives 102a, 104a et 102b, 104b. Dans ce mode

de réalisation, on peut former les éléments d'espacement en dioxyde de silicium 106a et 106b par les étapes suivantes: premièrement, on dépose une couche de dioxyde de silicium avec une épaisseur qui est par exem- ple d'environ 100 nm, après quoi on réduit par attaque l'épaisseur de la 5 couche de dioxyde de silicium. On effectue ensuite une opération de CVD pour déposer une couche isolante 108, par exemple une couche de ni- trure de silicium, jusqu'à une épaisseur d'environ 200 nm. On effectue ensuite un polissage chimio-mécanique pour polir la couche isolante 108, au moins jusqu'à ce que la surface supérieure des structures de couches 10 empilées 102a, 104a et 102b, 104b soit mise à nu. En se référant ensuite à la figure 8C, on note qu'à l'étape sui- vante, en utilisant à titre de masques d'attaque les structures de couches empilées 102a, 104a et 102b, 104b et la couche isolante 108, on enlève par attaque les éléments d'espacement en dioxyde de silicium 106a et 15 106b. Ensuite, en utilisant à titre de masques d'attaque les mêmes structures de couches empilées 102a, 104a et 102b, 104b, et la même couche isolante 108, on attaque la couche isolante 100 jusqu'à ce que la surface de la couche de silicium polycristallin 98 soit atteinte. Ensuite,

en utilisant à titre de masques d'attaque les couches de silicium polycristal- 20 lin sacrificielles 104a, 104b, on enlève la couche isolante 108 par atta- que. Des ouvertures 110a et 110Ob sont ainsi formées. En se référant ensuite à la figure 8D, on note qu'à l'étape suivante on dépose une couche de silicium polycristallin 112 sur les surfaces des structures de couches empilées 102a, 104a et 102b, 104b et de 25 la couche isolante 100, par exemple jusqu'à une épaisseur d'environ 100 nm, et également de façon à remplir les ouvertures 100a et 110b. Pour augmenter la conductivité de la couche de silicium polycristallin 112, on peut implanter par exemple des ions d'arsenic dans la couche de silicium polycristallin 112. Après ceci, on effectue un traitement classique de 30 photolithographie et d'attaque pour définir la couche de silicium poly-

cristallin 112 et les couches de silicium polycristallin sacrificielles 104a, 104b. Il en résulte que les parties qui se trouvent au-dessus des couches isolantes 102a, 102b sont divisées pour former la structure qui est repré-

sentée sur le dessin. 35 En se référant ensuite à la figure 8E, on note qu'à l'étape sui- 2752492 27 vante, en utilisant à titre de masques la couche de silicium polycristallin 112 et les couches de silicium polycristallin sacrificielles 104a, 104b, on effectue une opération d'attaque par voie humide pour enlever successi- vement, par attaque, les couches isolantes 102a, 102b et la couche iso- 5 lante 100 se trouvant au-dessous. On accomplit ensuite un traitement classique de photolithographie et d'attaque pour attaquer successivement la couche de silicium polycristallin 112, la couche isolante 100 et la cou- che de silicium polycristallin 98, de façon à définir une électrode de stockage du condensateur de stockage de charge pour chaque unité de 10 mémoire. Les étapes ci-dessus ont pour effet de diviser les couches de silicium polycristallin 112 et 98 en sections 112a, 112b et 98a, 98b. En- suite, en utilisant la couche de protection contre l'attaque 92 à titre de point final de l'attaque, on effectue à nouveau un traitement d'attaque pour enlever les couches isolantes 100 et 94. La fabrication d'une électrode de stockage du condensateur de stockage de charge dans le dispositif DRAM est donc terminée. Comme représenté sur la figure 8E, l'électrode de stockage comprend une couche de silicium polycristallin en forme de tronc 98a/98b et une couche de silicium polycristallin en forme de branche 112a/112b, ayant une section transversale en T. Les couches 20 de silicium polycristallin en forme de tronc 98a, 98b sont connectées

électriquement aux régions de drain respectives 16a, 16b des transistors de transfert dans le dispositif DRAM. On maintient une distance entre les surfaces inférieures de la section horizontale des couches de silicium polycristallin en forme de tronc, et les surfaces supérieures de la couche 25 de protection contre l'attaque 92, afin d'augmenter l'aire de surface de l'électrode de stockage. Les couches de silicium polycristallin en forme de branche 112a, 112b ont de façon générale une forme cylindrique creuse, bien que la section transversale horizontale puisse être circulaire, rectangulaire ou de n'importe quelle autre forme. Les couches de 30 silicium polycristallin en forme de branche 112a, 112b s'élèvent verticalement sur une certaine distance à partir des surfaces supérieures des couches de silicium polycristallin en forme de tronc 98a, 98b, et elles s'étendent ensuite horizontalement vers l'extérieur. Il apparaîtra aux spécialistes du domaine de la fabrication des 35 semiconducteurs que les modes de réalisation décrits précédemment

peuvent être appliqués seuls ou en combinaison, de façon à procurer des électrodes de stockage de diverses tailles et formes sur une seule puce de DRAM. On considère que toutes ces variantes entrent dans le cadre de l'invention.

5 Bien que dans les dessins annexés, les modes de réalisation des drains des transistors de transfert soient basés sur des zones de diffusion dans un substrat en silicium, d'autres variantes, comme par exemple des régions de drain de type tranchée, sont possibles. Les éléments dans les dessins annexés sont des représenta- 10 tions schématiques ayant seulement un but illustratif, et ils ne sont donc pas représentés à une échelle réelle. Les formes, les dimensions et les angles d'extension des éléments dans l'invention qui sont représentés ne constituent pas des limitations du cadre de l'invention. Il va de soi que de nombreuses autres modifications peuvent 15 être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention.

Claims (14)

REVENDICATIONS

1. Dispositif de mémoire à semiconducteurs, comprenant: un substrat (10); un transistor de transfert ayant des régions de source/drain (16a, 16b; 18a, 18b) formées sur le substrat; et un condensateur de 5 stockage de charge connecté électriquement à l'une des régions de source/drain (16a, 16b; 18a, 18b) du transistor de transfert, caractérisé en ce que le condensateur de stockage de charge comprend en outre: une couche conductrice en forme de tronc (26a, 26b) ayant une extrémité inférieure connectée électriquement à la région précitée parmi les ré- 10 gions de source/drain (16a, 16b; 18a, 18b) du transistor de transfert, la couche conductrice en forme de tronc (26a, 26b) s'étendant de façon pratiquement verticale sur une certaine distance à partir-de l'extrémité inférieure, jusqu'à un point supérieur, et s'étendant vers l'extérieur, de façon pratiquement horizontale, à partir du point supérieur; au moins une 15 couche conductrice en forme de branche (40a, 40b) ayant une section transversale pratiquement en L, la couche conductrice en forme de branche ayant une première extrémité connectée à une surface supérieure de la couche conductrice en forme de tronc (26a, 26b), et la couche conductrice en forme de tronc et la couche conductrice en forme de branche 20 formant en combinaison une électrode de stockage du condensateur de stockage de charge; une couche diélectrique (42b) sur des surfaces à nu de la couche conductrice en forme de tronc (26a, 26b) et de la couche conductrice en forme de branche; et une couche conductrice de recouvrement (44) sur la couche diélectrique, cette couche conductrice de re25 couvrement remplissant la fonction d'une électrode opposée du condensateur de stockage de charge.

2. Dispositif de mémoire à semiconducteurs selon la revendica- tion 1, caractérisé en ce que la couche conductrice en forme de branche, ou chacune d'elles, comprend deux couches conductrices en forme de branche (40a, 40b; 80a, 80b) s'étendant de façon pratiquement parallèle l'une à l'autre, et chaque couche conductrice en forme de branche a une section transversale en L et une première extrémité de chaque couche conductrice en forme de branche (40a, 40b; 80a, 80b) est connectée à la 5 surface supérieure de la couche conductrice en forme de tronc (26a, 26b).

3. Dispositif de mémoire à semiconducteurs, comprenant: un substrat (10); un transistor de transfert ayant des régions de source/drain (16a, 16b; 18a, 18b) formées sur le substrat; et un condensateur de 10 stockage de charge connecté électriquement à l'une des régions de source/drain (16a, 16b; 18a, 18b) du transistor de transfert, caractérisé en ce que le condensateur de stockage de charge comprend en outre: une couche conductrice en forme de tronc (26a, 26b) ayant une extrémité inférieure connectée électriquement à la région précitée parmi les ré- 15 gions de source/drain (16a, 16b; 18a, 18b) du transistor de transfert, la couche conductrice en forme de tronc (26a, 26b) s'étendant de façon pratiquement verticale sur une certaine distance à partir de l'extrémité inférieure, jusqu'à un point supérieur, et s'étendant vers l'extérieur, de façon pratiquement horizontale, à partir du point supérieur; une première 20 couche conductrice en forme de branche, comprenant un premier seg- ment et un second segment, le premier segment ayant une première ex- trémité connectée à une surface supérieure de la couche conductrice en forme de tronc (26a, 26b) et s'élevant verticalement vers une seconde extrémité, le second segment ayant une première extrémité connectée à 25 la seconde extrémité du premier segment et s'étendant horizontalement, et la couche conductrice en forme de tronc et la première couche con- ductrice en forme de branche formant en combinaison une électrode de stockage du condensateur de stockage de charge; une couche diélectri- que (42b) recouvrant des surfaces à nu de la couche conductrice en 30 forme de tronc (26a, 26b) et de la couche conductrice en forme de bran-

che (40a, 40b); et une couche conductrice de recouvrement (44) sur la couche diélectrique, la couche conductrice de recouvrement remplissant la fonction d'une électrode opposée du condensateur de stockage de charge.

4. Dispositif de mémoire à semiconducteurs selon la revendica- tion 1 ou 3, caractérisé en ce que la couche conductrice en forme de tronc (26a, 26b) a une section transversale en T.

5. Dispositif de mémoire à semiconducteurs selon la revendica- tion 1 ou 3, caractérisé en ce que la couche conductrice en forme de 5 tronc (52a, 52b) a une section transversale en U.

6. Dispositif de mémoire à semiconducteurs selon la revendica- tion 4 ou 5, caractérisé en ce que la couche conductrice en forme de branche (40a, 40b) est connectée à la surface supérieure de la couche conductrice en forme de tronc (26a, 26b).

7. Dispositif de mémoire à semiconducteurs selon la revendica- tion 1 ou 3, caractérisé en ce que la couche conductrice en forme de branche (40a, 40b; 66a, 66b) a une forme cylindrique creuse.

8. Dispositif de mémoire à semiconducteurs selon la revendica- tion 7, caractérisé en ce que le second segment de la couche conductrice 15 en forme de branche (40a, 40b) s'étend horizontalement vers l'extérieur à partir de la seconde extrémité du premier segment.

9. Dispositif de mémoire à semiconducteurs selon la revendica- tion 7, caractérisé en ce que le second segment de la couche conductrice en forme de branche (66a, 66b) s'étend horizontalement vers l'intérieur à 20 partir de la seconde extrémité du premier segment.

10. Dispositif de mémoire à semiconducteurs selon la revendi- cation 7, caractérisé en ce que la couche conductrice en forme de bran- che (66a, 66b) est connectée à la couche conductrice en forme de tronc (52a, 52b) sur un bord périphérique de la couche conductrice en forme 25 de tronc (52a, 52b), et en ce que le second segment de la couche con- ductrice en forme de branche (66a, 66b) s'étend horizontalement à partir de la seconde extrémité du premier segment, en direction d'un autre bord périphérique de la couche conductrice en forme de tronc (52a, 52b).

11. Dispositif de mémoire à semiconducteurs selon la revendi- 30 cation 3, caractérisé en ce que le condensateur de stockage de charge comprend en outre une seconde couche conductrice en forme de branche (86a, 86b; 88a, 88b) ayant une première extrémité connectée à la surface supérieure de la couche conductrice en forme de tronc (52a, 52b), et en ce que la couche diélectrique (42b) est en outre formée sur des surfaces 35 à nu de la seconde couche conductrice en forme de branche.

12. Dispositif de mémoire à semiconducteurs selon la revendi- cation 11, caractérisé en ce que la seconde couche conductrice en forme de branche (86a, 86b) a une section transversale en forme de T.

13. Dispositif de mémoire à semiconducteurs selon la revendi- 5 cation 11, caractérisé en ce que la seconde couche conductrice en forme de branche (88a, 88b) a une forme de pilier et elle s'étend verticalement à partir de la surface supérieure de la couche conductrice en forme de tronc (26a, 26b).

14. Dispositif de mémoire à semiconducteurs selon la revendi- 10 cation 7, caractérisé en ce que le condensateur de stockage de charge comprend une seconde couche conductrice en forme de branche (80a, 80b) pratiquement parallèle à la première couche conductrice en forme de branche (40a, 40b), et en ce qu'une première extrémité de la seconde couche conductrice en forme de branche est connectée à la surface su- 15 périeure de la couche conductrice en forme de tronc.