KR20090072809A - 반도체 소자의 캐패시터 형성방법 - Google Patents

반도체 소자의 캐패시터 형성방법 Download PDF

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Abstract

본 발명은, 하부구조가 형성된 반도체 기판상에 제1 층간절연막을 형성하는 단계와, 제1 층간절연막에 제1 컨택홀을 형성하는 단계와, 제1 컨택홀 내에 제1 스토리지 노드 컨택을 형성하는 단계와, 제1 스토리지 노드 컨택이 형성된 결과물 상에 제2 층간절연막을 형성하는 단계와, 제2 층간절연막에, 제1 스토리지 노드 컨택을 노출시키는 제2 컨택홀을 형성하는 단계와, 제2 컨택홀 내에, 장벽 금속막을 포함하는 이중막으로 제2 스토리지 노드 컨택을 형성하는 단계와, 제2 스토리지 노드 컨택과 접속된 하부 전극을 형성하는 단계와, 하부 전극 상에 유전체막 및 상부 전극을 형성하는 단계를 포함한다.
DRAM, 캐패시터, 선택비, 스텝 커버리지, 오믹 컨택

Description

반도체 소자의 캐패시터 형성방법{Method for fabricating capacitor of semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로 반도체 소자의 캐패시터 형성방법에 관한 것이다.
1947년 미국 벨연구소의 연구진들에 의해 트랜지스터가 개발된 이래로 반도체 소자의 크기가 고집적화, 미세화가 빠르게 진행되고 있다. 이에 따른 디바이스의 디자인룰 감소에 따라 단위 면적당 요구되는 캐패시턴스의 양도 증가시켜야 한다. 때문에 충분한 캐패시턴스의 확보를 위해서 스토리지 전극의 높이를 점차 높이고, 컨텍홀의 사이즈도 지속적으로 감소시켜야 한다. 이에 따라 스토리지 전극 하부의 컨택(Contact)을 노출시키는 개구부가 열리지 않거나 또는 스토리지 전극 하부의 컨택 접촉이 제대로 이루어지지 않는 등의 불량이 발생할 수 있다.
이를 해결하기 위하여, 컨택홀 내부에 형성되는 물질의 스텝 커버리지(Step Coverage)가 뛰어나고, 제한된 스토리지 전극 높이에서 유효 표면적을 증가시키면서도 패턴이 기우는 현상이 발생하지 않도록 하는 반도체 소자의 스토리지 전극형성 방법이 필요하다.
도 1 내지 도 3은 종래의 일반적인 디램(DRAM) 소자에서 캐패시터를 형성하는 방법을 나타내는 단면도들이다.
도면에는 상세하게 나타나지 않았지만, 층간절연막(100)을 형성하기 이전에, 반도체기판(도시되지 않음)에는 STI(Shallow Trench Isolation) 공정으로 형성된 소자분리막에 의해 활성영역이 설정되고, 반도체기판의 활성영역에 불순물영역 및 게이트전극을 포함하는 트랜지스터가 형성된다. 트랜지스터를 형성한 이후에, 트렌지스터를 절연시키기 위한 절연막이 형성되고, 절연막을 관통하여 반도체기판의 활성영역에 접속되는 비트 라인 컨택 및 비트 라인이 형성된다.
도 1을 참조하면, 트랜지스터 및 비트 라인 등의 하부구조(도시되지 않음)가 형성되어 있는 반도체기판 상에 제1 층간절연막(100) 및 제1 스토리지 노드 컨택(110)을 형성한다. 제1 스토리지 노드 컨택(110)은 도핑된 폴리실리콘막으로 형성한다.
다음, 제1 스토리지 노드 컨택(110)이 형성된 결과물 상에 제2 층간절연막(120)을 형성한 후, 제2 층간절연막(120)을 선택적으로 식각하여 제1 스토리지 노드 컨택(110)의 일부를 노출시킨다. 그리고 폴리실리콘막을 이용하여 상기 스토리지 노드 컨택(110)과 접속되도록 제2 스토리지 노드 컨택(130)을 형성한다. 다음에, 제2 스토리지 노드 컨택(130)이 형성된 결과물 상에 질화막을 증착하여 식각방지막(140)을 형성하고 그 위에 일정 두께의 몰드 절연막(150)을 형성한다.
제1 및 제2 스토리지 노드 컨택(110,130)은 후속 캐피시터 하부전극과 반도체기판에 형성된 불순물영역을 전기적으로 접속시키는 역할을 한다.
도 2를 참조하면, 식각 방지막(140) 및 몰드 절연막(150)을 패터닝하여 제2 스토리지 노드 컨택(130)을 노출한다.
다음, 하부 전극과 제2 스토리지 노드 컨택(130) 사이의 접촉 저항을 낮추기 위해 장벽 금속(Barrier metal)(160)막으로, 예를 들면 티타늄(Ti)막을 형성한 후, 700℃ 내지 900℃ 온도에서 10초 내지 300초 정도 열처리를 수행하여 티타늄 실리사이드 (TiSi2)막을 형성한다. 이어서 하부전극(170)으로 화학기상증착(Chemical Vapor Deposition; CVD) 방법 또는 원자층증착(Atomic Layer Deposition; ALD) 방법으로 티타늄 나이트라이드(TiN)막을 형성한다.
도 3을 참조하면, 에치백(Etchback) 또는 화학기계적연마(Chemical Mechanical Polishing; CMP) 공정을 수행하여 셀과 셀을 분리한 후, 하부 전극(170)인 티타늄 나이트라이드(TiN)막에 550℃ 내지 650℃ 정도에서 열처리를 수행한다. 다음 버퍼산화막식각용액(Buffer Oxide Etchant; BOE)으로 남아 있는 몰드 절연막을 제거한 후, 유전체막(도시되지 않음) 및 상부 전극(도시되지 않음)을 형성한다.
그런데, 높은 종횡비를 가진 캐패시터 구조에서 장벽 금속으로 사용되는 티타늄막을 증착하는 과정에서, 폴리실리콘으로 이루어진 제2 스토리지 노드 컨택(130) 위에 티타늄이 증착되지 않는 경우가 발생한다. 즉, 제2 스토리지 노드 컨택이 노출되도록 홀을 형성한 후 티타늄(Ti)막을 형성하는데, 홀의 높은 종횡비로 인한 스텝 커버리지 열화에 의해 티타늄(Ti)막의 증착이 이루어지지 않아, 계면의 저항을 낮춰줄 수 있는 티타늄 실리사이드(TiSi2)의 형성이 이루어지지 않게 된다. 이로 인해 단일 비트 불량(Single Bit Fail)이 발생하여 반도체 소자의 제조 수율(Yield)을 심각하게 떨어뜨리게 된다.
본 발명은, 하부구조가 형성된 반도체 기판상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막에 제1 컨택홀을 형성하는 단계; 상기 제1 컨택홀 내에 제1 스토리지 노드 컨택을 형성하는 단계; 상기 제1 스토리지 노드 컨택이 형성된 결과물 상에 제2 층간절연막을 형성하는 단계; 상기 제2 층간절연막에, 상기 제1 스토리지 노드 컨택을 노출시키는 제2 컨택홀을 형성하는 단계; 상기 제2 컨택홀 내에, 장벽 금속막을 포함하는 이중막으로 제2 스토리지 노드 컨택을 형성하는 단계; 상기 제2 스토리지 노드 컨택과 접속된 하부 전극을 형성하는 단계; 및 상기 하부 전극 상에 유전체막 및 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법이다.
상기 제2 스토리지 노드 컨택을 형성하는 단계는, 상기 제2 컨택홀 내에 티타늄(Ti)막을 형성하는 단계; 및 상기 제2 컨택홀 내에 형성된 티타늄(Ti)막 위에 티타늄나이트라이드(TiN)막을 형성하는 단계로 이루어질 수 있다.
상기 티타늄(Ti)막은 20Å 내지 100Å의 두께로 형성할 수 있다.
상기 티타늄(Ti)막 형성 후, 상기 티타늄(Ti)막을 열처리하여 티타늄 실리사이드(TiSi2)를 형성할 수 있다.
상기 열처리는 700℃ 내지 800℃에서 10초 내지 300초 동안 수행할 수 있다.
상기 티타늄 나이트라이드(TiN)는 300Å 내지 800Å의 두께로 형성할 수 있다.
상기 하부 전극을 형성하는 단계는, 상기 제2 스토리지 노드 컨택이 형성된 반도체 기판 상에 식각 방지막과 몰드 절연막을 형성하는 단계; 상기 제2 스토리지 노드 컨택이 노출되도록 몰드 절연막과 식각 방지막을 패터닝 하는 단계; 및 하부 전극용 도전층을 증착한 후 셀 단위로 한정할 수 있다.
상기 하부 전극용 도전층을 셀 단위로 한정하는 단계 후에, 상기 몰드 절연막을 제거할 수 있다.
상기 하부전극은 TiN, TaN, HfN, Ru, RuO2, Pt, Ir 및 IrO2으로 이루어진 그룹에서 선택된 어느 하나로 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 다양한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 4 내지 도 7은 본 발명의 실시예에 따른 캐패시터 형성방법을 설명하기 위하여 나타낸 도면들이다.
도 4를 참조하면, 트랜지스터 및 비트 라인 등의 하부구조(도시되지 않음)가 형성되어 있는 반도체기판 상에 제1 층간절연막(200) 및 제1 스토리지 노드 컨택(210)을 형성한다. 제1 스토리지 노드 컨택(210)은 도핑된 폴리실리콘막으로 형성한다.
다음, 제2 층간절연막(220)을 형성한 후, 제2 층간절연막을 선택적으로 식각하여 제1 스토리지 노드 컨택(210)의 일부을 노출시키는 컨택홀을 형성한다.
도 5를 참조하면, 제1 스토리지 노드 컨택(210)이 노출된 컨택홀에 제2 스토리지 노드 컨택(230)을 형성한다.
이때 제2 스토리지 노드 컨택은 도시된 것과 같이 이중막으로 형성하게 되는데, 먼저 제1 스토리지 노드 컨택(210)과 하부 전극 사이의 접촉 저항을 낮추고 컨택 홀 내의 노출된 금속패턴을 보호할 수 있는 장벽 금속(Barrier metal)으로 예를 들면 티타늄(Ti)(231)막을 형성한다.
이때 티타늄막은 20Å∼100Å 정도의 두께로 형성한다. 티타늄(Ti)막을 형성한 다음에 700℃ 내지 900℃에서 10초 내지 30초 동안 열처리하여 화학적 반응을 통하여 티타늄 실리사이드(TiSi2)막을 형성하여 저항을 감소시킬 수 있다.
이어서 티타늄 또는 티타늄 실리사이드막이 형성된 구조 위에 탄탈늄 나이트라이드(TaN)막 또는 티타늄 나이트라이드(TiN)막을 형성한다. 본 발명에서는 티타늄 나이트라이드(232)막을 예를 들어 설명한다.
상기 티타늄 나이트라이드(TiN)(232)막은 300Å∼800Å 정도의 두께로 형성한다. 티타늄막(231) 및 티타늄 나이트라이드막(232)을 형성한 다음에는, 에치백 또는 화학기계적연마(CMP)로 식각하여 이중막으로 구성된 제2 스토리지 컨택(230)을 형성한다.
제2 스토리지 노드 컨택 물질로 종래의 폴리실리콘을 사용하는 대신 티타늄 막/ 티타늄 나이트라이드막으로 형성된 이중막을 적용함으로써, 제1 스토리지 노드 컨택(210) 위에 안정적으로 제2 스토리지 컨택(230)을 형성할 수 있어 셀의 저항을 감소시킬 수 있다. 또한 후속 공정으로 열처리가 들어갈 경우, 티타늄 나이트라이드막에 열처리 공정 온도의 증가에 따라 발생하는 티타늄 실리사이드막의 소실을 막을 수 있어 좀더 안정적인 캐패시터를 형성할 수 있다.
도 6을 참조하면, 제1 및 제2 스토리지 노드 컨택이 형성된 결과물 상에 질화막을 증착하여 식각 방지막(240)을 형성한 다음 일정 두께의 몰드 절연막(250)을 적층한다. 식각 방지막(240)은 500Å 내지 1000Å 정도의 두께로 형성하고, 몰드 절연막(250)은 10000Å 내지 30000Å 정도의 두께로 형성한다. 이때 몰드 절연막(250)은 피에스지(Phospho-silicate Glass; PSG)막과 피이테오스(PE-TEOS)의 스택(Stack)으로 형성하며, 용도에 따라 증착 두께는 조절할 수 있다. 또한 식각 방지막(240)은 스토리지 노드 컨택을 노출시키고 하부전극의 형태를 부여하기 위하여 피에스지막(PSG)과 피이테오스막(tetra-ethyl-ortho-silicate glass ; PE-TEOS)을 식각할 때 식각 방지막 역할을 한다.
다음 몰드 절연막(250)을 사진식각 공정을 통하여 패터닝 한 후, 제2 스토리지 노드 컨택(230)이 노출되도록 식각한다.
도 7을 참조하면, 패터닝된 몰드 절연막과 제2 스토리지 노드 컨택(230) 상에 하부 전극(260) 물질을 100Å∼500Å 정도의 두께로 형성한다. 이때 하부 전극(260) 물질은 TiN, TaN, HfN, Ru, RuO2, Pt, Ir 및 IrO2 등으로 이루어진 그룹에 서 선택할 수 있다. 예를 들면, 하부 전극으로 티타늄 나이트라이드를 형성한 다음 에치백 또는 화학기계적연마(CMP)를 통하여 셀과 셀을 분리한 후, 티타늄 나이트라이드에 500℃ 내지 650℃에서 열처리를 수행한다. 다음 버퍼산화막식각용액(BOE)으로 남아 있는 몰드 절연막을 제거할 수 있는 풀-딥-아웃(Full-Dip-Out) 공정을 수행하여 스토리지 노드 구조를 형성한다. 이때 제2 스토리지 노드 컨택이 티타늄 실리사이드막/ 티타늄 나이트라이드막의 구조로 되어 있고 그 위에 하부 전극으로 티타늄 나이트라이드막이 형성되기 때문에, 물리적인 티타늄 나이트라이드막의 두께가 증가하게 됨으로써 버퍼산화막식각용액(BOE)에 대한 저항력이 높아져 티타늄 나이트라이드막의 하부에 형성된 티타늄 실리사이드(TiSi2)의 소실을 막을 수 있다.
풀-딥-아웃(Full-Dip-Out)은 소자의 집적도가 100nm 이하의 디램 공정에서 사용하고 있으며, 상기 몰드 절연막을 제거하면 내부, 외부 모두의 유효 캐패시터 면적으로 사용하여 캐패시터 용량을 증가시킬 수 있는 실린더형 스토리지 전극을 형성할 수 있다. 다음 소정의 유전체막(도시되지 않음) 및 상부 전극(도시되지 않음)을 형성한다.
본 발명은 반도체 기판상의 컨택홀 형성 후, 티타늄막/ 티타늄 나이트라이드막의 이중막 구조로 이루어진 제2 스토리지 노드 컨택을 적용함으로써, 스텝커버리지 문제를 해결하여 컨택 플러그 위에 안정적으로 티타늄 실리사이드막을 형성할 수 있다. 또한 셀의 저항을 개선할 수 있고, 티타늄 나이트라이드막의 물리적인 두께가 증가하기 때문에 습식용액에 대한 저항력이 높어져 티타늄 실리사이드막의 소 실을 막을 수 있기 때문에 안정적인 캐패시터를 형성할 수 있다.
도 1 내지 도 3은 종래 기술의 반도체 소자의 캐패시터 형성방법에서 발생하는 문제점을 설명하기 위해 나타낸 도면이다.
도 4 내지 도 7은 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위하여 나타낸 도면이다.

Claims (9)

  1. 하부구조가 형성된 반도체 기판상에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막에 제1 컨택홀을 형성하는 단계;
    상기 제1 컨택홀 내에 제1 스토리지 노드 컨택을 형성하는 단계;
    상기 제1 스토리지 노드 컨택이 형성된 결과물 상에 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막에, 상기 제1 스토리지 노드 컨택을 노출시키는 제2 컨택홀을 형성하는 단계;
    상기 제2 컨택홀 내에, 장벽 금속막을 포함하는 이중막으로 제2 스토리지 노드 컨택을 형성하는 단계;
    상기 제2 스토리지 노드 컨택과 접속된 하부 전극을 형성하는 단계; 및
    상기 하부 전극 상에 유전체막 및 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법.
  2. 제1항에 있어서,
    상기 제2 스토리지 노드 컨택을 형성하는 단계는,
    상기 제2 컨택홀 내에 티타늄(Ti)막을 형성하는 단계; 및
    상기 제2 컨택홀 내에 형성된 티타늄(Ti)막 위에 티타늄나이트라이드(TiN)막을 형성하는 단계로 이루어지는 반도체 소자의 캐패시터 형성방법.
  3. 제2항에 있어서,
    상기 티타늄(Ti)막은 20Å 내지 100Å의 두께로 형성하는 반도체 소자의 캐패시터 형성방법.
  4. 제2항에 있어서,
    상기 티타늄(Ti)막 형성 후, 상기 티타늄(Ti)막을 열처리하여 티타늄 실리사이드(TiSi2)를 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법.
  5. 제4항에 있어서,
    상기 열처리는 700℃ 내지 800℃에서 10초 내지 300초 동안 수행하는 반도체 소자의 캐패시터 형성방법.
  6. 제2항에 있어서,
    상기 티타늄 나이트라이드(TiN)는 300Å 내지 800Å의 두께로 형성하는 반도체 소자의 캐패시터 형성방법.
  7. 제1항에 있어서,
    상기 하부 전극을 형성하는 단계는,
    상기 제2 스토리지 노드 컨택이 형성된 반도체 기판 상에 식각 방지막과 몰드 절연막을 형성하는 단계;
    상기 제2 스토리지 노드 컨택이 노출되도록 몰드 절연막과 식각 방지막을 패터닝하는 단계; 및
    하부 전극용 도전층을 증착한 후 셀 단위로 한정하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법.
  8. 제7항에 있어서,
    상기 하부 전극용 도전층을 셀 단위로 한정하는 단계 후에, 상기 몰드 절연막을 제거하는 반도체 소자의 캐패시터 형성방법.
  9. 제1항에 있어서,
    상기 하부 전극은 TiN, TaN, HfN, Ru, RuO2, Pt, Ir 및 IrO2으로 이루어진 그룹에서 선택된 어느 하나로 형성하는 반도체 소자의 캐패시터 형성방법.
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