KR100253571B1 - 반도체소자의 캐패시터 형성방법 - Google Patents

반도체소자의 캐패시터 형성방법 Download PDF

Info

Publication number
KR100253571B1
KR100253571B1 KR1019970030277A KR19970030277A KR100253571B1 KR 100253571 B1 KR100253571 B1 KR 100253571B1 KR 1019970030277 A KR1019970030277 A KR 1019970030277A KR 19970030277 A KR19970030277 A KR 19970030277A KR 100253571 B1 KR100253571 B1 KR 100253571B1
Authority
KR
South Korea
Prior art keywords
sbto
capacitor
thin film
semiconductor device
solvent
Prior art date
Application number
KR1019970030277A
Other languages
English (en)
Other versions
KR19990006055A (ko
Inventor
박영진
김남경
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019970030277A priority Critical patent/KR100253571B1/ko
Publication of KR19990006055A publication Critical patent/KR19990006055A/ko
Application granted granted Critical
Publication of KR100253571B1 publication Critical patent/KR100253571B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체소자의 캐피시터 형성방법에 관한 것으로, 전도성 산화막을 하부전극 및 상부전극으로 사용하고, 고유전율의 유전체막을 사용하는 반도체소자의 캐패시터 형성방법에 있어서, Sr(C5HO2F6)2, Bi(C5HO2F6)3과 2-에틸헥사노익이 함유된 Ta(OC2H5)를 화학 소오스로 하고, 2-에틸헥사노익과 엔-뷰틸 아세테이트를 각각 제1솔벤트와 제2솔벤트로 하여 유전체막인 SBTO 박막을 코팅한 다음, 상기 SBTO 박막을 베이킹하고 상기 SBTO 박막을 플라즈마로 제1어닐링한 다음, 상기 SBTO 박막을 퍼니스에서 제2어닐링하여 반도체소자의 고집적화에 충분한 정전용량을 가질 수 있도록 유전체막을 형성함으로써 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 비휘발성 램(Ferro-electric RAM, 이하에서 ReRAM 이라 함) 이나 디램(DRAM)과 같은 메모리 소자의 정전용량을 증가시킬 수 있도록 캐패시터를 형성하는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에 따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디랜 소자의 고집적화에 중요한 요인이 된다.
그래서, (Eo×Er×A)/T (단, 상기 Eo는 진공유전율, 상기 Er은 유전막의 유전율, 상기 A는 캐패시터의 면적 그리고 상기 T는 유전막의 두께)로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하였다. 그러나, 제조공정이 복잡하고 단차를 증가시켜 반도체소자의 고집적화를 어렵게 하였다.
그리하여, 유전상수 Er이 높은 고유전성의 탄탈륨산화막(Ta2O5), BST(Ba,Sr)TiO3) 막, PZT(PbZrTiO3) 막, SBTO(SrBi2Ta2O9) 막 또는 PLZT(PbLaZrTiO3) 막으로 유전체막으로 하고, 상부 및 하부전극으로 백금(Pt)을 사용하였다.
최근, 전원이 꺼진 상태에서도 데이타를 기억하는 소자 개발에 많은 관심과 연구가 진행중이며, 대표적인 물질이 SBTO이다.
그러나, 상기 SBTO 는 출발물질은 일본의 코준도 화학(cojundo chemical)에서, 제조공정 및 소자응용의 원천특허는 미국의 시매트릭(symetrix) 사가 보유하여 독점판매하거나 많은 양의 댓가를 요구하고 있어 사용에 따른 많은 댓가를 지불하여야 하는 문제점이 있다.
상기 시매트릭사의 제조공정 특허는, 졸-겔(sol-gel) 법으로 코팅하고, 솔벤트 휘발을 위한 수회의 베이킹공정을 실시하되, 코팅된 막의 결정화를 위하여 금속열처리(rapid thermal process, RTP) 공정을 실시하거나 퍼니스에서의 열처리 공정을 실시하는 것이다.
그리고, 상기 코준도 화학의 특허는, 스트론튬 2-에틸헥사노이트, 비스므쓰 2-에틸헥사노이트 및 탄탈륨 2-에틸헥사노이트에 2-에틸헥사노익 산 솔벤트를 사용하였다.
본 발명은 상기한 바와 같이 종래기술에 따른 문제점을 해결하기 위하여, 코준도 화학의 화학물질 대신에 스트론튬 헥사-플루오로-아세틸-아세토네이트(Sr(C5HO2F6)2), 비스무쓰 헥사-플루오로-아세틸-아세토네이트(Bi(C5HO2F6)3) 및 탄탈륨 에쏘사이트(Ta(OC2H5))를 이용하여 SBTO 박막을 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성할 수 있도록 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
제1도는 본 발명의 실시예에 따른 캐패시터의 고유전체 박막을 형성하는 공정을 도시한 모식도.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 전도성 산화막을 하부전극 및 상부전극으로 사용하고, 고유전율의 유전체막을 사용하는 반도체소자의 캐패시터 형성방법에 있어서, Sr(C5HO2F6)2, Bi(C5HO2F6)3과 2-에틸헥사노익이 함유된 Ta(OC2H5)를 화학소오스로 하고, 2-에틸헥사노익과 엔-뷰틸 아세테이트를 각각 제1솔벤트와 제2솔벤트로 하여 유전체막인 SBTO 박막을 코팅하는 공정과, 상기 SBTO 박막을 베이킹하는 공정과, 상기 SBTO 박막을 플라즈마로 제1어닐링하는 공정과, 상기 SBTO 박막을 퍼니스에서 제2어닐링하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제1도는 본 발명의 실시예에 따라 반도체소자 캐패시터 유전체막 형성공정을 순차적으로 도시한 모식도이다.
먼저, 스트론튬 헥사-플루오로-아세틸-아세토네이트 (Sr(C5HO2F6)2), 비스무쓰 헥사-플루오로-아세틸-아세토네이트(Bi(C5HO2F6)3)과, 2-에틸헥사노익이 함유된 탄탈륨 에쏘사이트(Ta(OC2H5))를 화학 소오스(chemical source)로 하고, 2-에틸헥사노익을 제1솔벤트로 하고, 엔-뷰틸 아세테이트(n-butyl acrtate)를 제2솔벤트로 하여 SBTO 박막을 하부전하저장전극 표면에 코팅한다.
이때, 상기 SBTO 박막은 스핀 코팅방법으로 형성한다. 그리고, 상기 제1솔벤트와 제2솔벤트는 액체상태인 것을 사용한다.
그 다음에, 상기 SBTO 박막을 베이킹하고, 플라즈마를 이용하여 제1어닐링공정을 실시한 다음, 퍼니스(furnace)에서 제2어닐링공정을 실시한다.
이때, 상기 제1어닐링공정은 50~200 와트의 플라즈마 전력으로 400~600℃정도 온도의 산소가스분위기에서 실시하고, 상기 제2어닐링공정은 N2O가스를 이용하여 700~800℃정도의 온도에서 실시한 것이다.
여기서, 상기 제1어닐링공정으로 변화되는 이차상은, SrxFyOz, BixFyOz, TaxFyOz또는 SrxBiyFzOu등으로 "F"를 함유한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 미국 또는 일본과는 다른 방법으로 SBTO 유전체막을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성할 수 있도록 함으로써 반도체소자의 고집적화를 가능하게 하는 기술이다.

Claims (5)

  1. 전도성 산화막을 하부전극 및 상부전극으로 사용하고, 고유전율의 유전체막을 사용하는 반도체소자의 캐패시터 형성방법에 있어서, Sr(C5HO2F6)2), Bi(C5HO2F6)3과 2-에틸헥사노익이 함유된 Ta(OC2H5)를 화학소오스로 하고, 2-에틸헥사노익과 엔-뷰틸 아세테이트를 각각 제1솔벤트와 제2솔벤트로 하여 유전체막인 SBTO 박막을 코팅하는 공정과, 상기 SBTO 박막을 베이킹하는 공정과, 상기 SBTO 박막을 플라즈마로 제1어닐링하는 공정과, 상기 SBTO 박막을 퍼니스에서 제2어닐링하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  2. 제1항에 있어서, 상기 제1어닐링공정은 50-200 와트의 플라즈마전력으로 400~600℃ 정도 온도의 산소플라즈마 분위기에서 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  3. 제1항에 있어서, 상기 제2어닐링공정은 N2O가스를 이용하여 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  4. 제1항 또는 제3항에 있어서, 상기 제2어닐링공정은 700~800℃ 정도의 온도에서 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  5. 제1항에 있어서, 상기 제1솔벤트와 제2솔벤트는 액체상태인 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
KR1019970030277A 1997-06-30 1997-06-30 반도체소자의 캐패시터 형성방법 KR100253571B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970030277A KR100253571B1 (ko) 1997-06-30 1997-06-30 반도체소자의 캐패시터 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970030277A KR100253571B1 (ko) 1997-06-30 1997-06-30 반도체소자의 캐패시터 형성방법

Publications (2)

Publication Number Publication Date
KR19990006055A KR19990006055A (ko) 1999-01-25
KR100253571B1 true KR100253571B1 (ko) 2000-04-15

Family

ID=19513014

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970030277A KR100253571B1 (ko) 1997-06-30 1997-06-30 반도체소자의 캐패시터 형성방법

Country Status (1)

Country Link
KR (1) KR100253571B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100968425B1 (ko) 2007-06-27 2010-07-07 주식회사 하이닉스반도체 반도체 소자의 제조방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100772702B1 (ko) * 2000-08-31 2007-11-02 주식회사 하이닉스반도체 하부전극의 산화를 방지할 수 있는 강유전체 메모리 소자제조 방법
KR20030056842A (ko) * 2001-12-28 2003-07-04 주식회사 하이닉스반도체 반도체소자의 커패시터 제조방법
KR100869339B1 (ko) * 2002-05-30 2008-11-19 주식회사 하이닉스반도체 비스무스계 강유전체막의 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100968425B1 (ko) 2007-06-27 2010-07-07 주식회사 하이닉스반도체 반도체 소자의 제조방법

Also Published As

Publication number Publication date
KR19990006055A (ko) 1999-01-25

Similar Documents

Publication Publication Date Title
US6806183B2 (en) Methods for forming capacitors on semiconductor substrates
EP0616723B1 (en) Process for fabricating layered superlattice materials
EP1042529B1 (en) Method for selectively depositing bismuth based ferroelectric films
US5728603A (en) Method of forming a crystalline ferroelectric dielectric material for an integrated circuit
KR100274512B1 (ko) 집적회로커패시터 및 그 제조방법
KR100516630B1 (ko) 층형상초격자재료 및 ａｂｏ₃형 금속산화물을 제조하고,산소에 노출시키는 일없이 이들 재료를 포함하는전자디바이스를 제작하는 방법
JP3788628B2 (ja) ヘキサメチル―ジシラザンを用いる薄膜の液体源形成
EP0489519A2 (en) Sol-gel processing of piezoelectric and ferroelectric films
US6486022B2 (en) Method of fabricating capacitors
JP2003510839A (ja) バリア層を有する集積回路およびその製造方法
US7217576B2 (en) Method for manufacturing ferroelectric capacitor, method for manufacturing ferroelectric memory, ferroelectric capacitor and ferroelectric memory
KR100253571B1 (ko) 반도체소자의 캐패시터 형성방법
KR20000045295A (ko) 반도체 메모리 소자의 캐패시터 제조방법
JP2001237402A (ja) 構造化された金属酸化物含有層および半導体構造素子の製造方法
KR19990082374A (ko) 집적회로에 적용하기 위한 고유전율의 바륨-스트론튬-니오브
KR20020002559A (ko) 금속유기용액 화학증착을 이용한비스무스란탄티타늄산화막 강유전체 형성 방법 및 그를이용한 강유전체 캐패시터 형성 방법
KR100265846B1 (ko) 반도체소자의강유전체캐패시터제조방법
JP3924928B2 (ja) 強誘電体材料及び強誘電体メモリ
JPH11330389A (ja) 誘電体メモリの製造方法
JP2001298165A (ja) タンタル酸ストロンチウム・ビスマスを主成分とする誘電体を備えた記憶キャパシタの製造方法
KR20000025706A (ko) 강유전성램 캐패시터의 제조방법
KR20040014283A (ko) 반도체 소자용 상유전체 물질 및 그의 제조방법
KR100265345B1 (ko) 반도체 장치의 고유전체 캐패시터 제조방법
KR20010110063A (ko) 유전체 박막의 제조 방법 및 그 제조 장치
KR19990030232A (ko) 비스무트 함유 세라믹층의 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080102

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee