KR20040014283A - 반도체 소자용 상유전체 물질 및 그의 제조방법 - Google Patents

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애질런트 테크놀로지스, 인크.
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Abstract

본 발명은 상유전체 물질 전구체를 사용하여 산화물 전극에 시드(seed)층을 침착시키는 단계 및 상유전체 물질 전구체를 사용하여 상기 시드층에 상유전체 층을 침착시키는 단계를 포함하는 상유전체 반도체 소자의 형성 방법에 관한 것이다.

Description

반도체 소자용 상유전체 물질 및 그의 제조방법{PARAELECTRIC MATERIAL FOR SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR}
본 발명은 상유전체 물질, 보다 구체적으로는 커패시터용 강유전체 물질에관한 것이다.
전자 산업이 발달함에 따라 여러 경향이 새로운 기술의 발달을 이끌고 있다. 첫째, 사람들은 배터리의 빈번한 교체가 덜 요구되는 휴대폰, 개인 음향 시스템, 디지털 카메라 등과 같은 보다 소형의 제품을 원한다. 둘째, 이러한 소형화 및 휴대용이성 외에, 상기 제품은 보다 많은 계산능력 및 메모리 저장 능력을 가질 것이 요구된다. 셋째, 이러한 소자는 배터리가 나간 경우에도 정보, 화상 등을 보전할 것이 요구된다.
동적 랜덤 접근 메모리(DRAM), 전기적 소거가능한 프로그래밍 판독 전용 메모리(EEPROM) 및 플래시 EEPROM과 같은 비휘발성 메모리는 전원 없이도 데이터를 보전할 수 있기 때문에 상기와 같은 제품에 사용된다. 이러한 메모리는 메모리 셀의 어레이를 포함하고, 여기서 각각의 메모리 셀은 메모리 셀 커패시터 및 메모리 셀 접근 트랜지스터를 포함한다.
기본적으로, 메모리 셀은 커패시터를 사용하여 전기 전하를 유지시킨다. 전하를 유지시키는 능력은 "정전 용량"으로 언급되며, 주어진 커패시터의 정전 용량은 커패시터 유전체의 유전율, 커패시터 전극의 유효 면적 및 커패시터 유전체 층의 두께의 함수이다. 본질적으로, 유전체 층의 두께를 감소시키고, 커패시터 전극의 유효 면적을 증가시키며 커패시터 유전체의 유전율을 증가시키면 정전 용량을 증가시킬 수 있다. 보다 소형의 제품에서는, 작은 두께 및 높은 정전 용량을 갖는 것이 바람직하다.
커패시터 유전체 층의 두께를 100Å 이하로 감소시키면 일반적으로 커패시터의 신뢰성이 저하되는데, 이는 포블러-노르드하임(Fowler-Nordheim) 고온 전자 주입이 박형의 유전체 층을 통해 홀을 생성시킬 수 있기 때문이다.
커패시터 전극의 유효 면적을 증가시키면 일반적으로 보다 복잡하고 고가의 커패시터 구조체로 된다. 예를 들어, 스택형 구조체 및 트렌치형 구조체와 같은 3차원 커패시터 구조체가 4 MB DRAM에 적용되었지만, 이러한 구조체는 16 MB 또는 64 MB DRAM에 적용하기가 곤란하다. 스택형 커패시터는 메모리 셀 트랜지스터에 대한 스택형 커패시터의 높이로 인해 비교적 가파른 단(step)을 가질 수 있고, 트렌치형 커패시터는 64 MB DRAM에 요구되는 크기로 비례축소되는 경우 트렌치들간의 누출 전류를 가질 수 있다.
커패시터 유전체의 유전율을 증가시키는 것은 비교적 높은 유전율 물질의 사용을 요구한다. 일반적으로, 약 10의 유전율을 갖는 이산화규소(SiO2)가 사용된다. 보다 높은 유전율 물질, 예를 들어 이트리아(Y2O3), 산화탄탈(Ta2O5) 및 산화티탄(TiO2)이 시도되어 왔다.
최근, 수백 내지 수천의 훨씬 큰 유전율을 갖는 상유전체 물질이 연구되었다. 상유전체 물질은 퍼로브스카이트 산화물과 같은 강유전체 물질을 포함한다. 퍼로브스카이트 산화물의 예로는 강유전체 랜덤 접근 메모리(FeRAM)로 언급되는 메모리의 새로운 부류를 제공하기 위해 사용되어 온 PZT(PbZrxTi(1-x)O3), BST(BaxSr(1-x)TiO3) 또는 STO(SrTiO3)가 있다. 강유전체 물질은 탁월한 전하 보유 및 개선된 비휘발성을 위한 자발 분극 현상을 나타낸다. 커패시터용 유전체 층으로서 강유전체 물질을 사용하는 경우, 1/100Å의 두께가 10Å 산화물 층의 유전체 등가물을 제공할 수 있다.
강유전체 물질은 비휘발성일 뿐만 아니라 플래쉬, 정적 랜덤 접근 메모리(SRAM) 또는 DRAM과 같은 기존의 메모리보다 논리 회로와의 조합이 더욱 용이한 이점을 갖는다. 따라서, 상기 기술은 플래쉬의 비휘발성과 DRAM의 셀 크기 및 비례 축소의 용이성을 조합한다.
현재, 많은 상이한 강유전체 물질 및 다수의 상이한 강유전체 물질의 배합물이 연구중이다. 많은 연구는 쓸모없게 되었다.
메모리 셀은 전원 없이 데이터를 보존해야 하므로(이는 메모리 셀의 물질이 매우 장기간 동안 1비트의 데이터를 나타내는 전기 전하를 유지할 수 있어야 함을 의미한다), 강유전체 물질의 개발에는 많은 문제점이 있다. 상기 물질은 또한 현재 CMOS 기술에서 사용되는 전압에 상용성이도록 매우 박형이어야 하며, 강유전체 물질이 매우 고품질이고, 매우 평활한 표면을 가지며 핀-홀 결함을 갖지 않는 것이 중요하다. 또한, 최상의 강유전체 스위칭 특성을 수득하기 위해 (111) 결정학적 배향이 최대화될 필요가 있으며 그레인(grain) 크기가 매우 정확히 제어되어야 한다. 추가로, 강유전체 메모리와 결합된 표준 논리 회로는 최대 총 열 예산을 가지므로, 표준 논리 회로를 갖는 강유전체 메모리의 집적을 단순화시키기 위한 강유전체 층 침착에는 저온이 바람직하다. 또한, 상기 모두는 수천개의 웨이퍼가 일관되게 생산될 수 있도록 제조가능한 방식으로 수행될 필요가 있다.
이러한 문제에 대한 해결책이 오랫동안 연구되었지만, 당해 분야의 숙련자들에 의해 밝혀지지 못하였다.
본 발명은 상유전체 물질 전구체를 사용하여 산화물 전극에 시드층을 침착시키는 단계 및 상유전체 물질 전구체를 사용하여 상기 시드층에 상유전체 층을 침착시키는 단계를 포함하는 상유전체 반도체 소자의 형성 방법에 관한 것이다. 이로써, 최대 강유전체 스위칭 특성을 고려한, 보다 우수한 그레인 크기 제어, 증가된 (111) 결정학적 배향 제어, 3nm rms 이하의 표면 조도를 갖는 보다 평활한 표면, 핀홀 결점 부재, 및 600℃ 이하의 저온 처리가 허용된다. 따라서, 웨이퍼는 일관되게 다량으로 제조될 수 있다. 또한, 낮은 침착 온도를 사용하여 표준 논리 회로를 갖는 상유전체 반도체 소자의 집적을 단순화시킬 수 있다.
도 1은 본 발명에 따른 2차원 및 3차원 강유전체 메모리 집적회로의 횡단면도이다.
도 2는 본 발명에 따른 메모리 커패시터의 확대도이다.
도 3은 본 발명에 따른 복합 시드층을 제조하는데 사용되는 2-챔버 처리 시스템을 나타낸 것이다.
도 4는 본 발명에 따른 복합 시드층을 제조하는데 사용되는 단일 챔버 처리 시스템을 나타낸 것이다.
도 5는 본 발명에 따른 강유전체 커패시터의 제조방법을 단순화시켜 나타낸공정도이다.
본 발명의 특정한 실시양태는 전술한 것에 추가하여 또는 이를 대신하여 다른 이점을 갖는다. 상기 이점은 첨부한 도면을 참조하여 후술하는 상세한 설명을 통해 당해 분야의 숙련자들에게 명백할 것이다.
도 1에는 본 발명의 물질을 사용하여 형성된 강유전체 층을 사용하는 3차원 강유전체 메모리 집적회로(10)의 횡단면도가 도시되어 있다. 반도체 기판(12)은 얕은 트렌치 절연 산화물층(14), 게이트 및 게이트 유전체(16 및 18), 및 소스/드레인(source/drain) 영역(20 내지 22)을 갖는다. 비트 라인(24)이 하나의 소스/드레인 영역(21)과 접촉한 상태로 층간 유전체(ILD)층(26)내에 형성되어 있고, 매입된 접촉부(28 및 30)가 ILD층(26)을 통해 형성되며 각각 소스/드레인 영역(20 및 22)과 접촉되어 있다.
2차원 메모리 커패시터(32)에서, 산화물 또는 하부 전극(34)은 매입된 접촉부(28)와 접촉한 상태로 ILD층(26)상에 침착된다. 복합 강유전체 층(36)은 하부 전극(34) 위에 침착된다. 또한, 상부 전극(38)은 복합 강유전체 층(36) 위에 침착된다. 기본적으로, 게이트 및 게이트 유전체(16 및 18) 및 소스/드레인 영역(20 내지 22)은 강유전체 메모리 집적회로(10)의 트랜지스터를 형성하는 반면, 하부 전극(34), 복합 강유전체 층(36) 및 상부 전극(38)은 2차원 메모리 커패시터(32)를 형성한다. 2차원 메모리 커패시터(32)는 비교적 제조가 용이한데, 이는 물질의 연속적인 층이 평탄한 표면상에 침착되고 측부가 에칭되어 커패시터 구조체를 형성하기 때문이다.
3차원 메모리 커패시터(42)에서, 하부 전극(44)은 매입된 접촉부(30)와 접촉한 상태로 ILD층(26)상에 침착된다. 이 경우 하부 전극(44)은 수직 측부를 갖는 3차원 구조이다. 복합 강유전체 층(46)은 하부 전극(44)의 측부를 포함하여 하부 전극(44) 위에 상응하게 침착된다. 또한, 상부 전극(48)은 복합 강유전체 층(46)의 측부를 포함하여 복합 강유전체 층(46) 위에 상응하게 침착된다. 또한, 게이트 및 게이트 유전체(16 및 18) 및 소스/드레인 영역(20 내지 22)은 강유전체 메모리 집적회로(10)의 트랜지스터를 형성하는 반면, 하부 전극(44), 복합 강유전체층(46) 및 상부 전극(48)은 3차원 메모리 커패시터(42)를 형성한다. 3차원 메모리 커패시터(42)는 비교적 제조가 어려운데, 이는 물질의 연속적인 층이 에칭 전에 수평 및 수직 표면상에 침착되기 때문이다.
하부 전극(34 및 44) 및 상부 전극(38 및 48)은 귀금속 물질 또는 화합물, 예를 들어 백금(Pt), 이리듐(Ir) 또는 루테늄(Ru)으로부터 형성되지만, 바람직하게는 IrO2또는 RuO2로부터 형성된다. 복합 강유전체 층(36 및 46)은 PZT(PbZrxTi(1-x)O3), BST(BaxSr(1-x)TiO3), STO(SrTiO3), BTO(Bi4Ti3O12) 또는 SBT(SrBiz2Ta2O9)를 형성하는 티탄, 지르코늄, 납, 바륨(Ba), 스트론튬(Sr) 또는 비스무쓰(Bi)와 같은 금속의 강자성 퍼로브스카이트 산화물하에서, TiOx, ZrOx, (Ti,Zr)Ox, PbO, PbTiO3, Pb(Zr,Ti)O3등을 형성하는 티탄(Ti), 지르코늄(Zr) 또는 납(Pb)과 같은 금속의 산화물의 반응성 시드층이다.
종래에는, 시드층 및 강유전체 층의 침착시 많은 문제가 있었다. 시드층은 비교적 고온에서 침착되며 열 예산을 상당히 감소시키므로 문제를 유발할 수 있다. 강유전체 층은 그의 미세구조 및 표면 조도를 제어하는 것이 요구되므로 추가의 문제를 유발한다. 미세구조를 제어하면 강유전체 층 두께가 감소하여, 각각의 기술의 발생이 강유전체 커패시터의 작동 전압을 직접적으로 비례 축소시킨다. 기본적으로, 전원을 절약하는데 보다 적은 전압으로 작동하는 것이 바람직하며, 따라서 가능한 강유전체 층을 박형으로 갖는 것이 바람직하다. 일반적으로, 강유전체 층의 미세구조 및 표면 조도를 충분히 제어하는 것이 가능하지 않으므로, 발달은 50내지 70nm의 막 두께에서 실질적으로 멈추었다.
본 발명자들에 의한 연구에서, 뜻밖에도 강유전체 층이 하부 전극에 침착되는 경우 강유전체 침착 공정이 하부 전극 물질의 상부 표면을 제어불가능하게 개질시킬 수 있음을 밝혀냈다. 예를 들어, 산화이리듐 하부 전극에 있어서, 금속 유기 전구체를 사용하는 단일-단계 금속 유기 화학 증착 공정은 산화이리듐을 환원시켜, 즉 산소를 제거하여 우묵하게 파인 이리듐 하부 전극으로 만든다. 이는 침착된 강유전체 층의 미세구조에 영향을 줄 뿐만 아니라 표면 조도 및 상부 전극과 같은 후속적으로 침착되는 물질의 접착성에도 영향을 준다.
예를 들어, 금속 유기 화학 증착은 4Torr의 압력에서 600 내지 610℃의 비교적 높은 웨이퍼 온도에서 강유전체 층을 침착시키는데 사용되었다. 피로(반복되는 커패시터 스위칭에 의해 유발된 분극 손실)를 최소화하기 위해, 강유전체 층은 바람직하게는 산화이리듐 또는 산화이리듐/이리듐 하부 전극상에 침착되었다. 산화이리듐과 같은 산화물 전극은 백금 및 이리듐 단독과 같은 귀금속의 사용에 비해 피로 성능을 상당히 개선시키는 것으로 알려져 있다.
강유전체 침착 공정에 사용된 용매 및 전구체에 의해 생성되는 높은 환원성 분위기는 강유전체 층이 침착되는 경우 하부 전극 표면을 안정하지 않게 하여 변화시키는 결과를 초래하는 것으로 밝혀졌다. 더욱이, 산화이리듐 전극으로부터 산소가 손실되면 커패시터 피로 특성이 열화된다. 강유전체 표면 조도는 강유전체 층의 두께에 선형으로 비례하며 이는 최소 두께를 50nm 이상으로 한정한다. 50nm 이하에서, 강유전체 층은 높은 누출을 나타내고, 전극은 종종 강유전체 층내 핀홀 결함을 통해 단락된다.
또한, 강유전체 층의 (111) 결정학적 배향을 최대화시키는 것이 바람직한데, 이는 최선의 강유전체 스위칭 특성을 제공하기 때문인 것으로 밝혀졌다. 또한, 그레인 크기를 정확히 제어하는 것이 요구되는데, 이는 메모리 어레이를 가로질러 특성의 분포에 영향을 끼치기 때문이다.
또한, 납(Pb)을 함유하는 강유전체 PZT 층은 600 내지 610℃의 높은 웨이퍼 온도에서 침착되는 경우 자가보정되는 것으로 밝혀졌다. 자가보정 현상은 층내 Pb 조성물이 기상중의 Pb/(Zr+Ti)비의 변화에 민감하지 않은 처리 영역을 나타낸다. 이러한 현상은 보다 견고한 침착 공정에 대비하는 CVD PZT 공정에서 일어난다. 이러한 고온은 다수의 자가보정 영역을 제공하므로 바람직하다.
그러나, 상기와 같은 고온은 강유전체 층 침착 공정이 강유전체 메모리 집적회로를 제조하는데 사용되는 모든 공정 단계의 최대 열 예산을 갖도록 한다(즉, 이 온도에서 누적 시간은 반도체 제조 공정 모두에 대해 가장 높은 것중 하나이다). 강유전체 메모리와 결합된 표준 논리 회로는 최대 총 열 예산을 가지므로, 강유전체 층 침착에 사용되는 온도가 낮을수록 표준 논리 회로를 갖는 강유전체 메모리의 집적이 단순해진다.
불행하게도, 자가보정 거동은 표준 공정 조건이 사용될 때 590℃의 웨이퍼 온도 이하에서 감소되는 것으로 밝혀졌다. 550℃ 이하에서, 자가보정 거동은 더 이상 관찰되지 않는다.
도 2에는, 본 발명에 따른 3차원 메모리 커패시터(42)의 확대도가 도시되어있다. 3차원 메모리 커패시터(42)는 2단계 공정에 의해 제조되는데, 제 1 단계는 반응성 시드층(45)을 침착시키는 것이며 제 2 단계는 강유전체 물질(47)을 침착시키는 것이다.
본 발명에서, 강유전체 층 침착의 초기 단계 도중 반응성 시드층(45)의 침착은 산화물 전극의 열화를 없애고 비이력성 계면층의 형성을 방지함을 밝혀냈다. 시드 금속은 산소 분위기하에서 화학 증착 또는 물리 증착에 의해 5nm 미만의 두께로 침착되어 시드 금속 산화물을 형성할 수 있다. 이러한 금속 산화물층의 박형화로 인해, 강유전체 층과 반응성 시드층의 합의 최종 두께는, 단일 단계 공정을 사용하여 수득된 것과 거의 동일한 두께로 출발하지만, 실질적으로 50nm 이하로 감소될 수 있다.
상기와 같은 발견은 2차원 메모리 커패시터에도 적용가능하며, 보다 우수한 그레인 크기 제어, 증가된 (111) 결정학적 배향 제어, 3nm rms 이하의 표면 조도를 갖는 보다 평활한 표면, 핀홀 결점 부재 및 600℃ 이하의 저온 처리의 이점을 제공함을 이해할 것이다.
또한, TiOx, ZrOx, (Ti,Zr)Ox, PbO, PbTiO3, Pb(Zr,Ti)O3등을 형성하도록 강유전체 물질의 침착 공정 동안 또는 초기 핵형성 후 산소 또는 바람직하게는 아산화질소와 같은 산화제를 유동시킴으로써 산화물 전극의 환원이 억제될 수 있음을 밝혀냈다. 반응성 시드층 산화물은 강유전체 물질 및 그들의 전구체 약품과 상용성일 필요가 있다.
도 3에는 본 발명에 따른 복합 강유전체 층(36 또는 46)을 제조하기 위한 2-챔버 처리 시스템(100)이 도시되어 있다. 2-챔버 처리 시스템(100)은 물리 증착 시스템 또는 스핀-온 침착 시스템일 수 있지만, 화학 증착(CVD) 시스템이 바람직하다.
2-챔버 처리 시스템(100)은 제 1 및 제 2 CVD 침착 챔버(102 및 104)를 갖는다. 제 1 CVD 침착 챔버(102)는 본 발명에 따른 반응성 시드층의 침착을 위해 연결되어 있다.
제 1 CVD 침착 챔버(102)는 용매 공급기(106), 제 1 전구체 앰플(108) 및 제 2 전구체 앰플(110)로부터 공급받는다. 유동 제어 밸브(112)는 용매 공급기(106), 제 1 전구체 앰플(108) 및 제 2 전구체 앰플(110)을 주 혼합 밸브(116)에 연결시킨다.
주 혼합 밸브(116)는 용매 및 전구체를 담체 가스 유입구(118)로부터의 담체 가스와 혼합시키고, 상기 혼합물을 증발기(120)에 공급한다. 증발기(120)는 전환기 밸브(122) 및 바이패스 밸브(124)에 연결된다.
전환기 밸브(122)는 CVD 시스템(130)에 연결되는, 산소 유입구(126) 및 산화제 가스 유입구(128)에 연결된 유입구에 인접하는 제 1 CVD 침착 챔버(102)에 연결된다. CVD 가스는 웨이퍼 가열기(132)에 위치한 웨이퍼(131) 위로 하향 유동한다. 가스는 압력 제어(134)를 통해 약품 회수 냉각 트랩(136)으로 반환된다. 바이패스 밸브(124)는 또한 상기 약품 회수 냉각 트랩(136)으로 공급되는 약품 회수 냉각 트랩(138)에 연결된다.
작동시, 2-챔버 처리 시스템(100)은 먼저 도 2의 반응성 시드층(45)을 침착시킨다. 용매 및 시드층 전구체가 함께 혼합된다. 전구체 및 용매는 강유전체 전구체와 동일한 방식으로 산화물 전극을 열화시키지 않도록 선택된다. 예를 들어, 용매는 옥탄:데칸:부가물, 60:40 비의 Zr(O-iPr)2(thd)2의 제 1 전구체:Ti(O-iPR)2(thd)2및 20:80 비의 Zr(O-iPr)2(thd)2의 제 2 전구체:Ti(O-iPR)2(thd)2일 수 있고, 이때 Zr(O-iPr)2(thd)2는 비스(이소프로폭시)비스(테트라메틸헵탄디아노토)Zr이고, Ti(O-iPR)2(thd)2는 비스(이소프로폭시)비스(테트라메틸헵탄디아노토)Ti이며, Pb(thd)2(pmdeta)는 비스(테트라메틸헵탄디아노토)Pb-펜타메틸디에틸렌트리아민 부가물이다.
담체 가스 유입구(118)로부터의 담체 가스는 불활성 가스, 예를 들어 질소, 아르곤 또는 헬륨일 수 있다. 혼합물은 약 190℃의 온도에서 증발기(120)에서 증발되고, 전환기 밸브(122)를 통과하여 CVD 시스템(130)으로 유입된다. 산화제, 일반적으로 O2및 N2O는 각각 산소 유입구(126) 및 N2O 가스 유입구(128)를 통해 공급된다. 산소 대 N2O의 비는 0 내지 100% N2O일 수 있다.
반응성 시드층이 침착된 후, 제 2 CVD 침착 챔버(104)가 제 1 CVD 침착 챔버(102)를 대신한다.
화학 증착 공정 동안, 뜻밖에도 시드층을 침착시키는데 사용된 압력이 강유전체 물질의 침착에도 사용될 수 있음을 밝혀냈다. 상기 압력은 1 내지 10Torr,바람직하게는 2 내지 4Torr이며, 이는 반응성 시드층 침착의 자가보정 영역을 확대시키는데 중요한 압력이기도 하다.
화학 증착 공정 동안, 뜻밖에도 반응성 시드층을 침착시키는데 사용된 온도가 강유전체 물질의 침착에도 사용될 수 있음을 밝혀냈다. 상기 온도는 590℃이다. 이는 조합된 강유전체 층의 침착을 위한 열 예산을 상당히 감소시키면서 자가보정 영역을 확대시키는데 중요한 온도임을 밝혀냈다. 압력과 약품의 상이한 조합으로, 590℃ 이하의 온도가 실행가능함을 밝혀냈다. 시드층은 강유전체 물질이 보다 용이하게 형성되도록 하는 핵형성 부위를 생성하여 그 자체로 핵을 형성하며 저온에서 성장할 수 있는 것으로 생각된다.
도 4에는 본 발명에 따른 도 1의 복합 강유전체 층(36 또는 46)을 제조하기 위한 처리 시스템(200)이 도시되어 있다. 또한, 처리 시스템(200)은 물리 증착 시스템 또는 스핀-온 침착 시스템일 수 있지만, 화학 증착 시스템이 바람직하다.
처리 시스템(200)은 단일의 CVD 침착 챔버(202)를 갖는다. CVD 침착 챔버(202)는 본 발명에 따른 시드층의 침착을 위해 연결되어 있다.
CVD 침착 챔버(202)는 용매 공급기(206), 제 1 전구체 앰플(208), 제 2 전구체 앰플(210) 및 제 3 전구체 앰플(211)로부터 공급받는다. 유동 제어 밸브(212)는 용매 공급기(206), 제 1 전구체 앰플(208), 제 2 전구체 앰플(210) 및 제 3 전구체 앰플을 제 1 및 제 2 주 혼합 밸브(216 및 217)에 연결시킨다.
제 1 및 제 2 주 혼합 밸브(216 및 217)는 용매 및 전구체를 담체 가스 유입구(218)로부터의 담체 가스와 혼합시키고, 상기 혼합물을 제 1 및 제 2 증발기(220및 221)에 공급한다.
제 1 및 제 2 증발기(220 및 221)는 제 1 및 제 2 전환기 밸브(222 및 223) 및 바이패스 밸브(224)에 연결된다.
제 1 및 제 2 전환기 밸브(222 및 223)는 CVD 시스템(230)에 연결되는 산소 유입구(226) 및 산화제 가스 유입구(228)에 연결된 유입구에 인접하는 CVD 침착 챔버(202)에 연결된다. CVD 가스는 웨이퍼 가열기(232)에 위치한 웨이퍼(231) 위로 하향 유동한다. 가스는 압력 제어(234)를 통해 약품 회수 냉각 트랩(236)으로 반환된다. 바이패스 밸브(224)는 또한 상기 약품 회수 냉각 트랩(236)으로 공급되는 약품 회수 냉각 트랩(238)에 연결된다.
작동시, 처리 시스템(200)은 먼저 도 2의 반응성 시드층(45)을 침착시킨다. 용매 및 전구체가 함께 혼합된다. 전구체 및 용매는 강유전체 전구체와 동일한 방식으로 산화물 전극을 열화시키지 않도록 선택된다. 예를 들어, 용매는 60:40 비의 Zr(O-iPr)2(thd)2의 제 1 전구체:Ti(O-iPR)2(thd)2, 20:80 비의 Zr(O-iPr)2(thd)2의 제 2 전구체:Ti(O-iPr)2(thd)2및 제 3 전구체의 옥탄:데칸:부가물 혼합물이다.
담체 가스 유입구(218)로부터의 담체 가스는 불활성 가스, 예를 들어 질소, 아르곤 또는 헬륨일 수 있다. 혼합물은 약 190℃의 온도에서 제 1 및 제 2 증발기(220 및 221)에서 증발되고, 제 1 및 제 2 전환기 밸브(222 및 223)를 통과하여 CVD 시스템(230)으로 유입된다. 산화제, 일반적으로 O2및 N2O는 각각 산소 유입구(226) 및 N2O 가스 유입구(228)를 통해 공급된다. 산소 대 산화제의 비는 0내지 100% 산화제일 수 있다. 산화제는 반응성 시드층의 침착 공정 동안 또는 초기 핵형성 후 적용될 수 있다.
상기 시스템은 동일한 CVD 침착 챔버(202)에서의 반응성 시드층 침착 및 강유전체 층 침착을 그 사이에 퍼징 단계와 함께 포함한다. 반응성 시드층 및 강유전체 층이 동일하지 않은 증발 특성을 가지므로 제 1 및 제 2 증발기(220 및 221)가 요구된다. 예를 들어, (TiZr)O2시드층에 있어서, 전구체는 전구체 앰플(211)로부터 제 2 증발기(221)에 유입되는 30:70 비의 Zr(O-iPr)2(thd)2:Ti(O-iPr)2(thd)2이다. PZT 강유전체 층에 있어서, 전구체는 전구체 앰플(208 및 210)로부터 제 1 증발기(220)에 유입되는 각각 0.286:0.286:0.429 비의 Pb(thd)2pmdeta:Zr(O-iPr)2(thd)2:Ti(O-iPr)2(thd)2및 0.649:0.142:0.209 비의 Pb(thd)2pmdeta:Zr(O-iPr)2(thd)2:Ti(O-iPr)2(thd)2이다. 전술한 바와 동일한 압력 및 온도 조건이 본 실시양태에서도 적용된다.
다른 실시양태에서, 순수한 금속의 침착시 초박형이고 균일한 산화물 시드층을 생성하기 위해 산화물 전극에서의 산화제가 사용된다. 예를 들어, Ti만이 침착된다. 이러한 기술의 이점은 시드층 위에 침착된 강유전체 층으로부터의 확산에 의해 도핑될 수도 있는 PbTiO3시드층의 형성으로 인해 강유전체 층의 향상된 핵형성 및 단순화된 화학 및 하드웨어이다. Ti 전구체는 여분의 용매를 요구하지 않으며, 주된 이점은 탄소 또는 수소와 같은 환원성 약품의 양이 최소화된다는 점이다.Ti 전구체는 실온 근처에서 액체이고 표준 증발기를 사용하여 증발된다.
CVD 공정은 웨이퍼를 400 내지 600℃로 가열하고 전구체를 담체 가스와 함께 상기 웨이퍼 위로 유동시킴으로써 수행된다. 산화제는 침착 공정 동안 또는 초기 핵형성 단계 후 유동될 수 있다. 전구체는 산화된 전극으로부터 산소를 사용하여 쉽게 산화된다.
이러한 반응 유형의 하나 이점은 추가의 산소 없이도 반응은 산화된 모든 전극이 TiOx로 커버될 때 중지된다는 점이다. 따라서, TiOx의 균일한 층이 하부 전극의 산화물의 최소 환원으로 형성된다. TiOx시드층의 침착 후, 웨이퍼는 이 침착 공정에서 또는 후속적인 강유전체 층 침착의 일부로서 산소에 노출될 수 있다. 하드웨어를 첨가하여 시드층 침착을 강유전체 침착의 일부로서 수행하거나 별도의 챔버에서 수행할 수 있다.
본 발명의 2단계 접근은, 개선된 강유전체 막 두께 비례축소를 위한 강유전체 표면 조도를 감소시키는, 강유전체 막의 침착 동안 산화된 하부 전극의 환원을 방지하는 결과를 가져온다. 또한, 시드층은 보다 우수한 그레인 크기 제어 및 강유전체 층 미세구조의 구성을 이끄는 보다 작은 그레인 크기로 침착될 수 있다. 마지막으로, 저온 침착은 조합된 강유전체 층을 위한 감소된 열 예산을 제공한다.
도 5에는 상유전체 물질 전구체를 사용하여 산화물 전극에 시드층을 침착시키는 공정(300) 및 상유전체 물질 전구체를 사용하여 상기 시드층에 상유전체 층을 침착시키는 공정(302)을 포함하는 본 발명에 따른 공정도가 도시되어 있다.
본 발명은 특히 최상의 양태에 대해 기술하였지만, 다수의 다른 양태, 개질 및 변형이 전술한 기재내용에 비추어 당해 분야의 숙련자들에 의해 수행될 수 있음을 이해해야 한다. 따라서, 첨부된 청구범위의 취지 및 범주내에 속하는 모든 다른 양태, 개질 및 변형을 포함시키고자 한다. 상기 전술하거나 첨부한 도면에 나타낸 모든 주제는 예시적이고 비제한적인 것으로 고려되어야 한다.
본 발명에 따르면 보다 우수한 그레인 크기 제어, 증가된 (111) 결정학적 배향 제어, 3nm rms 이하의 표면 조도를 갖는 보다 평활한 표면, 핀홀 결점 부재, 및 600℃ 이하의 저온 처리가 허용된다. 따라서, 웨이퍼는 일관되게 다량으로 제조될 수 있다. 또한, 낮은 침착 온도를 사용하여 표준 논리 회로를 갖는 상유전체 반도체 소자의 집적을 단순화시킬 수 있다.

Claims (20)

  1. 상유전체 물질 전구체를 사용하여 산화물 전극에 시드층을 침착시키는 단계; 및
    상유전체 물질 전구체를 사용하여 상기 시드층에 상유전체 층을 침착시키는 단계를 포함하는
    상유전체 반도체 소자의 형성방법.
  2. 제 1 항에 있어서,
    상기 상유전체 층 침착 단계가 침착 공정시 아산화질소(N2O)를 사용하는 것을 포함하는 상유전체 반도체 소자의 형성방법.
  3. 제 1 항에 있어서,
    상기 상유전체 층 침착 단계가 1 내지 10Torr의 압력을 사용하는 것을 포함하는 상유전체 반도체 소자의 형성방법.
  4. 제 1 항에 있어서,
    상기 시드층 침착 단계가 1 내지 10Torr의 압력에서 시드층을 침착시키는 것을 포함하는 상유전체 반도체 소자의 형성방법.
  5. 제 1 항에 있어서,
    상기 시드층 침착 단계가 600℃ 이하의 온도에서 산화물 전극에 시드층을 침착시키는 것을 포함하는 상유전체 반도체 소자의 형성방법.
  6. 제 1 항에 있어서,
    상기 시드층 침착 단계가 산화제 가스를 사용하여 산화된 시드층을 제공하는 것을 포함하는 상유전체 반도체 소자의 형성방법.
  7. 제 1 항에 있어서,
    상기 시드층 침착 단계가 (111) 결정학적 배향을 갖는 시드 그레인으로 시드층을 침착시키는 것을 포함하는 상유전체 반도체 소자의 형성방법.
  8. 제 1 항에 있어서,
    상기 시드층 침착 단계가 3nm rms 이하의 표면 조도를 갖는 시드층을 침착시키는 것을 포함하는 상유전체 반도체 소자의 형성방법.
  9. 제 1 항에 있어서,
    상기 시드층 및 상유전체 층 침착 단계가 이들 층을 50nm 이하의 두께로 침착시키는 것을 포함하는 상유전체 반도체 소자의 형성방법.
  10. 제 1 항에 있어서,
    상기 시드층 침착 단계가 화학 증착, 물리 증착, 스핀-온 침착 및 이들의 조합으로 이루어진 군으로부터 선택된 공정에 의해 시드층을 침착시키는 것을 포함하는 상유전체 반도체 소자의 형성방법.
  11. 산화물 전극을 제공하는 단계;
    상기 산화물 전극의 산화물을 환원시키지 않고서 강유전체 물질 전구체를 사용하여 상기 산화물 전극에 시드층을 침착시키는 단계; 및
    강유전체 물질 전구체를 사용하여 상기 시드층에 강유전체 층을 침착시키는 단계를 포함하는
    강유전체 반도체 소자의 형성방법.
  12. 제 11 항에 있어서,
    상기 상유전체 물질 침착 단계가 침착 공정시 아산화질소(N2O)를 사용하여 2 내지 4Torr에서 수행되는 강유전체 반도체 소자의 형성방법.
  13. 제 11 항에 있어서,
    강유전체 층을 2 내지 4Torr의 압력에서 침착시키고 상기 강유전체 층 위에 전극을 추가로 침착시키는 것을 포함하는 강유전체 반도체 소자의 형성방법.
  14. 제 11 항에 있어서,
    상기 시드층 침착 단계가 2 내지 4Torr의 압력에서 시드층을 침착시키는 것을 포함하는 강유전체 반도체 소자의 형성방법.
  15. 제 11 항에 있어서,
    상기 시드층 침착 단계가 600℃ 이하의 온도에서 산화물 전극에 시드층을 침착시키는 것을 포함하는 강유전체 반도체 소자의 형성방법.
  16. 제 11 항에 있어서,
    상기 시드층 침착 단계가 아산화질소(N2O)를 갖는 산화제 가스를 사용하여 산화된 시드층을 제공하는 것을 포함하는 강유전체 반도체 소자의 형성방법.
  17. 제 11 항에 있어서,
    상기 시드층 침착 단계가 (111) 결정학적 배향을 갖는 시드 그레인으로 시드층을 침착시키고 (111) 결정학적 배향을 갖는 강유전체 그레인으로 강유전체 층을 침착시키는 것을 포함하는 강유전체 반도체 소자의 형성방법.
  18. 제 11 항에 있어서,
    상기 시드층 침착 단계가 3nm rms 이하의 표면 조도를 갖는 강유전체 층과 함께 3nm rms 이하의 표면 조도를 갖는 시드층을 침착시키는 것을 포함하는 강유전체 반도체 소자의 형성방법.
  19. 제 11 항에 있어서,
    상기 시드층 침착 단계가 시드층을 5nm 이하의 두께로 침착시키는 것을 포함하고, 상기 시드층 및 강유전체 층 침착 단계가 이들 층을 50nm 이하의 두께로 침착시키는 것을 포함하는 강유전체 반도체 소자의 형성방법.
  20. 제 11 항에 있어서,
    상기 시드층 침착 단계가 화학 증착, 물리 증착, 스핀-온 침착 및 이들의 조합으로 이루어진 군으로부터 선택된 공정에 의해 시드층을 침착시키는 것을 포함하고,
    상기 강유전체 층 침착 단계가 화학 증착, 물리 증착, 스핀-온 침착 및 이들의 조합으로 이루어진 군으로부터 선택된 공정에 의해 강유전체 층을 침착시키는 것을 포함하며,
    상기 시드층 및 강유전체 층 침착 단계가 단일 챔버 침착 및 다중 챔버 침착으로 이루어진 군으로부터 선택된 공정을 사용하는
    상유전체 반도체 소자의 형성방법.
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