KR20040060220A - 반도체소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 캐패시터의 상하부 전극을 금속으로 형성하고, 유전막을 질화막으로 형성한 MIM 캐패시터를 형성하였으므로, 금속의 높은 일함수로 인하여 누설전류가 감소되고, 전극에 디프리션 영역이 없어 유전막의 두께를 감소시킬 수 있고, 저온 공정이 가능하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 캐패시터 제조방법{METHOD FOR FABRICATING CAPACITOR OF SEMICONDUCTOR DEVICE}

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 특히 유전막의 두께를 감소시키고, 저온 공정을 사용하여 하부전극의 산화가 방지되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 캐패시터 제조방법에 관한 것이다.

일반적으로 DRAM의 기억 소자에서 캐패시터는 정보를 기억하고 판독하기 위해 일정량의 전하를 저장하는 기능을 수행한다. 따라서 캐패시터는 충분한 정전용량을 확보하여야하고, 누설전류가 적은 유전체막의 절연 특성을 가져야하며, 장시간 반복사용되는데 대한 신뢰성도 함께 지니고 있어야한다.

캐패시터의 정전용량은 표면적에 비례하고, 유전막의 두께에 반비례하는데, 소자가 고집적화되어감에 따라 단위 소자의 할당 면적이 감소되므로 캐패시터의 정전용량 확보가 점차 어려워지고 있으며, 이를 위하여 캐패시터의 높이는 증가되고, 인접 셀과의 공정 마진도 감소되고 있다.

종래 기술에 따른 실리콘 반도체소자의 캐패시터는 실리콘-유전막-실리콘(이하 SIS라 칭함) 구조의 캐패시터로서 전하저장전극과 플레이트전극을 도핑된 실리콘을 사용하고, 유전막으로는 산화막-질화막-산화막(이하 ONO라 칭함)구조를 사용하는데 통상 하부의 산화막은 생략되는 산화막-질화막(이하 ON라 칭함) 구조를 사용하기도 한다.

도 1은 종래 기술에 따른 반도체소자 캐패시터의 단면도이다.

먼저, 소정의 공정을 진행하여 하부구조물들을 반도체기판(도시되지 않음)상에 형성하고, 전하저장전극 콘택플러그를 구비하는 층간절연막(도시되지 않음)을 형성하고, 상기 층간절연막상에 도핑된 다결정실리콘으로된 전하저장전극(10)을 형성한 후, 상기 전하저장전극 상의 자연 산화막을 HF 용액을 사용하여 제거하는 전세정 공정을 진행한다.

그다음 상기 전하저장전극(10)상에 저압 화학기상증착(이하 LPCVD라 칭함)나 원층 증착 또는 플라즈마 유도 CVD 방법으로 질화막(12)을 형성한 후, 그 표면을산화시켜 산화막(14)을 형성하여 유전막을 완성하고, 상기 산화막(14) 상부에 플레이트전극(16)을 실리콘 재질로 형성한다. 여기서 상기 질화막은 Si₃N₄나 SiO_XN_Y재질이다.

상술한 바와 같이 종래 기술에 따른 반도체소자의 캐패시터 제조방법은 디자인 룰의 감소로 셀 면적이 감소되어 충분한 정전용량을 확보하기 어려워지고 있어 유전막의 등가산화 두께를 감소시키는 방법으로 정전용량을 확보하여 왔으나, 질화막은 산화저항성이 40Å 이하의 두께에서 급속하게 감소되어 후속 공정시 전하저장전극이나 비트라인이 산화되고, 50Å 이하의 두께에서는 누설전류가 증가되고 절연파괴전압이 감소되어 45Å 이하의 두께로는 형성할 수 없는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 유전막의 두께를 감소시킬 수 있어 정전용량 확보에 용이하고 하부 구조의 산화를 빙지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 캐패시터 제조방법을 제공함에 있다.

도 1은 종래 기술에 따른 반도체소자의 캐패시터의 단면도.

도 2는 본 발명에 따른 반도체소자의 캐패시터의 단면도.

< 도면의 주요 부분에 대한 부호의 설명 >

10, 20 : 전하저장전극 12, 22 : 질화막

14 : 산화막

16, 24 : 플레이트전극

21, 23 : 장벽층

본발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본발명에 따른 반도체소자의 캐패시터 제조방법의 특징은,

반도체소자의 캐패시터 제조방법에 있어서,

전하저장전극을 금속재질로 형성하는 공정과,

상기 전하저장전극 표면에 유전막인 질화막을 형성하는 공정과,

상기 질화막상에 금속재질의 플레이트전극을 형성하는 공정을 구비함에 있다.

또한 상기 전하저장전극과 플레이트전극을 TiN, Ru, RuOx, Al, Cu 또는 Pt 로 CVD, 물리기상증착 또는 원자층증착 방법으로 형성하며, 상기 질화막의 상하에 5∼20Å 두께의 장벽층을 구비하되, BST, Ta₂O₅또는 HfO 로 형성한다.

이하, 본 발명에 따른 반도체소자의 캐패시터 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.

도 2는 본 발명에 따른 반도체소자 캐패시터의 단면도로서, 금속-유전막-금속(MIM) 구조의 캐패시터이다.

먼저, 소정의 하부 구조물을 반도체기판(도시되지 않음)상에 형성하고 전하저장전극 콘택플러그(도시되지 않음)를 구비하는 층간절연막(도시되지 않음)을 형성한 후, 상기 층간절연막상에 금속재질의 전하저장전극(20)을 형성하고, 상기 전하저장전극(20)상에 질화막(22)을 Si₃N₄나 SiO_XN_Y재질로 CVD 또는 원자층증착 등의 방법으로 형성하고, 상기 질화막(22) 상에 전하저장전극과 같은 금속재질의 플레이트전극(24)을 형성한다. 여기서 상기 전하저장전극(20)과 플레이트전극(24)은 TiN, Ru, RuOx, Al, Cu 또는 Pt 등의 금속재질로, CVD나 물리기상증착 또는 원자층증착등의 방법으로 형성한다.

또한 상기 질화막(22) 상하의 금속과의 계면에 장벽층(21),(23)을 구비할 수도 있는데, 이들 장벽층(21),(23)은 5∼20Å 두께로서, BST, Ta₂O₅또는 HfO 재질로 형성되며, 유전막 상하에서 누설전류의 장벽이 되어 누설전류를 제한한다.

더욱이 금속의 높은 일함수로 인하여 누설전류 장벽이 되어 누설전류를 감소시키고, 상하부전극에 디플리션 영역이 형성되지 않으므로 유전막을 더욱 얇게 형성할 수 있다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 캐패시터의 상하부 전극을 금속으로 형성하고, 유전막을 질화막으로 형성한 MIM 캐패시터를 형성하였으므로, 금속의 높은 일함수로 인하여 누설전류가 감소되고, 전극에 디프리션 영역이 없어 유전막의 두께를 감소시킬 수 있고, 저온 공정이 가능하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (4)

1. 반도체소자의 캐패시터 제조방법에 있어서,

   전하저장전극을 금속재질로 형성하는 공정과,

   상기 전하저장전극 표면에 유전막인 질화막을 형성하는 공정과,

   상기 질화막상에 금속재질의 플레이트전극을 형성하는 공정을 구비하는 반도체소자의 캐패시터 제조방법.
2. 제 1 항에 있어서,

   상기 질화막을 Si₃N₄나 SiO_XN_Y재질로 CVD 또는 원자층증착 등의 방법으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
3. 제 1 항에 있어서,

   상기 전하저장전극과 플레이트전극을 TiN, Ru, RuOx, Al, Cu 및 Pt 로 이루어지는 군에서 임의로 선택되는 하나의 물질로 형성하고, CVD, 물리기상증착 및 원자층증착으로 이루어지는 군에서 임의로 선택되는 하나의 방법으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
4. 제 1 항에 있어서,

   상기 질화막의 상하에 5∼20Å 두께의 장벽층을 구비하되, BST, Ta₂O₅및 HfO 로 이루어지는 군에서 임의로 선택되는 하나의 물질로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.