JP2006173175A - 半導体集積回路装置および製造方法 - Google Patents

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Abstract

【課題】
配線層間に形成されるＭＩＭキャパシタを小型化し、同時に低温度係数と高信頼性を実現すること。
【解決手段】
誘電率膜として、酸化ニオブを結晶化させた誘電体と、酸化アルミニウムとを積層した構造とする。結晶化により、酸化ニオブは高誘電率化し低損失となる。温度係数は、酸化アルミニウム積層で補償する。特に温度係数を小さくするために、酸化ニオブ層に対する酸化アルミニウム層の膜厚比を０．２から１、望ましくは０．４から０．７とする。
【選択図】図１

Description

本発明は、半導体集積回路装置およびその製造方法に係り、特に、小型化が可能で、環境温度や動作状態による特性変化が小さく、かつ信頼性の高いキャパシタを有する半導体集積回路装置およびその製造方法に関するものである。
電気信号をアナログ処理する集積回路では、ＭＯＳＦＥＴに代表される能動素子の特性に加えて、キャパシタ、抵抗、インダクタ等の受動素子の値が回路動作を決定する重要な要素である。従来、これらの受動素子の多くは、実装基板上に外付け配置されてきたが、集積回路の動作速度高速化や部品点数削減による低コスト化の要求から、これら受動素子を半導体チップ上につくりこむ、オンチップ化の試みが盛んである。特に、キャパシタにおいては、従来の外付け方式では、チップからキャパシタに至る配線の持つインダクタンスが回路動作上の重大な障害となるため、とりわけオンチップ化のニーズが高い。
このオンチップキャパシタには、高速化、低コスト化という顧客要求から、寄生電極容量の低減、小型化と、最小限の追加プロセスコスト、という技術課題がある。この課題を満たす技術として、能動素子のプロセスが完了したのち、配線工程においてキャパシタを形成する技術がある。これは、金属である配線をキャパシタの電極とするため、 ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタと呼ばれている（例えば、特許文献１から３を参照）。
図２を参照して、このＭＩＭ技術を説明する。能動素子が既に形成された半導体基板 （１０１）上に、第一の配線層（１０２）があり、この第一の配線層は、上下にバリア金属として窒化チタン（１０３、１０５）を持つアルミニウムを主成分とする金属層（１０４）からなる。第一の配線層の上層には第二の配線層（１０６）があり、同様にバリア金属（１０７、１０９）とアルミニウムを主成分とする金属層（１０８）からなっている。この二層の金属配線の間には、通常の層間絶縁膜（１１０）が配置されているが、特にＭＩＭキャパシタとなる部分には、層間絶縁膜に対して開口部分が設けられており、その内壁には、容量絶縁膜としてシリコン窒化膜（１１１）が配されている。開口部はこの容量絶縁膜と、上部電極となるタングステン（１１２）が埋め込まれた構造となっている。
しかしながら、主として小型化の要求から、このＭＩＭキャパシタにも技術的な限界がある。キャパシタを小型化するには、容量絶縁膜の膜厚を薄くする必要がある。しかし、この薄膜化には、数十nmに限界があるためである。図２に示した開口部内に容量絶縁膜を形成する場合、開口部の段差に対応して、膜厚の不均一性が生じる。第一の配線層（１０２）の耐熱性を満たしながら窒化シリコン膜を形成するには、通常プラズマにより低温化したＣＶＤを用いる必要があって、この場合、通常の熱ＣＶＤよりも段差被覆性が低下するためである。従って、窒化シリコン膜を用いた場合の単位面積当りキャパシタ容量は、 １ｆＦ／μｍ２〜２ｆＦ／μｍ２に留まる。これが、シリコン窒化膜を用いた従来のＭＩＭキャパシタにおける容量密度の限界、従って、キャパシタ小型化の限界を決めている。
これに対して、より誘電率の高い誘電体を用いてさらに小型化を図る技術が提案されている。高誘電率材料としては、酸化アルミニウム（比誘電率約８）や、酸化ハフニウム、酸化タンタル（いずれも比誘電率は、２０から３０）が主に検討されており、後者の場合、シリコン窒化膜の比誘電率（約７）と比較して３倍から４倍の値である。これにより、容量増大が図れるとともに、特に酸化アルミニウムと酸化ハフニウムについては、原子層堆積法（Ａｔｏｍｉｃ−Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ； 以下ＡＬＤ）を用いることで、約４００℃以下の、配線層の耐熱性に問題のない温度で段差被覆性に優れた誘電体薄膜の形成ができることが知られている（例えば非特許文献１を参照）。
特開平６−５３４０８号公報 特開２００１−３２００２６号公報 特開２００２−１６４５０６号公報 「アイ・イー・イー・イー・トランザクションズ・オン・エレクトロン・デバイセズ(IEEE Transactions on Electron Devices)」、51巻、p.886-894
解決しようとする問題点は、第一に、高い誘電率をもつ誘電体材料は、一般的に構造欠陥が生じやすく、キャパシタとしての信頼性が劣るという点である。第二に、高い誘電率を持つ材料は、誘電率の温度変化が大きくなり、従って、環境温度や動作状態の変化によって静電容量が変化して回路動作の変動が発生する、という点である。さらに、第三の問題点は、前記二つの問題点が、相互に矛盾する関係にあること、即ち、構造欠陥を低減して信頼性を向上させると温度変化が大きくなり、温度変化を小さくすると信頼性は低下してしまう関係にある、という点である。特に第三の問題点は、発明者らの実験的検討により初めて明らかになった課題である。
上記課題を解決するため本発明では、キャパシタの誘電体膜として、酸化ニオブと、酸化アルミニウムとを積層した構造とした。特に、酸化ニオブを結晶化させて低い欠陥密度とした。特に温度係数を下げるため、酸化アルミニウムと酸化ニオブの膜厚比の最適値を用いている。
本発明の効果は、第一に、酸化ニオブが結晶化されることで構造欠陥を減少し、信頼性が高まることにある。構造欠陥に密接な関係のある誘電損失では、非晶質における値が通常数％以上であるのに対し、結晶化させた場合には、１％未満とすることが可能である。また付随的な効果として、酸化ニオブの比誘電率が、非晶質状態の約２０から結晶化によって約５０に増大し、容量密度が向上する。従来技術である、酸化タンタルの場合、結晶化に必要な温度は約７００℃と高く、金属配線の耐熱温度範囲内で結晶化することはできなかった。また、酸化ハフニウムの場合は、一部結晶化が観察されたが、誘電損失を充分低下させることはできず、信頼性を上げることもできなかった。
次に本発明のもう一つの効果は、容量の温度係数が小さくできることにある。このため本発明では、酸化アルミニウムを結晶化した酸化ニオブと積層した。具体的な効果は、次の通りである。即ち、上記酸化ニオブは、結晶化により欠陥密度が低くなって信頼性が増し、誘電率も向上するが、他方同時に、温度係数が約−６００ｐｐｍ／℃とかなり大きな負の値になる。この温度係数は安定な回路動作に必要な±１００ｐｐｍ／℃の範囲を大きく外れており、実用にならない。そこで、正の温度係数を示す材料として酸化アルミニウムを適切な膜厚比で積層して、温度特性を補償し、温度係数を抑制した。
これら２つの構成をとることにより、大きな静電容量と高い信頼性を持ち、かつ温度係数が小さいキャパシタが実現できた。
以下、図面により本発明の好適な実施例を説明する。
図１は、本発明装置の１実施例の断面図である。能動素子が既に形成された半導体基板（１０１）上に、第一の配線層（１０２）があり、この第一の配線層は、上下にバリア金属として窒化チタン（１０３、１０５）を持つ金属層（１０４）からなる。第一の配線層の上層には第二の配線層（１０６）があり、同様にバリア金属（１０７、１０９）と金属層（１０８）からなっている。この二層の金属配線の間には、通常の層間絶縁膜（１１０）が配置されているが、特にＭＩＭキャパシタとなる部分には、層間絶縁膜に対して開口部分が設けられており、その内壁には、容量絶縁膜として酸化アルミニウム（１１３）と酸化ニオブ（１１４）が積層されている。ここで、酸化アルミニウム（１１３）は膜厚２ｎｍで非晶質、酸化ニオブは膜厚５ｎｍで結晶化されている。開口部はこの容量絶縁膜と、上部電極となるタングステン（１１２）が埋め込まれた構造となっている。
次に、図１の構造を作製する方法について、図３を参照してより詳細に説明する。公知の方法により作製された能動素子を含む半導体基板（１０１）上に、バリア金属薄膜（３０１）、配線金属薄膜（３０２）、バリア金属薄膜（３０３）を順次積層し、図３Ａを得る。ここで特に上部バリア金属薄膜（３０３）は窒化チタンとした。次に、フォトリソグラフィーとドライエッチングによりこれら薄膜を加工して、第一の配線層（１０２）とした後、ＳｉＯ２を主成分とする層間絶縁膜（３０４）を堆積して、図３Ｂとなる。さらに、フォトリソグラフィーとドライエッチングにより、層間絶縁膜（３０４）に第一の配線層（１０２）に対する開口部（３０５）を形成する（図３Ｃ）。
次に、ＡＬＤ法により、配線層間絶縁膜（３０６）および開口部（３０５）上に酸化アルミニウム（１１３）を形成する。ＡＬＤは、トリメチルアルミニウムとオゾンにより２５サイクル行い、膜厚２ｎｍの薄膜を得た（図３Ｄ）。この際の基板温度は、３００℃〜４００℃の範囲で選ぶことができる。次に、ペンタエトキシニオブと酸素を用いた熱ＣＶＤ法により、酸化ニオブを５ｎｍ堆積した。この際の基板温度も同様に、３００℃〜４００℃の範囲に選ぶことができる。引き続き、酸化性の雰囲気下で４５０℃の熱処理を行い、結晶化した酸化ニオブ薄膜（１１４）を得た（図３Ｅ）。以降、この酸化ニオブに対するＣＶＤ後アニールを、結晶化アニールと呼ぶ。次に熱ＣＶＤ法により、タングステン膜を開口部に堆積した後、公知のエッチバック法等により、開口部以外のタングステン薄膜を除去し、開口部への埋め込み形状のタングステン（１１２）を得る（図３Ｆ）。再び、第二の配線層となるバリア金属薄膜（３０７）、配線金属薄膜（３０８）、バリア金属薄膜（３０９）を順次積層する（図３Ｇ））。同様にフォトリソグラフィーとドライエッチングにより配線形状に加工して、図１を得る。
次に、本実施例によって作製したオンチップキャパシタの特性を示す。図４は、ＡＬＤによって形成した酸化アルミニウム２ｎｍの上にＣＶＤで堆積する酸化ニオブの膜厚を変化させたときの実効膜厚（ｔｅｆｆ）の変化を示している。ここで実効膜厚とは、同一の静電容量を与える等価的なＳｉＯ２膜厚である。酸化ニオブ形成膜厚に対する実効膜厚の変化率から、堆積された酸化ニオブの比誘電率を算出したところ、結晶化アニールを行わない場合（図４中では"ａｓ−ｄｅｐｏ"と表記）には２４、結晶化アニールを４００℃で行った場合は３２、４５０℃アニールでは５１であった。すなわち、４５０℃の結晶化アニールにより、酸化ニオブを確実に結晶化できることを示している。
次に、４５０℃の結晶化アニールを行った場合のリーク電流波形の比較を、図５に示す。縦軸はリーク電流密度、横軸は印加電圧である。酸化アルミニウムの膜厚は、２ｎｍとした。酸化アルミニウムのみ（図５では"ＡｌＯ ｏｎｌｙ"と表記），あるいは酸化ニオブのみ(図５では"ＮｂＯ ｏｎｌｙ"と表記)で、積層構造としない場合、リーク電流は非常に大きく，絶縁性を示さない。これは、酸化アルミニウム単独では，膜厚が２ｎｍと薄いため，電極間の直接トンネル電流大きいこと、一方酸化ニオブ単独では、電極との接合の有するエネルギーバリアが小さくなってしまうこと、に起因している。酸化アルミニウム上に酸化ニオブ膜を５ｎｍ積層すると，膜厚増大から直接トンネル電流は急激に減少し，かつ電極表面に存在する酸化アルミニウムによりエネルギーバリアは大きな値となる。この２者の複合作用により、リーク電流は大幅に抑制されることがわかった。酸化ニオブ堆積膜厚を増大させると（１０ｎｍ）、さらに電流密度は低減される。図５には示していないが、詳細に酸化ニオブ膜厚と酸化アルミニウム膜厚を検討した結果、直接トンネル電流は、二層の膜厚の和が５ｎｍ〜６ｎｍよりも薄くなる場合に急激に増大した。これより、二層の膜厚の和は、少なくとも５ｎｍ、望ましくは６ｎｍ以上である必要が判明した。
また、結晶化アニール温度のリーク電流に与える影響を調べたものが図６である。特にここで用いたのは、アニール温度に対する依存性を調べる目的で、図１における金属配線層（１０４）を形成せず、バリア金属層（１０３、１０５）だけからなるキャパシタを作成して、金属配線層起因の劣化を除去した実験試料である。酸化アルミニウムの膜厚は２ｎｍ、酸化ニオブの膜厚は６ｎｍである。まず、結晶化アニールを行わない場合（図６中では"ａｓ ｄｅｐｏｓｉｔｅｄ"と表記）、上記４５０℃の場合と比較してリーク電流は概ね１．２Ｖ以上で小さく、それ以下の電圧では逆にリーク電流は多かった。より詳細に見ると、リーク電流が緩やかに増加してゆく領域（４５０℃結晶化の場合はおよそ１Ｖ以下、結晶化無しの場合は１．５Ｖ以下）では結晶化によりリーク電流が減少し、リーク電流が急激に立ち上がる高電界側では、結晶化によりリーク電流が増大する傾向である。結晶化による低電界部分でのリーク電流低減は、膜中の欠陥を介したリーク電流が低下したと考えられる。事実、０Ｖにおける誘電損失は、結晶化アニールを行わない場合約２％であったのに対し、４５０℃の結晶化アニールを行った後は、１％未満であった。結晶化による高電界部分でのリーク電流増大は、結晶化によって酸化ニオブの誘電率が増加したことに起因するものと考えられる。酸化ニオブの結晶化により、実効膜厚は２ｎｍから１．６ｎｍ程度に薄膜化した（酸化ニオブ膜厚６ｎｍの場合）。このとき、同一の電圧を加えていても、酸化アルミニウムに印加される電界は強まる（より詳細には、実効膜厚に反比例して増大する）。このため、図６において、高電界側でのリーク電流が増大しているのであり、これは結晶化によって膜質が低下したことを示すものではない。むしろ、低電界でリークが低減されることから、膜質は向上していることを示している。
次に，静電容量の温度特性を検討した結果を図７に示す。本発明で用いた酸化アルミニウムと酸化ニオブを温度係数（図７中ではＴＣＣと表記）と誘電率（図７中ではＤｉｅｌｅｃｔｒｉｃ Ｃｏｎｓｔａｎｔと表記）を軸にとって図示した。図中、TCCがある範囲を持つのは、発明者らの検討により、誘電損失の増大に対応して温度係数が増大する現象が見出されたことに対応している。すなわち、たとえば比誘電率２０の場合，ほぼ損失なしの状態では温度係数は−１００ｐｐｍ／℃から０の間，損失１％の場合は３００ｐｐｍ／℃前後の値になることがわかった。このような誘電損失の振る舞いから、温度係数にはある一定の範囲が観測される。酸化アルミニウムでは（図７中ではＡｌＯと表記）、適切なＡＬＤ条件を選択した場合、温度係数は＋２００ｐｐｍ／℃から＋３００ｐｐｍ／℃の範囲の値で、比誘電率はおよそ８であった。また、酸化ニオブに結晶化アニールを行わない場合は、温度係数は＋４００ｐｐｍ／℃を超える値であり、図４に示したように、比誘電率は２４であった（図７中ではａ−ＮｂＯと表記）。一方、４５０℃の結晶化アニールを行った場合は、温度係数は典型的には−５００ｐｐｍ／℃程度、アニール条件により、これより小さく、−７００ｐｐｍ／℃程度になることもある。比誘電率は、図４に示したように、５１である（図７中ではｃ−ＮｂＯと表記）。
この酸化アルミニウムと、結晶化アニールした酸化ニオブを積層した図１の構造をもつキャパシタの温度特性を、図８に示す。横軸は、二層の膜厚の和に対する酸化アルミニウムの膜厚比とした。これから、酸化アルミニウムの膜厚比率は、温度係数を±１００ｐｐｍ／℃以内にする場合で２０％から５０％（酸化アルミニウムの酸化ニオブに対する膜厚比では０．２から１の間）、特にほぼ０となる膜厚比は、酸化アルミニウムの酸化ニオブに対する膜厚比で０．４から０．７のところで得られることがわかった。すなわち、酸化ニオブの大きな負の温度係数を補償するために必要な酸化アルミニウムの膜厚は、酸化ニオブの膜厚に対して０．２から１の間、望ましくは０．４から０．７の間にある。
次に、このキャパシタの信頼性を評価した結果を示す。図９は、誘電損失と定電圧ストレス加速試験による破壊時間との関係を示している。本発明による積層キャパシタは、平均として約０．５％の誘電損失であって、図中では黒丸で示してある。結晶化アニール温度を下げて結晶化を不完全にし、意図的に誘電損失を増加させた場合（平均誘電損失０．５８％（白丸）、０．６５％（四角））と比較すると、平均破壊時間が長くなっていることに加え、破壊時間のばらつきも小さい。したがって、キャパシタとしての信頼度が誘電損失を下げることで向上していることを示している。この結果から、誘電損失は０．５％程度以下にする必要があることがわかる。
このことから、温度係数と信頼性に関して、非常に重要な関係が示唆された。すなわち、信頼性を向上させるためには誘電損失が非常に小さい状態にする必要があるが、先に述べたように、従来の窒化シリコンよりも誘電率がかなり高い誘電体、たとえば２０を超えるような誘電体を用いると、この状態での温度係数は負のかなり大きな値になってしまうことである。要約すれば、従来技術よりもはるかに比誘電率が高い誘電体材料を用いる場合、単体で用いたのでは、温度係数と信頼性を同時に満たすことはできず、積層構造を用いて温度特性を補償する構造が必須であることが判明した。
なお、図１および図３では、酸化ニオブをペンタエトキシニオブと酸素を用いた熱ＣＶＤ法で形成したが、より低温での形成や、よりスループットの高い形成には、たとえばプラズマ励起を用いたＣＶＤ法で形成することも可能である。ただし、この場合は段差被覆性が劣るため、本発明の酸化アルミニウム／酸化ニオブ膜厚比を保持したまま、膜厚を増大させる必要がある。また、より低コストのプロセスが必要な場合は、酸化アルミニウム、酸化ニオブを含めてすべてスパッタ法で形成することも可能であるが、この場合段差被覆性がさらに低下するので、膜厚比を保った、さらなる膜厚増加が必要となる。また、段差被覆性が重要な場合には、酸化ニオブもＡＬＤで形成する必要がある。
また、第一の配線（１０２）の上部バリア金属（１０５）は、図３ＣからＤに示したように、容量絶縁膜の形成時雰囲気に直接さらされるため、材料選択が重要である。図１では窒化チタンを用いたが、その他に、タンタル、タングステン、モリブデンと、その窒化物の中から選ぶことが可能である。同様に、上部電極となる埋め込み金属（１１２）についても、チタン、タンタル、タングステン、モリブデンと、その窒化物の中から選ぶことが可能である。
また、図１では第一の配線層（１０２）と第二の配線層（１０６）の間に、配線層の膜厚同等またはそれ以上の段差が存在する例を示したが、本発明はこの段差が小さい場合にも適用できる。図１０は、そのような場合の好適な実施例を示すものであり、第一の配線層（１０２）の上面と側面を覆うようにＳｉＯ２を主成分とする絶縁膜（６０１）が設けられ、特に上面には、第一の配線層の上部バリア金属（１０５）の一部が露出するための開口部を設けた。酸化アルミニウム（６０２）、酸化ニオブ（６０３）を積層し、結晶化した後、第二の配線層（１０６）を形成する。本構造の特色は、図１で必要であった埋め込み電極（１１２）がなく、直接第二の配線層が形成されているところにあるが、これも第一と第二の配線層間に高誘電率膜を配置する、という点で、本発明の好適な実施例の一形態である。
次に、本発明を実施する他の好適な積層方法について開示する。本発明の原理は、酸化アルミニウムと酸化ニオブの膜厚比で温度補償を行うことにあるので、図１および図３で開示した酸化アルミニウムと酸化ニオブをこの順序で堆積することには本質的な意味はなく、先に酸化ニオブを堆積することでも実現できる。さらに、図１１は、図１の構成を持つキャパシタの、電極／誘電体積層構造部分だけを図示したものであるが、酸化アルミニウム（４０１）／酸化ニオブ（４０２）／酸化アルミニウム（４０３）の３層構造となっている。この場合にも、酸化ニオブ（４０２）の膜厚に対する、上下の酸化アルミニウム（４０１、４０３）の膜厚の和の比を、０．２から１の間、望ましくは０．４から０．７とすることで、本発明が実施できる。
また、より高い印加電圧で使用する場合、図１２に示したような、酸化アルミニウムと酸化ニオブの積層構造を複数回用いることが望ましい。これは、酸化ニオブを高誘電率相に結晶化させ、かつ誘電損失の小さい状態にするためには、結晶化する膜厚を１０ｎｍ程度以下にする必要があるためである。このため、図１２の構造を作製する場合は、積層構造を作ってから最後に結晶化アニールを行うのではなく、酸化ニオブを堆積する毎に結晶化アニールを加える工程を採用することが望ましい。なお図１２では酸化ニオブ層が二層の場合を示しているが、これを三層以上とする場合も同様に実施できるのは言うまでもない。また、図１２では、上部電極（１１２）に接する層を酸化アルミニウム（４０８）とした例を示したが、これが酸化ニオブである場合も本発明の好適な実施例の一つである。以上、複数回の積層構造をもつこれらの構造においても、酸化アルミニウム層の膜厚の総和の、酸化ニオブ層の膜厚の総和に対する比が、０．２から１の間、望ましくは０．４から０．７とすることで、本発明が実施できる。
次に、本発明における酸化ニオブ層の他の好適な材料について開示する。酸化ニオブは、高い絶縁性を示す単体酸化物の中では特異的に、３００℃〜４００℃で結晶化を起こすことができる誘電体であるが、その絶縁抵抗は他の同様な単体酸化物と比較すると、若干低い傾向がある。これを改善するための方法として、タンタル酸化物をニオブ酸化物に混合した。図１３は、膜厚２ｎｍの酸化アルミニウム上に堆積した混合膜を４５０℃の結晶化アニールを行い、比誘電率の混合比に対する依存性を見たものである。タンタル酸化物混合比１０％以内では、純酸化ニオブと同様の誘電率が得られ、所望の絶縁抵抗上昇効果を得ることができた。すなわち、本発明の酸化ニオブ層には、１０％以内の酸化タンタルを混合することが可能である。この場合も、酸化アルミニウム層の膜厚の、酸化ニオブ−酸化タンタル混合層の膜厚に対する比を、０．２から１の間、望ましくは０．４から０．７とすることで、本発明が実施できる。
次に、本発明のキャパシタをさらに小型化する上で有効な実施例を示す。図１４は、本実施例によるキャパシタの１断面を示す図である。能動素子が既に形成された半導体基板（１０１）上に、開口部を複数有するＳｉＯ２を主成分とする層間絶縁膜（５０２）があり、開口部の内壁全面（底部および側壁）と開口部間の層間絶縁膜上面に、下部電極（５０２）がＣＶＤ法により形成した。次いで、ＡＬＤ法により、酸化アルミニウム（５０３）、およびこれもＡＬＤ法により、酸化ニオブ膜（５０４）を堆積し、結晶化アニールを行った。第二の配線層（５０９）の下部バリアメタル（５０６）は、本実施例ではキャパシタの上部電極をかねており、開口部を埋め込むと同時に、隣接する開口部間を連続してつなぐように形成される。無論、第二の配線層のための下部バリアメタルと上部電極を別途形成することも、本発明の好適な実施形態のひとつである。酸化ニオブのＡＬＤには、ペンタエトキシニオブまたは、他のアルキルアミド化合物と、水またはオゾンを酸化剤とした原料系を用いることで実施可能である。
図１５は、本発明になるキャパシタをGSM無線通信装置に用いた場合の実施例の一つである。
図１５において、符号７１０はGSMシステムにおける高周波ICを表し、７２０はアンテナANTを駆動して送信を行なう高周波電力増幅回路７２１などを含むパワーモジュール、７３０は送信データ(ベースバンド信号)に基づいて1/Q信号を生成したりするベースバンド回路、TxVCQは位相変調された送信信号(搬送波)を生成する送信用発振器、LPF1は位相制御ループの帯域を制限するループフィルタを示す。
ここで、高周波IC７１０のチップ上には、ロウ・ノイズ・アンプ(LNA)７２３、受信信号を直接、ベースバンド信号にダウンコンバートするミクサ(Rx-MIX)、高利得のプログラマブル・ゲインアンプ(PGA)などからなる受信系回路７１９が形成されている。
なお、上記受信回路の初段に設けられたロウ・ノイズ・アンプ(LNA)には、要求精度の高い入力マッチング・キャパシタを必要とする。
本発明のキャパシタを上記の高精度な入力マッチング・キャパシタに適用することにより回路性能の向上が図れる効果がある。
また、従来、これらの受動素子の多くは、実装基板上に外付け配置されてきたが、これら受動素子を半導体チップ上に作りこむことで、チップからキャパシタに至る配線の持つインダクタンスを低減でき、それにより集積回路の動作速度高速化が図れ、また部品点数削減による低コスト化が可能となる。
本発明によるキャパシタの断面図である（実施例１）。 従来技術によるキャパシタの断面図である。 本発明によるキャパシタの製造方法を示す説明図である（実施例１）。 本発明によるキャパシタの製造方法を示す説明図である（実施例１）。 本発明によるキャパシタの製造方法を示す説明図である（実施例１）。 本発明によるキャパシタの製造方法を示す説明図である（実施例１）。 本発明によるキャパシタの製造方法を示す説明図である（実施例１）。 本発明によるキャパシタの製造方法を示す説明図である（実施例１）。 本発明によるキャパシタの製造方法を示す説明図である（実施例１）。 本発明によるキャパシタの電気特性を示す図である（実施例１）。 本発明によるキャパシタの電気特性を示す図である（実施例１）。 本発明によるキャパシタの電気特性を示す図である（実施例１）。 本発明によるキャパシタの電気特性を示す図である（実施例１）。 本発明によるキャパシタの電気特性を示す図である（実施例１）。 本発明によるキャパシタの電気特性を示す図である（実施例１）。 本発明によるキャパシタの断面図である（実施例１）。 本発明によるキャパシタの断面図である（実施例２）。 本発明によるキャパシタの断面図である（実施例２）。 本発明によるキャパシタの断面図である（実施例３）。 本発明によるキャパシタの断面図である（実施例４）。 本発明になるキャパシタをGSM無線通信装置に用いた場合の実施例である。
符号の説明
１０１…能動素子を含む半導体基板、
１０２…第一の金属配線層、
１０３…バリア金属層、
１０４…配線金属層、
１０５…バリア金属層、
１０６…第二の金属配線層、
１０７…バリア金属層、
１０８…配線金属層、
１０９…バリア金属層、
１１０…配線層間絶縁膜、
１１１…容量絶縁膜（窒化シリコン）、
１１２…上部電極、
１１３…酸化アルミニウム、
１１４…結晶化された酸化ニオブ、
３０１…バリア金属薄膜、
３０２…配線金属薄膜、
３０３…バリア金属薄膜、
３０４…配線層間絶縁膜、
３０５…配線層間絶縁膜の開口部、
３０６…配線層間絶縁膜、
３０７…バリア金属薄膜、
３０８…配線金属薄膜、
３０９…バリア金属薄膜、
６０１…側壁保護膜、
６０２…酸化アルミニウム、
６０３…結晶化された酸化ニオブ、
７１０…GSMシステムにおける高周波IC、
７２０…パワーモジュール、
７２１…高周波電力増幅回路、
７２３…ロウ・ノイズ・アンプ(LNA)。

Claims (20)

  1. キャパシタを有するアナログ集積回路または混合信号集積回路を備えた半導体集積回路装置であって、前記キャパシタの誘電体膜は、酸化アルミニウムを主体とする第一誘電体膜と結晶化した酸化ニオブを主体とする第二誘電体膜との積層膜であることを特徴とする半導体集積回路装置。
  2. 請求項１において、前記第二誘電体膜に対する第一誘電体膜の物理膜厚の比率は、０．２以上、１以下であることを特徴とする半導体集積回路装置。
  3. 請求項１において、前記第一誘電体膜と前記第二誘電体膜の積層膜厚は、６ｎｍ以上であることを特徴とする半導体集積回路装置。
  4. 容量値の温度係数が±１００ｐｐｍ／℃以内のキャパシタを有する半導体集積回路であって、前記キャパシタの誘電体膜は、酸化アルミニウムを主体とする第一誘電体膜と結晶化した酸化ニオブを主体とする第二誘電体膜との積層膜であることを特徴とする半導体集積回路装置。
  5. 請求項４において、前記第二誘電体膜に対する第一誘電体膜の物理膜厚の比率は、０．２以上、１以下であることを特徴とする半導体集積回路装置。
  6. 請求項４において、前記第一誘電体膜と前記第二誘電体膜の積層膜厚は、６ｎｍ以上であることを特徴とする半導体集積回路装置。
  7. 請求項４において、前記第一誘電体膜と前記第二誘電体膜の積層膜の誘電体損失は、０．５％以下であることを特徴とする半導体集積回路装置。
  8. 請求項４において、前記キャパシタの誘電体膜は、前記第一誘電体膜と前記第二誘電体膜の積層膜が複数積層されていることを特徴とする半導体集積回路装置。
  9. 請求項８において、前記酸化ニオブの膜厚は、１０ｎｍ以下であることを特徴とする半導体集積回路装置。
  10. 請求項４において、前記第二誘電体膜は、結晶化されたタンタル酸化物を含むことを特徴とする半導体集積回路装置。
  11. ＭＩＭキャパシタを有するアナログ集積回路または混合信号集積回路を備えた半導体集積回路装置の製造方法において、前記キャパシタの誘電体膜を形成する工程は、基板上に形成された前記キャパシタの金属を主体とする下部電極上に酸化アルミニウム膜と酸化ニオブ膜との積層膜を形成する工程と、前記積層膜が形成された前記基板を４５０℃以下の酸化性雰囲気で熱アニールする工程とを含むことを特徴とする半導体集積回路装置の製造方法。
  12. 請求項１１において、前記酸化アルミニウム膜は、４００℃以下の温度で原子層堆積法により堆積されることを特徴とする半導体集積回路装置の製造方法。
  13. 請求項１１において、前記酸化アルミニウム膜は、スパッタ法により堆積されることを特徴とする半導体集積回路装置の製造方法。
  14. 請求項１１において、前記酸化ニオブ膜は、４００℃以下の温度で熱ＣＶＤ法により堆積されることを特徴とする半導体集積回路装置の製造方法。
  15. 請求項１１において、前記酸化ニオブ膜は、プラズマＣＶＤ法により堆積されることを特徴とする半導体集積回路装置の製造方法。
  16. 請求項１１において、前記酸化ニオブ膜は、スパッタ法により堆積されることを特徴とする半導体集積回路装置の製造方法。
  17. 請求項１１において、前記第一誘電体膜と前記第二誘電体膜の積層膜の誘電体損失は、０．５％以下であることを特徴とする半導体集積回路装置の製造方法。
  18. 請求項１１において、酸化アルミニウム膜と酸化ニオブ膜との積層膜は、複数層形成されることを特徴とする半導体集積回路装置の製造方法。
  19. 請求項１８において、前記酸化ニオブの膜厚は、１０ｎｍ以下であることを特徴とする半導体集積回路装置の製造方法。
  20. 請求項１１において、前記酸化ニオブ膜は、結晶化されたタンタル酸化物を含むことを特徴とする半導体集積回路装置の製造方法。


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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009283850A (ja) * 2008-05-26 2009-12-03 Elpida Memory Inc キャパシタ用絶縁膜及びその形成方法、並びにキャパシタ及び半導体装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8101495B2 (en) * 2008-03-13 2012-01-24 Infineon Technologies Ag MIM capacitors in semiconductor components
KR20100071206A (ko) * 2008-12-19 2010-06-29 주식회사 동부하이텍 반도체 소자의 ｍｉｍ커패시터 및 이를 형성하는 방법
TWI392759B (zh) * 2009-09-28 2013-04-11 Univ Nat Taiwan 透明導電薄膜及其形成方法
US9087839B2 (en) * 2013-03-29 2015-07-21 International Business Machines Corporation Semiconductor structures with metal lines
EP3182428B1 (en) * 2015-12-17 2018-10-31 3M Innovative Properties Company Capacitor, capacitive voltage sensor and method for manufacturing a capacitor
KR20200034500A (ko) 2018-09-21 2020-03-31 삼성전자주식회사 다층 박막 구조물 및 이를 이용한 위상 변환 소자

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3822569B2 (ja) * 2003-02-28 2006-09-20 株式会社東芝 半導体装置およびその製造方法
KR100546324B1 (ko) * 2003-04-22 2006-01-26 삼성전자주식회사 Ａｌｄ에 의한 금속 산화물 박막 형성 방법, 란탄 산화막 형성 방법 및 반도체 소자의 고유전막 형성 방법
US7115528B2 (en) * 2003-04-29 2006-10-03 Micron Technology, Inc. Systems and method for forming silicon oxide layers
US20070026621A1 (en) * 2004-06-25 2007-02-01 Hag-Ju Cho Non-volatile semiconductor devices and methods of manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009283850A (ja) * 2008-05-26 2009-12-03 Elpida Memory Inc キャパシタ用絶縁膜及びその形成方法、並びにキャパシタ及び半導体装置

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