FR3046243A1 - Capteur nw-fet comportant au moins deux detecteurs distincts a nanofil de semi-conducteur - Google Patents
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Abstract
Capteur NW-FET (100) comportant : - des premier et deuxième nanofils semi-conducteurs (120, 122) ; - une première portion semi-conductrice (108) de source, dont des première et deuxième parties (112, 114) dopées différemment l'une de l'autre sont reliées à des premières extrémités des nanofils ; - une deuxième portion semi-conductrice (110) de drain, dont des première et deuxième parties (116, 118) dopées différemment l'une de l'autre sont reliées à des deuxièmes extrémités des nanofils ; - un premier contact électrique (124) disposé sur la première portion semi-conductrice et relié électriquement aux première et deuxième parties de la première portion semi-conductrice ; - un deuxième contact électrique (126) disposé sur la deuxième portion semi-conductrice et relié électriquement aux première et deuxième parties de la deuxième portion semi-conductrice.
Description
CAPTEUR NW-FET COMPORTANT AU MOINS DEUX DETECTEURS DISTINCTS A NANOFIL
DE SEMI-CONDUCTEUR
DESCRIPTION
DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention concerne le domaine des capteurs NW-FET (« Nano-Wire Field Effect Transistor », ou transistor à effet de champ et à nanofil), dont le principe de fonctionnement est analogue à celui des dispositifs de type ISFET (« Ion Sensitive Field Effect Transistor », ou transistor à effet de champ sensible aux ions), utilisés pour détecter dans un fluide des particules chargées électriquement, par exemple pour réaliser un pH-mètre.
Les dispositifs de type ISFET sont utilisés pour détecter une variation d'une concentration de charges dans une solution. Cette variation de concentration de charges agit comme une variation de potentiel de grille d'un tel dispositif FET, modulant ainsi le courant de canal dans un nanofil du dispositif ISFET.
La figure 1 représente schématiquement un dispositif 10 de type ISFET. Le dispositif 10 comprend, sur une couche diélectrique 12 correspondant par exemple à la couche diélectrique enterrée d'un substrat SOI, une région de drain 14, une région de source 16 et un nanofil de semi-conducteur, par exemple de silicium, formant un canal 18 et s'étendant entre les régions de drain et de source 14,16. Une couche diélectrique 20 est disposée sur la couche diélectrique 12 et recouvre les régions de drain et de source 14,16 et le canal 18. Une ouverture 22 traverse la couche diélectrique 20 et débouche sur le canal 18. L'ouverture 22 forme une cavité micro-fluidique dans laquelle un fluide 24 est introduit. Lorsqu'une charge électrique 26 présente dans le fluide 24 se situe dans la cavité micro-fluidique, près du canal 18, une variation du courant circulant dans le canal 18 est alors obtenue par effet de polarisation du canal 18 lorsque cette charge électrique se déplace et modifie la distance entre la charge électrique 26 et le canal 18. Ce courant circulant dans le canal 18 varie également lorsque le nombre de charges présentes près du canal 18 est modifié
De tels dispositifs peuvent être réalisés collectivement sous la forme d'une matrice de détection pour augmenter la densité de capteurs par unité de surface. Ceci s'avère très avantageux dans le cas d'une détection d'une charge unique 26 portée par une particule dans la solution 24, afin d'augmenter la probabilité de détection de la charge par un des capteurs. Dans ce même cas de détection de particule unique, il vient en outre la nécessité d'adresser individuellement chaque capteur dans la matrice formée, ce qui équivaut à pouvoir identifier quel capteur est l'objet d'une variation de son courant de canal.
La densité avec laquelle ces dispositifs peuvent être réalisés est toutefois limitée, notamment en raison des dimensions des régions de drain et de source 14,16 qui ne peuvent pas être réduites en dessous d'une certaine valeur du fait que ces régions doivent être reliées électriquement par des vias permettant d'assurer un adressage individuel des dispositifs. Ces vias sont définis par des ouvertures réalisées dans les régions de drain et de source 14 et 16 au-dessus de zones de contact métalliques inférieures formées dans un empilement sous la couche diélectrique 12. Cet empilement peut être obtenu après report du substrat SOI (puis amincissement) sur substrat de type « Back-end of Line » d'un circuit CMOS.
EXPOSÉ DE L'INVENTION
Un but de la présente invention est donc de proposer une solution pour améliorer la densité avec laquelle des charges électriques ou des molécules chargées électriquement peuvent être détectées, et également de proposer une solution permettant d'améliorer la densité d'une matrice de capteurs NW-FET dont il est possible d'identifier le capteur présentant une variation du courant de canal au sein de cette matrice (fonction d'adressage des capteurs).
Pour cela, l'invention propose un capteur NW-FET comportant au moins : - des premier et deuxième nanofils de semi-conducteur formant deux canaux distincts ; - une première portion de semi-conducteur formant une région de source, dont une première partie dopée selon un premier type de conductivité (c'est-à-dire un dopage de type accepteur ou donneur) est reliée à une première extrémité du premier nanofil de semi-conducteur, et dont une deuxième partie dopée selon un deuxième type de conductivité, opposé au premier type de conductivité (c'est-à-dire un dopage accepteur si la première partie est dopée par un dopage de type donneur, ou un dopage donneur si la première partie est dopée par un dopage de type accepteur), est reliée une première extrémité du deuxième nanofil de semi-conducteur ; - une deuxième portion de semi-conducteur formant une région de drain, dont une première partie dopée selon le premier type de conductivité est reliée à une deuxième extrémité du premier nanofil de semi-conducteur, et dont une deuxième partie dopée selon le deuxième type de conductivité est reliée à une deuxième extrémité du deuxième nanofil de semi-conducteur ; - un premier contact électrique disposé sur la première portion de semi-conducteur et relié électriquement aux première et deuxième parties de la première portion de semi-conducteur ; - un deuxième contact électrique disposé sur la deuxième portion de semi-conducteur et relié électriquement aux première et deuxième parties de la deuxième portion de semi-conducteur.
Dans un tel capteur, les premier et deuxième nanofils de semi-conducteur forment deux détecteurs associés aux mêmes régions de source et de drain. Ces deux détecteurs peuvent être adressés individuellement l'un de l'autre grâce aux dopages différents des différentes parties des portions de semi-conducteur formant les régions de source et de drain. Grâce au partage des régions de source et de drain par les deux détecteurs formés, la surface occupée par ces deux détecteurs est équivalente à celle occupée par un seul capteur de l'art antérieur formant un seul détecteur car cette surface est dictée par les dimensions des régions de source et de drain. Ainsi, la densité avec laquelle des charges électriques ou des molécules chargées électriquement peuvent être détectées par de tels capteurs est bien supérieure à celle pouvant être obtenue avec les capteurs de l'art antérieur.
La différenciation, ou l'adressage réalisé, entre les premier et deuxième nanofils de semi-conducteur est assurée par les dopages opposés des parties semi-conductrices formant leurs régions de drain et de source et du fait qu'un transport unipolaire de charges de nature opposée s'effectuent dans chaque canal ainsi formé. Ainsi, le canal associé à des régions de drain et de source dopées de type donneur, ou dopage N (noté NW-N), présente un transport prépondérant par des porteurs de type électron (porteur de charge négative dans un semi-conducteur). Le canal associé à des régions de drain et de source dopées de type accepteur, ou dopage P (noté NW-P), présente un transport prépondérant par des porteurs de type trou (porteur de charge positive dans un semi-conducteur).
De manière similaire aux conditions de polarisation d'un transistor MOSFET, une différence de potentiels entre le drain et la source (Vds) est susceptible de modifier le courant dans le canal de chaque détecteur. Dans le cas de l'invention proposée, si une tension Vds positive est appliquée (ce qui signifie qu'un potentiel appliqué sur le drain est supérieur à celui appliqué sur la source), les électrons majoritaires dans le canal du détecteur NW-N ont tendance à se déplacer de la source vers le drain, et les trous majoritaires dans le canal du détecteur NW-P ont tendance à se déplacer aussi de la source vers le drain. Selon les conventions, il se forme deux courants de sens opposés (le courant ayant le même sens que les trous et le sens opposé à celui des électrons) dans les deux canaux du capteur et donc potentiellement un courant global très faible traversant la structure (sous certaines conditions de polarisation).
Contrairement à un transistor MOSFET conventionnel où un potentiel de grille Vgs est appliqué pour définir le fonctionnement statique du transistor, le potentiel de grille est ici défini par les charges présentes à proximité d'un ou des canaux ou par la position d'une charge unique au-dessus d'un des canaux. Ainsi, dans le cas d'un rapprochement d'une charge négative près du canal du détecteur de type NW-P et dans les mêmes conditions Vds décrites précédemment, ce mouvement de la charge a tendance à accroître le courant majoritaire de trous décrit précédemment, tandis que le courant majoritaire d'électrons dans le détecteur de type NW-N est moins ou pas impacté. Cela modifie le courant global traversant la structure, c'est-à-dire le courant global dans les deux canaux du capteur. Sur ce principe, et en fonction de la nature de la variation du courant global et connaissant la polarité de la charge présente, il est possible identifier quel nanofil a détecté le déplacement de cette charge. Les cas suivants peuvent ainsi être distingués (selon les conventions rappelées précédemment) : - lorsqu'une charge négative se rapproche du détecteur NW-P, le courant du canal du détecteur NW-P augmente et le courant global diminue ; - lorsqu'une charge négative se rapproche du détecteur NW-N, le courant du canal du détecteur NW-N diminue et le courant global augmente ; - lorsqu'une charge positive se rapproche du détecteur NW-P, le courant du canal du détecteur NW-P diminue et le courant global augmente ; - lorsqu'une charge positive se rapproche du détecteur NW-N, le courant du canal du détecteur NW-N augmente et le courant global diminue.
Un tel capteur est avantageusement utilisé dans le cadre d'une cointégration 3D séquentielle de capteurs sur un circuit de commande et de lecture CMOS, et dans laquelle un adressage individuel des nanofils au sein des capteurs est réalisé par le circuit CMOS à la fois par des connexions indépendantes entre des capteurs à deux nanofils de semi-conducteur tels que décrits précédemment et par une différentiation physique au sein des régions de source et de drain obtenue grâce aux dopages différents des premières et deuxièmes parties des régions de source et de drain auxquelles les nanofils sont reliés.
Les premier et deuxième nanofils de semi-conducteur et les première et deuxième portions de semi-conducteur peuvent être des parties d'un même élément continu de semi-conducteur. L'expression «élément continu de semi-conducteur» fait référence à une portion de semi-conducteur non interrompue par du vide ou par un autre matériau, c'est-à-dire formant une seule pièce de semi-conducteur.
La première partie de la première portion de semi-conducteur peut être espacée de la deuxième partie de la première portion de semi-conducteur d'une distance au moins égale à environ 20 nm ou au moins égale à environ 250 nm et/ou la première partie de la deuxième portion de semi-conducteur peut être espacée de la deuxième partie de la deuxième portion de semi-conducteur d'une distance au moins égale à environ 20 nm ou au moins égale à environ 250 nm.
Le capteur NW-FET peut être tel que : - le semi-conducteur des premier et deuxième nanofils est intrinsèque (formant un capteur à canaux intrinsèques), ou - le premier nanofil de semi-conducteur est dopé selon le premier type de conductivité avec un niveau de dopage inférieur à celui des premières parties des première et deuxième portions de semi-conducteur, et le deuxième nanofil de semi-conducteur est dopé selon le deuxième type de conductivité avec un niveau de dopage inférieur à celui des deuxièmes parties des première et deuxième portions de semi-conducteur, ou - le premier nanofil de semi-conducteur est dopé selon le deuxième type de conductivité et le deuxième nanofil de semi-conducteur est dopé selon le premier type de conductivité.
Afin de maximiser la sensibilité du capteur, c'est-à-dire maximiser la variation de courant global sous l'effet du déplacement d'une charge électrique à proximité d'un des canaux du capteur, un dopage spécifique des canaux des détecteurs NW-N et NW-P peut être effectué: si le canal du détecteur NW-P est dopé de type P, formant avec les régions de source de drain un ensemble de type P+/P/P+, c'est-à-dire de manière à doper supérieurement les régions de drain et de source (dopage P+) par rapport au canal (dopage P), le détecteur présente un courant bien supérieur à un dispositif à canal non dopé. De la même manière, une telle augmentation du courant est obtenue dans le canal du détecteur NW-N comportant un ensemble (source + drain + canal) dopé de type N+/N/N+.
En ajustant les différents niveaux de dopage N+/N/N+ et P+/P/P+ des canaux des détecteurs NW-N et NW-P respectivement, et en restant dans des conditions de polarisation de Vds faible, il est possible d'obtenir une structure qui présente un courant global réduit en présence d'un Vds non nul et sans potentiel de grille appliqué.
La configuration selon laquelle les premier et deuxième nanofils sont dopés selon le même type de conductivité que les régions de source et de drain qui leur sont associées a pour avantage d'augmenter le niveau du courant circulant dans le capteur sans potentiel de grille appliqué, c'est-à-dire d'augmenter l'intensité du signal de détection délivré par le capteur.
Le capteur NW-FET peut comporter en outre au moins une première couche diélectrique sur laquelle sont disposés les nanofils de semi-conducteur et les première et deuxième portions de semi-conducteur.
Dans ce cas, le capteur NW-FET peut comporter en outre au moins une électrode de grille disposée dans la première couche diélectrique, en regard d'au moins un des premier et deuxième nanofils de semi-conducteur. Avec une telle grille, il est possible de polariser le capteur, via l'application d'un potentiel électrique de polarisation sur la grille, en un point de fonctionnement optimisé en termes de rapport sensibilité/bruit.
Le capteur NW-FET peut comporter en outre : - un substrat disposé sous la première couche diélectrique et comportant un circuit de commande et de lecture CMOS ; - des niveaux d'interconnexions électriques disposés dans la première couche diélectrique et reliés électriquement au circuit de commande et de lecture CMOS (niveaux formant une partie appelée « Back-End-Of-Line » ou BEOL ; - au moins deux vias électriquement conducteurs traversant chacun l'une des première et deuxième portions de semi-conducteur et une partie de la première couche diélectrique et reliant électriquement les premier et deuxième contacts électriques à l'un des niveaux d'interconnexions électriques.
Le capteur NW-FET peut comporter en outre au moins une deuxième couche diélectrique recouvrant au moins les première et deuxième portions de semi-conducteur et les premier et deuxième contacts électriques, et au moins une ouverture traversant la deuxième couche diélectrique en regard des premier et deuxième nanofils de semi-conducteur et formant une cavité micro-fluidique du capteur NW-FET. L'invention porte également sur un dispositif de détection comportant plusieurs capteurs NW-FET tels que décrits précédemment, dans lequel chacun des capteurs NW-FET ou groupes de capteurs NW-FET sont disposés les uns à côté des autres en formant une matrice de détection.
Dans chaque groupe de capteurs NW-FET, l'une des première et deuxième portions de semi-conducteur d'un premier des capteurs NW-FET dudit groupe peut être commune à au moins un deuxième des capteurs NW-FET dudit groupe et peut comporter au moins une troisième partie dopée selon le premier type de conductivité reliée à une des première et deuxième extrémités du premier nanofil semi-conducteur du deuxième capteur NW-FET dudit groupe, et une quatrième partie dopée selon le deuxième type de conductivité reliée à une des première et deuxième extrémités du deuxième nanofil semi-conducteur du deuxième capteur NW-FET dudit groupe. Dans une telle configuration, deux capteurs partagent une de leurs régions de source et de drain, ce qui permet d'augmenter encore la densité de détection pouvant être atteinte par rapport aux capteurs de l'art antérieur. Ces deux capteurs peuvent être vus comme étant reliés en série l'un à l'autre.
Chaque groupe de capteurs NW-FET peut comporter quatre premiers capteurs NW-FET et huit deuxièmes capteurs NW-FET, tels que les premiers capteurs NW-FET aient une de leur première et deuxième portions de semi-conducteur commune et aient chacun l'autre de leur première et deuxième portions de semi-conducteur commune à deux autres des deuxièmes capteurs NW-FET, et tels que chacun des deuxièmes capteurs NW-FET comporte l'une de ses première et deuxième portions de semi-conducteur commune à un autre des deuxièmes capteurs NW-FET. Cette configuration permet d'optimiser encore plus la place occupée par douze capteurs NW-FET, et améliorer encore la densité de détection pouvant être obtenue. L'invention porte également sur un procédé de réalisation d'un capteur NWFET, comportant au moins les étapes de : - dopage de premières régions d'une couche de semi-conducteur selon un premier type de conductivité, et de deuxièmes régions de la couche de semi-conducteur selon un deuxième type de conductivité, opposé au premier type de conductivité ; - gravure de la couche de semi-conducteur, formant : - des premier et deuxième nanofils de semi-conducteur formant deux canaux distincts du capteur NW-FET ; - une première portion de semi-conducteur formant une région de source du capteur NW-FET, dont une première partie incluse dans l'une des premières régions dopées est reliée à une première extrémité du premier nanofil de semi-conducteur, et dont une deuxième partie incluse dans l'une des deuxièmes régions dopées est reliée une première extrémité du deuxième nanofil de semi-conducteur ; - une deuxième portion de semi-conducteur formant une région de drain du capteur NW-FET, dont une première partie incluse dans une autre des premières régions dopées est reliée à une deuxième extrémité du premier nanofil de semi-conducteur, et dont une deuxième partie incluse dans une autre des deuxièmes régions dopées est reliée à une deuxième extrémité du deuxième nanofil de semi-conducteur ; - réalisation d'un premier contact électrique sur la première portion de semi-conducteur et relié électriquement aux première et deuxième parties de la première portion de semi-conducteur (formé par exemple par un dépôt métallique qui recouvre partiellement les première et deuxième parties dopées de la première portion de semi-conducteur) ; - réalisation d'un deuxième contact électrique sur la deuxième portion de semi-conducteur et relié électriquement aux première et deuxième parties de la deuxième portion de semi-conducteur (formé par exemple par un dépôt métallique qui recouvre partiellement les première et deuxième parties dopées de la deuxième portion de semi-conducteur).
Le procédé peut comporter en outre, avant l'étape de dopage des premières et deuxièmes régions de la couche de semi-conducteur, la mise en oeuvre des étapes de : - réalisation d'un substrat comportant un circuit de commande et de lecture CMOS ; - réalisation de niveaux d'interconnexions électriques dans une première couche diélectrique disposée sur le substrat, les niveaux d'interconnexions électriques étant reliés électriquement au circuit de commande et de lecture CMOS ; - réalisation de la couche de semi-conducteur sur la première couche diélectrique, par exemple après le report d'un substrat SOI sur le substrat CMOS formé et l'amincissement de l'empilement obtenu.
Le procédé peut comporter en outre, après l'étape de gravure de la couche de semi-conducteur, la mise en oeuvre d'une étape de réalisation d'au moins deux ouvertures traversant chacune l'une des première et deuxième portions de semi-conducteur et une partie de la première couche diélectrique et telles qu'elles débouche sur l'un des niveaux d'interconnexions électriques, puis une étape de dépôt d'un matériau électriquement conducteur dans les deux ouvertures et sur les première et deuxième portions de semi-conducteur, formant les premier et deuxième contacts électriques et deuxvias électriquement conducteurs traversant chacun l'une des première et deuxième portions de semi-conducteur et une partie de la première couche diélectrique et reliant électriquement les premier et deuxième contacts électriques au dit un des niveaux d'interconnexions électriques.
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels : - la figure 1 représente un dispositif de type ISFET selon l'art antérieur ; - les figures 2 et 3 sont respectivement une vue en coupe de côté et une vue de dessus d'un capteur NW-FET, objet de la présente invention, selon un premier mode de réalisation ; - les figures 4 et 5 sont respectivement une vue en coupe de côté et une vue de dessus d'un capteur NW-FET, objet de la présente invention, selon un deuxième mode de réalisation ; - la figure 6 est une vue de dessus d'un dispositif de détection, objet de la présente invention, selon un premier mode de réalisation et comportant des capteurs NW-FET, également objets de la présente invention, ayant une portion de semi-conducteur commune ; - la figure 7 est une vue de dessus d'un dispositif de détection, objet de la présente invention, selon un deuxième mode de réalisation et comportant des capteurs NW-FET, également objets de la présente invention, ayant des portions de semi-conducteur communes ; - les figures 8 à 36 représentent les étapes d'un procédé de réalisation d'un capteur NW-FET, objet de la présente invention, selon un mode de réalisation particulier.
Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.
Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.
Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
On se réfère tout d'abord à la figure 2 qui représente, selon une vue en coupe de côté, un capteur NW-FET 100 selon un premier mode de réalisation, et à la figure 3 qui correspond à une vue de dessus du capteur 100.
Le capteur 100 comporte un substrat 102 formant une partie back-end CMOS reliée électriquement à la partie active du capteur 100, dans lequel sont réalisés un circuit de lecture et de commande CMOS, non visible sur les figures 2 et 3. Une première couche diélectrique 103 est disposée sur le substrat 102 et correspond aux couches ILD (Inter-Layer Dielectric) entre lesquelles sont réalisés des niveaux d'interconnexions électriques, également non visibles sur les figures 2 et 3, reliant électriquement le circuit de lecture et de commande CMOS à la partie active du capteur 100 (ainsi qu'à d'autres capteurs similaires au capteur 100, non visibles sur les figures 2 et 3 et réalisés également sur le même substrat 102). Le dernier niveau d'interconnexions électriques (celui se trouvant au plus près de la partie active du capteur 100, ou encore celui se trouvant le plus loin du substrat 102) comporte des plots de connexion reliés électriquement à la partie active du capteur 100 par des vias conducteurs traversant notamment une partie de la première couche diélectrique 103. Sur les figures 2 et 3, deux plots de connexion 104,106 du dernier niveau d'interconnexions électriques sont représentés.
Le capteur 100 comporte une partie active en semi-conducteur, par exemple en silicium, disposée sur le substrat 102 et comprenant une première portion 108 formant une région de source, et une deuxième portion 110 formant une région de drain du capteur 100. Une première partie 112 de la première portion 108 est dopée selon un premier type de conductivité, ici de type P, et une deuxième partie 114 de la première portion 108 est dopée selon un deuxième type de conductivité opposé au premier type de conductivité, c'est-à-dire ici de type N. Les deux parties 112,114 sont par exemple espacées l'une de l'autre d'une distance au moins égale à environ 20 nm, voire au moins égale à environ 250 nm, afin que les dopages opposés réalisés dans les deux parties 112, 114 puissent être bien différentiés et ne se superposent pas. De même, une première partie 116 de la deuxième portion 110 est dopée selon le premier type de conductivité (type P), et une deuxième partie 118 de la deuxième portion 110 est dopée selon le deuxième type de conductivité (type N). Les deux parties 116,118 sont espacées l'une de l'autre, comme les parties 112,114.
Sur la figure 3 ainsi que sur les figures suivantes, les parties dopées 112, 114, 116 et 118 sont chacune entourées symboliquement d'un cadre rectangulaire en pointillés afin de bien identifier ces parties dopées des portions 108,110 vis-à-vis des autres parties non dopées de ces portions 108, 110. Ces cadres représentent les régions initialement dopées dans la couche de semi-conducteur ayant servi à la réalisation des portions 108,110.
La partie active du capteur 100 comporte également deux nanofils 120, 122 espacés l'un de l'autre et formant deux canaux distincts du capteur 100. Une première extrémité du premier nanofil 120 est reliée à la première partie 112 de la première portion 108 et une deuxième extrémité du premier nanofil 120 est reliée à la première partie 116 de la deuxième portion 110. De plus, une première extrémité du deuxième nanofil 122 est reliée à la deuxième partie 114 de la première portion 108 et une deuxième extrémité du deuxième nanofil 122 est reliée à la deuxième partie 118 de la deuxième portion 110. Les nanofils 120,122 forment ainsi des canaux distincts mais sont reliés à des régions de source et de drain communes à ces deux canaux. Les dopages et recuits d'activation sont mis en oeuvre avant un dépôt ILD.
Un premier contact électrique 124, ici métallique, est disposé sur la première portion 108 et forme un contact électrique commun aux première et deuxième parties 112, 114 de la première portion 108. Un deuxième contact électrique 126, également de type métallique, est disposé sur la deuxième portion 110 et forme un contact électrique commun aux première et deuxième parties 116,118 de la deuxième portion 110. Le premier contact électrique 124 est relié électriquement au plot de connexion 104 par un premier via conducteur 128 traversant la première portion 108 et une partie de la première couche diélectrique 103 se trouvant entre le plot de connexion 104 et la première portion 108. Le deuxième contact électrique 126 est relié électriquement au plot de connexion 106 par un deuxième via conducteur 130 traversant la deuxième portion 110 et une partie de la première couche diélectrique 103 se trouvant entre le plot de connexion 106 et la deuxième portion 110.
Bien que les contacts électriques 124, 126 soient communs aux deux détecteurs formés par les deux nanofils 120, 122, ces deux détecteurs peuvent être adressés individuellement grâce aux dopages différents des parties 112,114,116,118 des portions 108,110 auxquelles les nanofils 120,122 sont reliés.
Le principe de fonctionnement électrique du capteur 100 est le suivant. Lorsqu'une tension de polarisation Vds non nulle, positive ou négative, est appliquée entre les portions 108 et 110, un courant circule dans les deux détecteurs du capteur 100. Lorsque les parties 112, 116 sont dopées P et les parties 114, 118 sont dopées N, des électrons circulent majoritairement alors dans le nanofil 122 et des trous circulent majoritairement dans le nanofil 120. Lorsque Vds > 0, les électrons et les trous se déplacent depuis la portion 108 (la source) vers la portion 110 (le drain). Lorsque Vds < 0, les électrons et les trous se déplacent depuis la portion 110 vers la portion 108. Que Vds soit positif ou négatif, le courant global circulant dans le capteur 100 est donc nul si les nombres de porteurs par unité de temps transitant dans les nanofils 120,122 (ce qui prend en compte notamment les concentrations en porteurs de charges et leur mobilité) sont identiques dans les parties 112, 114, 116, 118. Lorsqu'une charge électrique se déplace ou est détectée au-dessus d'un des deux nanofils 120, 122, ce courant global devient non nul ou présente une variation détectable car l'un des courants d'électrons ou de trous est modifié. Ce courant est lu par le circuit de commande et de lecture CMOS qui est relié électriquement aux détecteurs par l'intermédiaire des contacts électriques 124, 126, des vias conducteurs 128,130 et des niveaux d'interconnexions électriques reliant ces vias au circuit de commande et de lecture CMOS.
Un tel capteur 100 permet donc de former, en occupant une même surface, ou une surface sensiblement proche, de semi-conducteur que celle occupée par le dispositif 10 de l'art antérieur précédemment décrit (du fait que les dimensions critiques du capteur 100 et du dispositif 10 sont celles des portions 108, 110), deux détecteurs fonctionnant indépendamment l'un de l'autre et dont l'activité d'une charge sur un des deux nanofils est identifiable selon la variation de courant global de la structure et la polarité de la charge. L'intégration de tels capteurs 100 au sein d'une matrice de détection comportant plusieurs de ces capteurs 100 permet donc d'augmenter la densité des détecteurs présents sur cette matrice, du fait que le dispositif 10 de l'art antérieur ne forme qu'un seul détecteur pourtoute la surface occupée par le dispositif 10 tandis que le capteur 100 forme deux détecteurs distincts.
Les figures 4 et 5 sont respectivement une vue en coupe de côté et une vue de dessus du capteur NW-FET 100 selon un deuxième mode de réalisation.
Par rapport au capteur 100 précédemment décrit en liaison avec les figures 2 et 3, le capteur 100 selon ce deuxième mode de réalisation comporte en outre une portion métallique supplémentaire 132 faisant partie du dernier niveau d'interconnexions électriques et utilisée en tant qu'électrode de grille des deux détecteurs formés par le capteur 100. Cette portion métallique 132 est reliée électriquement au circuit de commande et de lecture CMOS qui, en appliquant un potentiel de grille sur cette portion 132, génère un champ électrique dans les nanofils 120,122, ce qui permet de polariser les détecteurs comportant les nanofils 120, 122 en un point de fonctionnement, ou point de polarisation, désiré. En choisissant judicieusement ce point de fonctionnement, il est possible de faire fonctionner le capteur 100 tel que son rapport sensibilité/bruit soit amélioré (la sensibilité du capteur concerne la valeur de sa transconductance).
Sur l'exemple des figures 4 et 5, la portion 132 est commune aux deux nanofils 120, 122. En variante, il est possible de réaliser deux portions métalliques disposées côte à côte, chacune sous l'un des nanofils 120,122, ce qui permet de polariser différemment les deux détecteurs du capteur 100. Selon une autre variante, il est possible que la portion 132 soit disposée en regard d'un seul des deux nanofils 120,122, avec dans ce cas un seul des détecteurs du capteur 100 pouvant être polarisé grâce à la portion 132 de manière prépondérante.
Dans les deux modes de réalisation précédemment décrits, les nanofils 120, 122 des capteurs 100 comportent du semi-conducteur intrinsèque. Selon une première variante pouvant s'appliquant à l'un ou l'autre des modes de réalisation précédemment décrits, il est possible que le semi-conducteur de ces nanofils 120,122 soit dopé selon le même type que les parties de semi-conducteur, formant les régions de source et de drain, auxquelles sont reliés les nanofils. Par exemple, en considérant le capteur 100 selon le premier mode de réalisation représenté sur les figures 2 et 3, il est possible que le premier nanofil 120 qui est relié aux parties 112, 116 dopées P soit également formé de semi-conducteur dopé P, et que le deuxième nanofil 122 qui est relié aux parties 114,118 dopées N soit également formé de semi-conducteur dopé N. Dans ce cas, le niveau de dopage des parties 112,114,116,118 est supérieur à celui des nanofils 120,122 (avec par exemple le nanofil 120 dopé P et les parties 112,116 dopées P+, et le nanofil 122 dopé N et les parties 114, 118 dopées N+). Cette première variante est avantageuse car elle offre une sensibilité optimale sans autre polarisation de grille que celle de la charge à détecter, tout en assurant un niveau de courant Id très faible et donc une consommation réduite. Le principe repose sur le fait que les deux nanofils 120,122 présentent une transconductance maximum à Vgs = 0.
Dans les autres cas, les nanofils 120, 122 présentent des transconductances pour des Vgs non nuis et sont polarisés pour favoriser la sensibilité du détecteur.
Selon une deuxième variante, il est possible que le semi-conducteur des nanofils 120,122 soit dopé du type opposé à celui auquel le semi-conducteur des parties 112, 114, 116,118 de semi-conducteur est dopé. Par exemple, en considérant le capteur 100 selon le premier mode de réalisation représenté sur les figures 2 et 3, il est possible que le premier nanofil 120 qui est relié aux parties 112,116 dopées P soit formé de semi-conducteur dopé N, et que le deuxième nanofil 122 qui est relié aux parties 114,118 dopées N soit formé de semi-conducteur dopé P.
Ces première et deuxième variantes ont pour avantage d'adapter le point de polarisation désiré en fonction de la sensibilité et du bruit notamment généré par la structure.
Quel que soit le mode ou la variante de réalisation considéré, plusieurs capteurs 100 sont avantageusement réalisés sur un même substrat 102 et disposés les uns à côté des autres en formant une matrice de détection d'un dispositif de détection 200.
Afin d'augmenter encore la densité avec laquelle les capteurs 100 peuvent être intégrées au sein d'une matrice de détection, il est possible de réaliser les capteurs 100 tels que l'une ou les deux portions 108, 110 soient communes à un ou plusieurs autres capteurs 100 du dispositif 200.
La figure 6 est une vue de dessus d'un tel dispositif de détection 200 selon un premier mode de réalisation et comportant plusieurs capteurs 100 formant une matrice de détection. Sur la figure 6, seuls deux des capteurs, référencés 100.1 et 100.2, du dispositif 200 sont représentés. Dans ce premier mode de réalisation du dispositif de détection 200, les capteurs 100 forment des groupes de deux capteurs 100 partageant leur deuxième portion 110. Sur la figure 6, la deuxième portion 110 est commune aux deux capteurs 100.1 et 100.2 et forme une région de drain commune à ces deux capteurs 100.1 et 100.2.
Le premier capteur 100.1 comporte les mêmes éléments que ceux du capteur 100 précédemment décrit en liaison avec les figures 2 et 3, c'est à dire une première portion de semi-conducteur 108.1 comprenant des première et deuxième parties 112.1 et 114.1 dopées différemment l'une de l'autre, une deuxième portion de semi-conducteur 110 comportant des première et deuxième parties 116.1 et 118.1 dopées différemment l'une de l'autre, des premier et deuxième nanofils 120.1 et 122.1 dont les extrémités sont reliées aux parties 112.1, 114.1, 116.1 et 118.1, les contacts électriques 124.1 et 126 disposés sur les portions 108.1 et 110, les vias conducteurs 128.1 et 130 et les autres éléments de la partie back-end du capteur 100.
Toutefois, par rapport à la deuxième portion 110 du capteur 100 précédemment décrit en liaison avec les figures 2 et 3, la deuxième portion 110 représentée sur la figure 6 comporte également, en plus des première et deuxième parties 116.1, 118.1, une troisième partie 116.2 dopée selon le premier type de conductivité et une quatrième partie 118.2 dopée selon le deuxième type de conductivité. Ces troisième et quatrième parties 116.2, 118.2 sont espacées l'une de l'autre de manière similaire aux première et deuxième parties 116.1,118.1. Le deuxième contact électrique 126 est disposé sur ces quatre parties 116.1, 118.1, 116.2 et 118.2 de la deuxième portion 110 et forme donc un contact électrique commun aux première, deuxième, troisième et quatrième parties 116.1,118.1,116.2,118.2 de la deuxième portion 110.
Le deuxième capteur 100.2 comporte également une première portion de semi-conducteur 108.2 qui comporte une première partie 112.2 dopée selon le premier type de conductivité et une deuxième partie 114.2 dopée selon le deuxième type de conductivité, ces deux parties 112.2, 114.2 étant espacées l'une de l'autre de manière analogue aux parties 112.1 et 114.1 de la portion 108.1.
Le deuxième capteur 100.2 comporte en outre un premier nanofil 120.2 et un deuxième nanofil 122.2 formant deux canaux distincts du deuxième capteur 100.2. Une première extrémité du premier nanofil 120.2 est reliée à la troisième partie 116.2 de la deuxième portion 110 et une deuxième extrémité du premier nanofil 120.2 est reliée à la première partie 112.2 de la première portion 108.2 du deuxième capteur 100.2. Une première extrémité du deuxième nanofil 120.2 est reliée à la quatrième partie 118.2 de la deuxième portion 110 et une deuxième extrémité du deuxième nanofil 120.2 est reliée à la deuxième partie 114.2 de la première portion 108.2 du deuxième capteur 100.2.
Enfin, la première portion 108.2 du deuxième capteur 100.2 est recouverte par un contact électrique 124.2 formant un contact électrique commun aux première et deuxième parties 112.2,114.2 de la portion 108.2. Ce contact électrique 124.2 est relié électriquement à un plot de connexion supplémentaire formé dans le dernier niveau d'interconnexions électriques par un via conducteur 128.2 traversant cette première portion 108.2 et une partie de la première couche diélectrique 103 disposée entre ce plot de connexion supplémentaire et cette première portion 108.2.
Les quatre détecteurs formés par ces deux capteurs 100.1 et 100.2 peuvent être adressés individuellement grâce aux dopages différents des parties 112,114, 116,118 auxquelles les nanofils 120,122 de chacun des capteurs 100.1,100.2 sont reliés, et cela bien que la deuxième région 110 forme une région de drain commune à ces quatre détecteurs (du fait que la polarisation de l'un des capteurs 100.1,100.2 puisse être choisie selon la région de source sur laquelle la tension de polarisation est appliquée).
En variante du premier mode de réalisation du dispositif 200 précédemment décrit en liaison avec la figure 6, il est possible que les types de dopage des différentes parties des régions de semi-conducteur du deuxième capteur 100.2 soient inversés par rapport à ceux précédemment décrits, c'est-à-dire que les parties 116.2 et 112.2 du deuxième capteur 100.2 soient dopées selon le deuxième type de conductivité et que les parties 118.2 et 114.2 du deuxième capteur 100.2 soient dopées selon le premier type de conductivité.
Dans la configuration représentée sur la figure 6, les deux capteurs 100.1 et 100.2 sont agencés parallèlement l'un de l'autre, c'est-à-dire sont réalisés tels que les nanofils 120,122 des deux capteurs 100.1, 100.2 comportent leur plus grande dimension orientée sensiblement selon une même direction. En variante, les deux capteurs 100.1 et 100.2 peuvent être disposés différemment l'un par rapport à l'autre. Par exemple, il est possible que les capteurs 100.1 et 100.2 soient disposés sensiblement perpendiculairement l'un par rapport à l'autre, c'est-à-dire tels que les nanofils 120.1,122.1 du premier capteur 100.1 aient leur plus grande dimension orientée sensiblement perpendiculairement à celle des nanofils 120.2, 122.2 du deuxième capteur 100.2 (les nanofils 120, 122 des deux capteurs étant dans un même plan). Dans ce cas, dans la deuxième portion 110, les troisième et quatrième parties 116.2 et 118.8 peuvent être disposés, au niveau de la portion 110, non pas au niveau d'un côté opposé à celui au niveau duquel se trouvent les première et deuxième parties 116.1, 118.1, mais au niveau d'un côté adjacent à celui au niveau duquel se trouvent les première et deuxième parties 116.1,118.1.
En outre, dans la configuration représentée sur la figure 6, les capteurs 100 du dispositif 200 forment des groupes de deux capteurs reliés en série l'un à l'autre et partageant une même portion de semi-conducteur formant une région de source ou de drain de ces capteurs. En variante, les capteurs 100 peuvent former des groupes de plus de deux capteurs partageant deux à deux l'une de leur portion de semi-conducteur.
La figure 7 est une vue de dessus d'un dispositif de détection 200 selon un deuxième mode de réalisation, comportant un ensemble de capteurs 100 formant chacun deux détecteurs pouvant être adressés indépendamment, et comportant chacun des portions de semi-conducteur communes à un, deux ou trois autres capteurs 100.
Ainsi, dans la configuration représentée sur la figure 7, le dispositif 200 comporte quatre premiers capteurs 100.1, 100.2, 100.3 et 100.4 ayant une première portion de semi-conducteur 108.1 commune. Cette première portion 108.1 comportant donc huit parties dopées différemment deux à deux auxquelles sont reliés les nanofils des quatre premiers capteurs 100.1 à 100.4. Le dispositif 200 comporte également huit deuxièmes capteurs 100.5 à 100.12. Chacune des deuxièmes portions de semi-conducteur 110.1, 110.2, 110.3 et 110.4 des quatre premiers capteurs 100.1 à 100.4 est commune à deux des deuxièmes capteurs 100.5 à 100.12. Chacune des deuxièmes portions 110.1 à 110.4 comporte donc six parties dopées différemment deux à deux auxquelles sont reliés les nanofils de l'un des quatre premiers capteurs 100.1 à 100.4 et de deux des huit deuxièmes capteurs 100.5 à 100.12. Ainsi, sur la figure 7, la deuxième portion 110.1 du premier capteur 100.1 est commune aux deuxièmes capteurs 100.5 et 100.6, la deuxième portion 110.2 du premier capteur 100.2 est commune aux deuxièmes capteurs 100.7 et 100.8, la deuxième portion 110.3 du premier capteur 100.3 est commune aux deuxièmes capteurs 100.9 et 100.10, et la deuxième portion 110.4 du premier capteur 100.4 est commune aux deuxièmes capteurs 100.11 et 100.12. Enfin, chacun des deuxièmes capteurs 100.5 à 100.12 comporte une première portion de semi-conducteur 108.2,108.3,108.4 ou 108.5 commune à un autre des deuxièmes capteurs 100.5 à 100.12. Ainsi, sur la figure 7, la première portion 108.2 est commune aux deuxièmes capteurs 100.6 et 100.7, la première portion 108.3 est commune aux deuxièmes capteurs 100.8 et 100.9, la première portion 108.4 est commune aux deuxièmes capteurs 100.10 et 100.11, et la première portion 108.5 est commune aux deuxièmes capteurs 100.12 et 100.5.
Le dispositif 200 selon le deuxième mode de réalisation représenté sur la figure 7 est particulièrement avantageux en raison de la forte densité de détection qui peut être obtenue avec les douze capteurs 100.1 à 100.12 ainsi réalisés, grâce à la mise en commun des premières et deuxièmes régions de semi-conducteur 108, 110 de ces capteurs. Ce principe peut être étendu pour une matrice de plus grande dimensions comportant un plus grand nombre de capteurs.
Le dispositif 200 tel que précédemment décrit en liaison avec les figures 6 et 7 peut être réalisé à partir de capteurs 100 correspondant à n'importe quel des modes de réalisation ou variantes de capteur 100 précédemment décrits.
Un exemple de procédé de réalisation d'un capteur 100 est maintenant décrit en liaison avec les figures 8 à 36.
La partie Back-End CMOS du capteur 100 est tout d'abord réalisée dans le substrat 102, c'est-à-dire les transistors CMOS du circuit de commande et de lecture, ainsi que le ou les niveaux d'interconnexions électriques réalisés dans la première couche diélectrique 103 disposée sur le substrat 102. Sur la figure 8, seuls les deux plots de connexion 104, 106 du dernier niveau d'interconnexions électriques sont représentés. La première couche diélectrique 103 et les plots de connexion 104,106 sont recouverts d'une première couche de collage 136 comportant par exemple de l'oxyde de silicium déposé par précurseur TEOS.
Parallèlement à la réalisation de la partie Back-End CMOS du capteur 100, un autre substrat est préparé afin de reporter sur le substrat 102 une couche de semi-conducteur destinée à la réalisation de la partie active du capteur 100. Sur la figure 9, cet autre substrat correspond à un substrat SOI comprenant une couche massive de semi-conducteur 138, une couche diélectrique enterrée 140 et d'une couche superficielle de semi-conducteur 142 qui correspond ici à une couche de silicium mince d'épaisseur inférieure à environ 10 μιτι. La couche superficielle 142 est recouverte d'une deuxième couche de collage 144 comportant par exemple de l'oxyde de silicium déposé par précurseur TEOS.
Comme représenté sur la figure 10, les deux substrats précédemment réalisés sont assemblés l'un à l'autre par l'intermédiaire de leurs couches de collage 136, 144 solidarisées l'une contre l'autre par exemple par un collage direct. L'assemblage obtenu est ensuite aminci par meulage (grinding) puis par gravure sèche, supprimant la couche massive 138 et la couche diélectrique enterrée 140, révélant ainsi la couche superficielle de semi-conducteur 142. En variante, il est possible qu'une partie de l'épaisseur de la couche diélectrique enterrée 140 soit conservée pour servir ultérieurement de masque dur.
Comme représenté sur la figure 12 qui correspond à une vue de dessus de la couche superficielle 142, une première étape d'implantation de dopants selon le premier type de conductivité est réalisée dans des premières régions 105 et 107 de la couche 142 incluant chacune l'une des futures premières parties 112 et 116 des première et deuxième portions de semi-conducteur 108, 110 du capteur 100. Sur la figure 13, une deuxième implantation de dopants selon le deuxième type de conductivité est réalisée dans des deuxièmes régions 109 et 111 de la couche 142 incluant chacune l'une des futures deuxièmes parties 114 et 118 des première et deuxième portions de semi-conducteur 108, 110 du capteur 100.
La couche superficielle 142 est ensuite soumise à une lithographie et une gravure afin de définir et former les nanofils 120, 122 et les portions de semi-conducteur 108, 110 (figure 14). Sur la figure 14, les régions 105, 107, 109 et 111 sont représentées symboliquement afin de bien visualiser la lithographie et la gravure réalisées.
Lorsque les nanofils 120,122 comportent du semi-conducteur dopé selon le même type de dopants que les régions auxquelles les nanofils sont reliés, les étapes précédemment décrites en liaison avec les figures 12 à 14 peuvent être remplacées par celles décrites ci-dessous en liaison avec les figures 15 à 19.
Comme représenté sur la figure 15, une première implantation de dopants selon le premier type de conductivité est réalisée dans une région 146 de la couche 142 incluant les futures premières parties 112 et 116 ainsi que le premier nanofil 120. La concentration de dopants implantés dans la région 146 correspond à la concentration de dopants souhaitée dans le premier nanofil 120.
Une deuxième implantation de dopants selon le deuxième type de conductivité est réalisée dans une autre région 148 de la couche 142 incluant les futures deuxièmes parties 114,118 ainsi que le deuxième nanofil 122 (figure 16). La concentration de dopants implantés dans la région 148 correspond à la concentration de dopants souhaitée dans le deuxième nanofil 122.
Une troisièmes implantation de dopants selon le premier type de conductivité est réalisée dans les premières régions 105 et 107 de la couche 142 incluant les futures premières parties 112, 116 des première et deuxième portions de semi-conducteur 108, 110 du capteur 100, et telle que ces premières régions 105 et 107 comportent un niveau de dopage supérieur à celui de la portion de semi-conducteur destinée à former le premier nanofil 120 (figure 17).
De manière analogue, une quatrième implantation de dopants selon le deuxième type de conductivité est réalisée dans les deuxièmes régions 109 et 111 de la couche 142 incluant les futures deuxièmes parties 114, 118 des première et deuxième portions de semi-conducteur 108, 110, et telle que ces deuxièmes régions 109 et 111 comportent un niveau de dopage supérieur à celui de la portion de semi-conducteur destinée à former le deuxième nanofil 122 (figure 18).
La couche superficielle 142 est ensuite soumise à une lithographie et une gravure afin de définir et former les nanofils 120, 122 et les portions de semi-conducteur 108, 110 (figure 19). Sur la figure 19, les régions 105, 107, 109 et 111 sont représentées symboliquement afin de bien visualiser la lithographie et la gravure réalisées.
En alternative, lorsque les nanofils 120, 122 comportent du semi-conducteur dopé selon un type différent de celui du semi-conducteur des parties auxquelles les nanofils sont reliés, des étapes analogues à celles décrites en liaison avec les figures 15 à 19 sont mises en œuvre, avec toutefois, des dopages de types différents entre ceux réalisés dans les régions 146,148 et ceux réalisés ensuite dans les régions 105,107, 109 et 111.
Dans tous les cas, les dopants implantés sont ensuite activés, par exemple par un recuit du capteur 100. Cette activation est mise en œuvre avec un budget thermique compatible avec les matériaux en présence.
Les étapes décrites en liaison avec les figures 12 à 19 sont mises en oeuvre collectivement pour tous les capteurs 100 réalisés sur le même substrat, c'est-à-dire dans la même couche superficielle 142.
Les figures 20 et 21 représentent un exemple de géométrie de la partie active du capteur 100.
Les portions de semi-conducteur 108, 110 comportent chacune une première région de section carrée dont les côtés ont des dimensions Li et W4 par exemple égales à environ 700 nm. Les parties 112 et 114 de la portion 108 sont réalisées dans des deuxièmes régions chacune de section rectangulaire et disposées au niveau d'un même côté de la première région de la portion 108 et par exemple dont les côtés ont des dimensions L2 = 120 nm et W2 = 150 nm. De même, les parties 116 et 118 de la portion 110 sont réalisées dans des deuxièmes régions chacune de section rectangulaire et disposées au niveau d'un même côté de la première région de section carrée de la portion 110 et dont les côtés ont par exemple pour dimensions L2 = 120 nm et W2 = 150 nm. Le premier nanofil 120 est réalisé dans une troisième région de section rectangulaire joignant les deuxièmes régions des parties 112 et 116 et dont les dimensions des côtés sont par exemple L3 = 100 nm et Wi = 50 nm. De même, le deuxième nanofil 122 est réalisé dans une troisième de section rectangulaire joignant les deuxièmes régions des parties 114 et 118 et dont les dimensions des côtés sont par exemple L3 = 100 nm et Wi = 50 nm.
Les différents dopages des parties 112,114,116,118 et éventuellement des nanofils 120,122 sont mis en œuvre dans des régions comme par exemple représentés sur la figure 21. Les régions 105, 107, 109 et 111 des parties 112, 114, 116, 118 ont par exemple chacune une section de forme rectangulaire dont les côtés ont des dimensions W5 = 200 nm et L5 = 80 nm. Des régions 113 et 115 des nanofils 120, 122 ont par exemple chacune une section de forme rectangulaire dont les côtés ont des dimensions W5 = 200 nm et U = 120 nm.
Les figures 20 et 21 illustrent bien le fait que les différentes régions décrites ci-dessus formant les premier et deuxième nanofils de semi-conducteur 120,122 et les première et deuxième portions de semi-conducteur 108, 110 sont des parties d'un même élément continu de semi-conducteur formé par gravure dans la couche de semi-conducteur 142.
Après la réalisation de la partie active du capteur 100 formée par les portions 108, 110 et les nanofils 120, 122, une première couche de passivation 150, comportant par exemple du TEOS, est déposée sur l'ensemble de la structure réalisée, recouvrant notamment la partie active du capteur 100 (figure 22).
Sur la figure 23, une étape de lithographie dite de « contre masque », une gravure partielle du diélectrique (de profondeur de gravure égale à l'épaisseur de la couche de silicium) puis un stripping (retrait) sont mis en œuvre. En définissant le masque de cette lithographie par un dimensionnement négatif du masque ZACT de -500 nm, on réduit l'épaisseur à ôter ensuite sur la couche diélectrique par CMP (étape décrite en liaison avec la figure 24). Ceci permet une meilleure uniformité sur l'épaisseur de cette couche de diélectrique.
Comme représenté sur la figure 24, une CMP est ensuite mise en œuvre afin de planariser la première couche de passivation 150.
Des ouvertures 152 sont ensuite réalisées à travers la première couche de passivation 150 en regard des portions 108, 110 afin d'accéder à ces portions (figures 25 et 26). D'autres ouvertures 154 sont ensuite gravées à travers les portions 108, 110 et les couches de collage 136, 144, ces ouvertures 154 débouchant sur les plots de connexion 104,106 (figures 27, 28).
Une couche métallique 156 est ensuite déposée sur l'ensemble de la structure, et notamment telle que les ouvertures 154 soient remplies du métal de la couche 156, formant ainsi les vias conducteurs 128, 130 (figure 29). Les parties de cette couche métallique 156 recouvrant partiellement les portions 108, 110 forment les contacts électriques 124,126.
Une lithographie et une gravure de la couche métallique 156 sont ensuite mises en œuvre, éliminant des parties de la couche 156 se trouvant sur la première couche de passivation 150 et qui ne font pas partie des contacts électriques 124,126 (figures 30, 31). Cette gravure permet également d'isoler électriquement les contacts électriques 124, 126 l'un de l'autre via la suppression des parties métalliques reliant les contacts électriques 124,126 entre eux.
Comme représenté sur la figure 32, une deuxième couche de passivation 158, comportant par exemple du TEOS, est déposée sur l'ensemble de la structure.
Sur la figure 33, une étape de lithographie de « contre masque », une gravure puis un stripping sont mis en œuvre. Le dimensionnement est défini par rapport au masque du niveau métal.
Comme représenté sur la figure 34, une CMP est ensuite mise en œuvre afin de planariser la deuxième couche de passivation 158.
Le dispositif 100 est ensuite achevé en réalisant une ouverture 160 à travers les couches de passivation 150,158 qui forment une deuxième couche diélectrique recouvrant les portions de semi-conducteur 108, 110 et les contacts électriques 124, 126 jusqu'à atteindre les nanofils 120, 122. L'ouverture 160 forme ainsi une cavité micro-fluidique dans laquelle le fluide comportant les particules chargées électriquement à détecter par le capteur 100 sera introduit pour être en contact avec les nanofils 120,122.
Claims (14)
- REVENDICATIONS1. Capteur NW-FET (100) comportant au moins : - des premier et deuxième nanofils de semi-conducteur (120, 122) formant deux canaux distincts ; - une première portion de semi-conducteur (108) formant une région de source, dont une première partie (112) dopée selon un premier type de conductivité est reliée à une première extrémité du premier nanofil de semi-conducteur (120), et dont une deuxième partie (114) dopée selon un deuxième type de conductivité, opposé au premier type de conductivité, est reliée une première extrémité du deuxième nanofil de semi-conducteur (122) ; - une deuxième portion de semi-conducteur (110) formant une région de drain, dont une première partie (116) dopée selon le premier type de conductivité est reliée à une deuxième extrémité du premier nanofil de semi-conducteur (120), et dont une deuxième partie (118) dopée selon le deuxième type de conductivité est reliée à une deuxième extrémité du deuxième nanofil de semi-conducteur (122) ; - un premier contact électrique (124) disposé sur la première portion de semi-conducteur (108) et relié électriquement aux première et deuxième parties (112,114) de la première portion de semi-conducteur (108) ; - un deuxième contact électrique (126) disposé sur la deuxième portion de semi-conducteur (110) et relié électriquement aux première et deuxième parties (116, 118) de la deuxième portion de semi-conducteur (110).
- 2. Capteur NW-FET (100) selon la revendication 1, dans lequel les premier et deuxième nanofils de semi-conducteur (120,122) et les première et deuxième portions de semi-conducteur (108, 110) sont des parties d'un même élément continu de semi-conducteur.
- 3. Capteur NW-FET (100) selon l'une des revendications précédentes, dans lequel la première partie (112) de la première portion de semi-conducteur (108) est espacée de la deuxième partie (114) de la première portion de semi-conducteur (108) d'une distance au moins égale à environ 20 nm et/ou la première partie (116) de la deuxième portion de semi-conducteur (110) est espacée de la deuxième partie (118) de la deuxième portion de semi-conducteur (110) d'une distance au moins égale à environ 20 nm.
- 4. Capteur NW-FET (100) selon l'une des revendications précédentes, dans lequel : - le semi-conducteur des premier et deuxième nanofils (120, 122) est intrinsèque, ou - le premier nanofil de semi-conducteur (120) est dopé selon le premier type de conductivité avec un niveau de dopage inférieur à celui des premières parties (112, 116) des première et deuxième portions de semi-conducteur (108, 110), et le deuxième nanofil de semi-conducteur (122) est dopé selon le deuxième type de conductivité avec un niveau de dopage inférieur à celui des deuxièmes parties (114, 118) des première et deuxième portions de semi-conducteur (108,110), ou - le premier nanofil de semi-conducteur (120) est dopé selon le deuxième type de conductivité et le deuxième nanofil de semi-conducteur (122) est dopé selon le premier type de conductivité.
- 5. Capteur NW-FET (100) selon l'une des revendications précédentes, comportant en outre au moins une première couche diélectrique (103) sur laquelle sont disposés les nanofils de semi-conducteur (120,122) et les première et deuxième portions de semi-conducteur (108,110).
- 6. Capteur NW-FET (100) selon la revendication 5, comportant en outre au moins une électrode de grille (132) disposée dans la première couche diélectrique (103), en regard d'au moins un des premier et deuxième nanofils de semi-conducteur (120, 122).
- 7. Capteur NW-FET (100) selon l'une des revendications 5 ou 6, comportant en outre : - un substrat (102) disposé sous la première couche diélectrique (103) et comportant un circuit de commande et de lecture CMOS ; - des niveaux d'interconnexions électriques (104,106) disposés dans la première couche diélectrique (103) et reliés électriquement au circuit de commande et de lecture CMOS ; - au moins deux vias électriquement conducteurs (128,130) traversant chacun l'une des première et deuxième portions de semi-conducteur (108, 110) et une partie de la première couche diélectrique (103) et reliant électriquement les premier et deuxième contacts électriques (124,126) à l'un des niveaux d'interconnexions électriques (104,106).
- 8. Capteur NW-FET (100) selon l'une des revendications précédentes, comportant en outre au moins une deuxième couche diélectrique (150,158) recouvrant au moins les première et deuxième portions de semi-conducteur (108,110) et les premier et deuxième contacts électriques (124, 126), et au moins une ouverture (160) traversant la deuxième couche diélectrique (150, 158) en regard des premier et deuxième nanofils de semi-conducteur (120, 122) et formant une cavité micro-fluidique du capteur NW-FET (100).
- 9. Dispositif de détection (200) comportant plusieurs capteurs NW-FET (100) selon l'une des revendications précédentes, dans lequel chacun des capteurs NW-FET (100) ou groupes de capteurs NW-FET (100) sont disposés les uns à côté des autres en formant une matrice de détection.
- 10. Dispositif de détection (200) selon la revendication 9, dans lequel, dans chaque groupe de capteurs NW-FET (100), l'une des première et deuxième portions de semi-conducteur (110) d'un premier des capteurs NW-FET (100.1) dudit groupe est commune à au moins un deuxième des capteurs NW-FET dudit groupe (100.2) et comporte au moins une troisième partie (116.2) dopée selon le premier type de conductivité reliée à une des première et deuxième extrémités du premier nanofil semi-conducteur (120.2) du deuxième capteur NW-FET (100.2) dudit groupe, et une quatrième partie (118.2) dopée selon le deuxième type de conductivité reliée à une des première et deuxième extrémités du deuxième nanofil semi-conducteur (122.2) du deuxième capteur NW-FET (100.2) dudit groupe.
- 11. Dispositif de détection (200) selon l'une des revendications 9 ou 10, dans lequel chaque groupe de capteurs NW-FET (100) comporte quatre premiers capteurs NW-FET (100.1 - 100.4) et huit deuxièmes capteurs NW-FET (100.5 - 100.12), tels que les premiers capteurs NW-FET (100.1 - 100.4) ont une de leur première et deuxième portions de semi-conducteur (108.1) commune et ont chacun l'autre de leur première et deuxième portions de semi-conducteur (110.1 - 110.4) commune à deux autres des deuxièmes capteurs NW-FET (100.5 - 100.12), et tels que chacun des deuxièmes capteurs NW-FET (100.5 -100.12) comporte l'une de ses première et deuxième portions de semi-conducteur (108.2 - 108.5) commune à un autre des deuxièmes capteurs NW-FET (100.5 -100.12).
- 12. Procédé de réalisation d'un capteur NWFET (100), comportant au moins les étapes de : - dopage de premières régions (105, 107) d'une couche de semi-conducteur (142) selon un premier type de conductivité, et de deuxièmes régions (109, 111) de la couche de semi-conducteur (142) selon un deuxième type de conductivité, opposé au premier type de conductivité ; - gravure de la couche de semi-conducteur (142), formant : - des premier et deuxième nanofils de semi-conducteur (120,122) formant deux canaux distincts du capteur NW-FET (100) ; - une première portion de semi-conducteur (108) formant une région de source du capteur NW-FET (100), dont une première partie (112) incluse dans l'une des premières régions dopées (105) est reliée à une première extrémité du premier nanofil de semi-conducteur (120), et dont une deuxième partie (114) incluse dans l'une des deuxièmes régions dopées (109) est reliée une première extrémité du deuxième nanofil de semi-conducteur (122) ; - une deuxième portion de semi-conducteur (110) formant une région de drain du capteur NW-FET (100), dont une première partie (116) incluse dans une autre des premières régions dopées (107) est reliée à une deuxième extrémité du premier nanofil de semi-conducteur (120), et dont une deuxième partie (118) incluse dans une autre des deuxièmes régions dopées (111) est reliée à une deuxième extrémité du deuxième nanofil de semi-conducteur (122) ; - réalisation d'un premier contact électrique (124) sur la première portion de semi-conducteur (108) et relié électriquement aux première et deuxième parties (112,114) de la première portion de semi-conducteur (108) ; - réalisation d'un deuxième contact électrique (126) sur la deuxième portion de semi-conducteur (110) et relié électriquement aux première et deuxième parties (116,118) de la deuxième portion de semi-conducteur (110).
- 13. Procédé selon la revendication 12, comportant en outre, avant l'étape de dopage des premières et deuxièmes régions (105,107,109, 110) de la couche de semi-conducteur (142), la mise en œuvre des étapes de : - réalisation d'un substrat (102) comportant un circuit de commande et de lecture CMOS ; - réalisation de niveaux d'interconnexions électriques (104, 106) dans une première couche diélectrique (103) disposée sur le substrat (102), les niveaux d'interconnexions électriques (104, 106) étant reliés électriquement au circuit de commande et de lecture CMOS ; - réalisation de la couche de semi-conducteur (142) sur la première couche diélectrique (103).
- 14. Procédé selon la revendication 13, comportant en outre, après l'étape de gravure de la couche de semi-conducteur (142), la mise en œuvre d'une étape de réalisation d'au moins deux ouvertures (154) traversant chacune l'une des première et deuxième portions de semi-conducteur (108, 110) et une partie de la première couche diélectrique (103) et telles qu'elles débouchent sur l'un des niveaux d'interconnexions électriques (104,106), puis une étape de dépôt d'un matériau électriquement conducteur (156) dans les deux ouvertures (154) et sur les première et deuxième portions de semi-conducteur (108,110), formant les premier et deuxième contacts électriques (124,126) et deux vias électriquement conducteurs (128,130) traversant chacun l'une des première et deuxième portions de semi-conducteur (108, 110) et une partie de la première couche diélectrique (103) et reliant électriquement les premier et deuxième contacts électriques (124,126) au dit un des niveaux d'interconnexions électriques (104,106).
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