JPS63124570A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
- Publication number
- JPS63124570A JPS63124570A JP27114586A JP27114586A JPS63124570A JP S63124570 A JPS63124570 A JP S63124570A JP 27114586 A JP27114586 A JP 27114586A JP 27114586 A JP27114586 A JP 27114586A JP S63124570 A JPS63124570 A JP S63124570A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- type
- layer
- mos
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 7
- 238000009792 diffusion process Methods 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 abstract 2
- 150000002500 ions Chemical class 0.000 abstract 1
- 230000006378 damage Effects 0.000 description 5
- 238000009825 accumulation Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型半導体装置に関する。
従来のＭＯＳ型半導体装置は、第２図（ａｌ〜（Ｃ）に
示すように、半導体基板１１の主表面上に、フィールド
酸化膜１２で絶縁分離されて、ゲート酸化膜１３とンー
ス１４とドレイン１５より構成される複数個のＭＯＳ型
トランジスタを形成し、フィールド酸化膜１２とゲート
酸化膜１３の上を不純物を含む多結晶シリコン層１８に
よりゲート電極と配線を形成した構造になっていた。
示すように、半導体基板１１の主表面上に、フィールド
酸化膜１２で絶縁分離されて、ゲート酸化膜１３とンー
ス１４とドレイン１５より構成される複数個のＭＯＳ型
トランジスタを形成し、フィールド酸化膜１２とゲート
酸化膜１３の上を不純物を含む多結晶シリコン層１８に
よりゲート電極と配線を形成した構造になっていた。
上述した従来のＭＯＳ型半導体装置においては、多結晶
シリコン層１８は、半導体基板１１から絶縁されかつ面
積が広いため、以後のンースト１やドレイン１５を形成
する工程、例えば拡散層形成マスク工程などにおいて、
多量の電荷が蓄積されて、ゲート酸化膜１３が破壊され
易くなる。ゲート酸化膜１３の厚さが５９ｎｍ以上の半
導体装置では、電荷蓄積による静電破壊発生は比較的少
なく、余り問題にならないが、５０ｎｒｎ以下で多数の
ゲート′屯極が接続される大面積の多結晶シリコン層を
有するＭＯＳ型半導体集積回路では、静電破壊が発生し
易く、大きな問題となる。
シリコン層１８は、半導体基板１１から絶縁されかつ面
積が広いため、以後のンースト１やドレイン１５を形成
する工程、例えば拡散層形成マスク工程などにおいて、
多量の電荷が蓄積されて、ゲート酸化膜１３が破壊され
易くなる。ゲート酸化膜１３の厚さが５９ｎｍ以上の半
導体装置では、電荷蓄積による静電破壊発生は比較的少
なく、余り問題にならないが、５０ｎｒｎ以下で多数の
ゲート′屯極が接続される大面積の多結晶シリコン層を
有するＭＯＳ型半導体集積回路では、静電破壊が発生し
易く、大きな問題となる。
本発明の目的は、静電気によるゲート酸化膜の破壊をな
くするＭＯＳ型半導体装置を提供することにある。
くするＭＯＳ型半導体装置を提供することにある。
本発明のＭＯＳ型半導体装置は、−導電型の半導体基板
と、該半導体基板の主表面にフィールド絶縁膜で絶縁分
離されて形成される複数個のＭＯＳ型トランジスタと、
前記半導体基板の主表面に配線用として形成された逆導
電型の拡散層と、逆導電型の不純物を含み、ゲート電極
を兼ねかつ前記フィールド絶縁膜の上を通って前記拡散
層と直接に接続する多結晶シリコン層とを含んで構成さ
れる。
と、該半導体基板の主表面にフィールド絶縁膜で絶縁分
離されて形成される複数個のＭＯＳ型トランジスタと、
前記半導体基板の主表面に配線用として形成された逆導
電型の拡散層と、逆導電型の不純物を含み、ゲート電極
を兼ねかつ前記フィールド絶縁膜の上を通って前記拡散
層と直接に接続する多結晶シリコン層とを含んで構成さ
れる。
次に、本発明の実施例について図面を朱照して説明する
。
。
第１図（ａｌ〜ｔｃ＋は本発明の一実施例の平面図ムー
Ａ′線断面図及びＢ−Ｂ’線断面図である。
Ａ′線断面図及びＢ−Ｂ’線断面図である。
Ｐ型シリコン基板１の主表面上にフィールド酸化膜２を
形成してＭＯＳ素子形成領域と配線用拡散層領域とを絶
縁分離する。ＭＯＳ素子領域にゲート酸化膜３を形成す
る。また、Ｐ型シリコン基板１の主表面上に配線用とし
て、Ｎ型拡散層６を形成する、Ｎ型の不純物を含む多結
晶・シリコン層８をゲート酸化膜３の上及びフィールド
酸化膜２の上を通って、コンタクトホール７の位置でＮ
型拡散層６と直接に接続するように形成する。＝＃へを
日＝ゴ；多結晶シリコン層８はゲート電極を兼ねる。多
結晶シリコン層８とホトレジスト層トヲマスクにしてイ
オン注入を行い、ソース４とドレイン５とを形成してＭ
ＯＳ型トランジスタを形成する。
形成してＭＯＳ素子形成領域と配線用拡散層領域とを絶
縁分離する。ＭＯＳ素子領域にゲート酸化膜３を形成す
る。また、Ｐ型シリコン基板１の主表面上に配線用とし
て、Ｎ型拡散層６を形成する、Ｎ型の不純物を含む多結
晶・シリコン層８をゲート酸化膜３の上及びフィールド
酸化膜２の上を通って、コンタクトホール７の位置でＮ
型拡散層６と直接に接続するように形成する。＝＃へを
日＝ゴ；多結晶シリコン層８はゲート電極を兼ねる。多
結晶シリコン層８とホトレジスト層トヲマスクにしてイ
オン注入を行い、ソース４とドレイン５とを形成してＭ
ＯＳ型トランジスタを形成する。
このような構造にすると、ゲート電極を兼ねる多結晶シ
リコン層８は、Ｎ型拡散層６とは電気的に接続している
ので、ゲート電極に蓄積された電荷をＮ型拡散層６に逃
がしてやることができ、ゲート酸化膜３の静電破壊を生
ずることｒｉなくなる。
リコン層８は、Ｎ型拡散層６とは電気的に接続している
ので、ゲート電極に蓄積された電荷をＮ型拡散層６に逃
がしてやることができ、ゲート酸化膜３の静電破壊を生
ずることｒｉなくなる。
上記実施例では、シリコン基板をＰ型としたが。
シリコン基板ｉＮ型でも良く、その場合はすべてのＰと
Ｎの極性を逆にすれば良い。また、上記実施例では、多
結晶シリコン層８のみを使用したが、この上に珪化物層
を設けた二重層としても良い。
Ｎの極性を逆にすれば良い。また、上記実施例では、多
結晶シリコン層８のみを使用したが、この上に珪化物層
を設けた二重層としても良い。
以上説明したように本発明は、半導体基板のフィールド
酸化膜領域内に形成された。ＭＯＳ型トランジスタのゲ
ート酸化膜の上を、不純物を含み、ゲート電極を兼ねた
多結晶シリコン層で形成し、かつ拡散層に直接に接続し
て、ゲート電極に蓄積しだ゛亀荷之拡散層に逃がして減
少させることにより、ゲート酸化膜の破壊を防止する効
果がある。
酸化膜領域内に形成された。ＭＯＳ型トランジスタのゲ
ート酸化膜の上を、不純物を含み、ゲート電極を兼ねた
多結晶シリコン層で形成し、かつ拡散層に直接に接続し
て、ゲート電極に蓄積しだ゛亀荷之拡散層に逃がして減
少させることにより、ゲート酸化膜の破壊を防止する効
果がある。
第１図（ａ）〜（Ｃ）は本発明の一実施例を示す平面図
。 Ａ−Ａ’線断面図及びＢ−Ｂ’線断面図、第２図（拗〜
（Ｃ１は従来のＭＯＳＯ８型体導体装置例を示す平面図
、ｃ−ｃ’線断面図及びＤ−Ｄ’線断面図である。 ■、１１・・・・・・Ｐ型シリコン基板、２．１２・・
・・・・フィールド酸化膜、３．１３・・・・・・ゲー
ト酸化膜、４．１４・・・・・・ソース、５，１５・・
・・・・ドレイン、６・・・・・・Ｎ型拡散層、７・・
−・・・コンタクトホール、８゜１８・・・・・・多結
晶シリコン層。
。 Ａ−Ａ’線断面図及びＢ−Ｂ’線断面図、第２図（拗〜
（Ｃ１は従来のＭＯＳＯ８型体導体装置例を示す平面図
、ｃ−ｃ’線断面図及びＤ−Ｄ’線断面図である。 ■、１１・・・・・・Ｐ型シリコン基板、２．１２・・
・・・・フィールド酸化膜、３．１３・・・・・・ゲー
ト酸化膜、４．１４・・・・・・ソース、５，１５・・
・・・・ドレイン、６・・・・・・Ｎ型拡散層、７・・
−・・・コンタクトホール、８゜１８・・・・・・多結
晶シリコン層。
Claims (1)
- 一導電型の半導体基板と、該半導体基板の主表面にフィ
ールド絶縁膜で絶縁分離されて形成される複数個のＭＯ
Ｓ型トランジスタと、前記半導体基板の主表面に配線用
として形成された逆導電型の拡散層と、逆導電型の不純
物を含み、ゲート電極を兼ねかつ前記フィールド絶縁膜
の上を通って前記拡散層と直接に接続する多結晶シリコ
ン層とを含むことを特徴とするＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27114586A JPS63124570A (ja) | 1986-11-14 | 1986-11-14 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27114586A JPS63124570A (ja) | 1986-11-14 | 1986-11-14 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63124570A true JPS63124570A (ja) | 1988-05-28 |
Family
ID=17495949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27114586A Pending JPS63124570A (ja) | 1986-11-14 | 1986-11-14 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63124570A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5366908A (en) * | 1992-08-14 | 1994-11-22 | International Business Machines Corporation | Process for fabricating a MOS device having protection against electrostatic discharge |
-
1986
- 1986-11-14 JP JP27114586A patent/JPS63124570A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5366908A (en) * | 1992-08-14 | 1994-11-22 | International Business Machines Corporation | Process for fabricating a MOS device having protection against electrostatic discharge |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10242477A (ja) | 半導体装置およびその製造方法 | |
| JPH02192723A (ja) | 半導体装置の製造方法 | |
| JPS63124570A (ja) | Ｍｏｓ型半導体装置 | |
| JPS63217664A (ja) | Ｍｉｓｆｅｔ及びその製造方法 | |
| JP2547729B2 (ja) | 高耐圧パワ−集積回路 | |
| JPH02110976A (ja) | 絶縁ゲート型半導体装置 | |
| JPS62206874A (ja) | 半導体装置およびその製造方法 | |
| JPS61150376A (ja) | 半導体装置 | |
| JPH0430194B2 (ja) | ||
| JPS62123736A (ja) | 半導体装置 | |
| JP2917720B2 (ja) | 縦型電界効果トランジスタ | |
| JP2556618B2 (ja) | 電界効果型半導体装置の製造方法 | |
| JPS6254959A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPS6098666A (ja) | 半導体記憶装置 | |
| KR0140473B1 (ko) | 반도체소자의 이층 도전배선과 그를 구비하는 반도체소자의 제조방법 | |
| JPH03191574A (ja) | 半導体装置 | |
| JPS627148A (ja) | 相補型半導体装置及びその製造方法 | |
| JPS6038878A (ja) | Ｍｉｓ型半導体装置 | |
| JPH0251259B2 (ja) | ||
| JPH05218317A (ja) | 半導体集積回路装置 | |
| JPH0376788B2 (ja) | ||
| JPH03171673A (ja) | 半導体装置 | |
| JPH08139205A (ja) | 半導体装置及びその製造方法 | |
| JP2001024191A (ja) | 半導体装置の製造方法 | |
| JPH0732192B2 (ja) | 半導体装置の製造方法 |