JPH10163334A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10163334A JPH10163334A JP8324480A JP32448096A JPH10163334A JP H10163334 A JPH10163334 A JP H10163334A JP 8324480 A JP8324480 A JP 8324480A JP 32448096 A JP32448096 A JP 32448096A JP H10163334 A JPH10163334 A JP H10163334A
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Abstract
(57)【要約】
【課題】 半導体基板上に複数のトランジスタを形成す
る際に、合理的に拡散層を形成できる半導体装置の製造
方法を提供する。 【解決手段】 半導体基板１上に低耐圧トランジスタの
ボロン及び／または燐からなるウェルを形成する際に、
高耐圧トランジスタのドレイン領域にも、同時に同一の
フォトレジストパターンを用いて拡散し、その後に熱処
理を行って、低耐圧トランジスタのウェル５と高耐圧ト
ランジスタのオフセット領域４とを同時に形成する。フ
ォトレジストパターンの形成と拡散および熱処理の回数
を従来に比べて半減させることができ、安価な半導体装
置を実現できる。
る際に、合理的に拡散層を形成できる半導体装置の製造
方法を提供する。 【解決手段】 半導体基板１上に低耐圧トランジスタの
ボロン及び／または燐からなるウェルを形成する際に、
高耐圧トランジスタのドレイン領域にも、同時に同一の
フォトレジストパターンを用いて拡散し、その後に熱処
理を行って、低耐圧トランジスタのウェル５と高耐圧ト
ランジスタのオフセット領域４とを同時に形成する。フ
ォトレジストパターンの形成と拡散および熱処理の回数
を従来に比べて半減させることができ、安価な半導体装
置を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、高耐圧を要するト
ランジスタと低耐圧を要するトランジスタ等とを同一基
板上で形成する半導体装置の製造方法に関するものであ
る。
ランジスタと低耐圧を要するトランジスタ等とを同一基
板上で形成する半導体装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】従来の半導体装置の一例として、同一基
板上に低耐圧を要する（単に低耐圧とも称す）Ｎ型トラ
ンジスタと高耐圧を要する（単に高耐圧とも称す）Ｐ型
トランジスタとを形成したものがある。この種の半導体
装置は、たとえば図１２に示したようなものであり、Ｎ
型の半導体基板３１に、Ｐ型のウェル３２、Ｎ型のウェ
ル３３、高耐圧Ｐ型トランジスタのソース３４、ゲート
３５、ドレイン３６、高耐圧を確保するオフセット領域
としての低濃度拡散層３７、低耐圧Ｎ型トランジスタの
ソース３８、ゲート３９、ドレイン４０を形成している
（表面保護膜と配線部は省略する）。このような半導体
装置を製造するに際しては、近年トランジスタの高耐圧
化が進む傾向にあるため、ウェル領域とオフセット領域
とを独立して拡散形成している。
板上に低耐圧を要する（単に低耐圧とも称す）Ｎ型トラ
ンジスタと高耐圧を要する（単に高耐圧とも称す）Ｐ型
トランジスタとを形成したものがある。この種の半導体
装置は、たとえば図１２に示したようなものであり、Ｎ
型の半導体基板３１に、Ｐ型のウェル３２、Ｎ型のウェ
ル３３、高耐圧Ｐ型トランジスタのソース３４、ゲート
３５、ドレイン３６、高耐圧を確保するオフセット領域
としての低濃度拡散層３７、低耐圧Ｎ型トランジスタの
ソース３８、ゲート３９、ドレイン４０を形成している
（表面保護膜と配線部は省略する）。このような半導体
装置を製造するに際しては、近年トランジスタの高耐圧
化が進む傾向にあるため、ウェル領域とオフセット領域
とを独立して拡散形成している。
【０００３】すなわち、まず、図１３に示すように、半
導体基板３１上にフォトレジストパターン４１を介して
燐の拡散を行い、このフォトレジストパターン４１を除
去した後、図１４に示すように、新たなフォトレジスト
パターン４２を介してボロンの拡散を行い、このフォト
レジストパターン４２を除去する。その後、熱処理を行
って、図１５に示すように、Ｎ型のウェル３３とＰ型の
ウェル３２を形成する。
導体基板３１上にフォトレジストパターン４１を介して
燐の拡散を行い、このフォトレジストパターン４１を除
去した後、図１４に示すように、新たなフォトレジスト
パターン４２を介してボロンの拡散を行い、このフォト
レジストパターン４２を除去する。その後、熱処理を行
って、図１５に示すように、Ｎ型のウェル３３とＰ型の
ウェル３２を形成する。
【０００４】次に、図１６に示すように、保護酸化膜４
３を形成し、その上にシリコン窒化膜４４を成長させ、
この保護酸化膜４３とシリコン窒化膜４４をフォトレジ
ストパターン４５を介してエッチングする。
３を形成し、その上にシリコン窒化膜４４を成長させ、
この保護酸化膜４３とシリコン窒化膜４４をフォトレジ
ストパターン４５を介してエッチングする。
【０００５】次に、図１７に示すように、フォトレジス
トパターン４６を介してボロンの拡散を行い、このフォ
トレジストパターン４６を除去した後、図１８に示すよ
うに、新たなフォトレジストパターン４７を介して燐の
拡散を行い、このフォトレジストパターン４７を除去す
る。
トパターン４６を介してボロンの拡散を行い、このフォ
トレジストパターン４６を除去した後、図１８に示すよ
うに、新たなフォトレジストパターン４７を介して燐の
拡散を行い、このフォトレジストパターン４７を除去す
る。
【０００６】最後に、図１９に示すように、フィールド
酸化膜４８を熱成長させて、高耐圧トランジスタのオフ
セット領域４９を形成する。５０はテャンネルストッパ
ー、５１は低圧部のテャンネルストッパーである。
酸化膜４８を熱成長させて、高耐圧トランジスタのオフ
セット領域４９を形成する。５０はテャンネルストッパ
ー、５１は低圧部のテャンネルストッパーである。
【０００７】図示を省略するが、Ｎ型およびＰ型の高耐
圧トランジスタと、Ｎ型およびＰ型の低耐圧トランジス
タとを形成する場合は、上記と同様の手法によって４回
のフォトレジストパターンの形成と４回の拡散と２回の
熱処理とを行うことにより、Ｐ型チャンネルの高耐圧ト
ランジスタのドレインオフセット領域とＮ型チャンネル
の高耐圧トランジスタ及び低耐圧トランジスタのＰ型ウ
ェル領域と、Ｎ型チャンネルの高耐圧トランジスタのド
レインオフセット領域とＰ型チャンネルの高耐圧トラン
ジスタ及び低耐圧トランジスタのＮ型ウェル領域とを形
成している。
圧トランジスタと、Ｎ型およびＰ型の低耐圧トランジス
タとを形成する場合は、上記と同様の手法によって４回
のフォトレジストパターンの形成と４回の拡散と２回の
熱処理とを行うことにより、Ｐ型チャンネルの高耐圧ト
ランジスタのドレインオフセット領域とＮ型チャンネル
の高耐圧トランジスタ及び低耐圧トランジスタのＰ型ウ
ェル領域と、Ｎ型チャンネルの高耐圧トランジスタのド
レインオフセット領域とＰ型チャンネルの高耐圧トラン
ジスタ及び低耐圧トランジスタのＮ型ウェル領域とを形
成している。
【０００８】
【発明が解決しようとする課題】しかしながら、上記し
たように、従来の半導体装置の製造方法では、各拡散層
を個別に形成しているため、フォトレジストパターン形
成およびイオン注入の回数が多くなり、低コストを実現
することは困難であった。
たように、従来の半導体装置の製造方法では、各拡散層
を個別に形成しているため、フォトレジストパターン形
成およびイオン注入の回数が多くなり、低コストを実現
することは困難であった。
【０００９】本発明は、上記した従来の問題を解決する
もので、複数の拡散層を合理的に形成できる半導体装置
の製造方法を提供することを目的とする。
もので、複数の拡散層を合理的に形成できる半導体装置
の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】この目的を達成するため
に、本発明の半導体装置の製造方法は、半導体基板上
に、低耐圧トランジスタと高耐圧トランジスタとを形成
する半導体装置の製造方法において、前記半導体基板に
おける低耐圧トランジスタのウェル領域と高耐圧トラン
ジスタのドレイン領域とにフォトレジストパターンを介
して同時に不純物を注入し、その後に熱処理を行って、
低耐圧トランジスタのウェルと、高耐圧トランジスタの
オフセット領域とを形成するようにしたものである。
に、本発明の半導体装置の製造方法は、半導体基板上
に、低耐圧トランジスタと高耐圧トランジスタとを形成
する半導体装置の製造方法において、前記半導体基板に
おける低耐圧トランジスタのウェル領域と高耐圧トラン
ジスタのドレイン領域とにフォトレジストパターンを介
して同時に不純物を注入し、その後に熱処理を行って、
低耐圧トランジスタのウェルと、高耐圧トランジスタの
オフセット領域とを形成するようにしたものである。
【００１１】具体的には、半導体基板におけるＮ型低耐
圧トランジスタのウェル領域とＰ型高耐圧トランジスタ
のドレイン領域とにフォトレジストパターンを介して同
時にボロンを注入し、その後に熱処理を行って、Ｎ型低
耐圧トランジスタのウェルと、Ｐ型高耐圧トランジスタ
のオフセット領域とを形成するようにしたものである。
圧トランジスタのウェル領域とＰ型高耐圧トランジスタ
のドレイン領域とにフォトレジストパターンを介して同
時にボロンを注入し、その後に熱処理を行って、Ｎ型低
耐圧トランジスタのウェルと、Ｐ型高耐圧トランジスタ
のオフセット領域とを形成するようにしたものである。
【００１２】また、半導体基板におけるＰ型低耐圧トラ
ンジスタのウェル領域とＮ型高耐圧トランジスタのドレ
イン領域とにフォトレジストパターンを介して同時に燐
を注入し、その後に熱処理を行って、Ｐ型低耐圧トラン
ジスタのウェルと、Ｎ型高耐圧トランジスタのオフセッ
ト領域とを形成するようにしたものである。
ンジスタのウェル領域とＮ型高耐圧トランジスタのドレ
イン領域とにフォトレジストパターンを介して同時に燐
を注入し、その後に熱処理を行って、Ｐ型低耐圧トラン
ジスタのウェルと、Ｎ型高耐圧トランジスタのオフセッ
ト領域とを形成するようにしたものである。
【００１３】また、半導体基板上に、Ｎ型およびＰ型の
低耐圧トランジスタとＮ型およびＰ型の高耐圧トランジ
スタとを形成する半導体装置の製造方法であって、前記
半導体基板におけるＮ型高耐圧トランジスタのドレイン
領域と、Ｐ型高耐圧トランジスタおよび低耐圧トランジ
スタのＮ型ウェル領域とにフォトレジストパターンを介
してボロンまたは燐を注入する工程と、前記半導体基板
におけるＰ型高耐圧トランジスタのドレイン領域と、Ｎ
型高耐圧トランジスタおよび低耐圧トランジスタのＰ型
ウェル領域とにフォトレジストを介してボロンまたは燐
を注入する工程とを、この順序であるいはこれとは逆の
順序で行い、その後に熱処理して拡散することにより、
Ｐ型高耐圧トランジスタおよび低耐圧トランジスタのＮ
型ウェルと、Ｎ型高耐圧トランジスタのオフセット領域
と、Ｎ型高耐圧トランジスタおよび低耐圧トランジスタ
のＰ型ウェルと、Ｐ型高耐圧トランジスタのオフセット
領域とを形成するようにしたものである。
低耐圧トランジスタとＮ型およびＰ型の高耐圧トランジ
スタとを形成する半導体装置の製造方法であって、前記
半導体基板におけるＮ型高耐圧トランジスタのドレイン
領域と、Ｐ型高耐圧トランジスタおよび低耐圧トランジ
スタのＮ型ウェル領域とにフォトレジストパターンを介
してボロンまたは燐を注入する工程と、前記半導体基板
におけるＰ型高耐圧トランジスタのドレイン領域と、Ｎ
型高耐圧トランジスタおよび低耐圧トランジスタのＰ型
ウェル領域とにフォトレジストを介してボロンまたは燐
を注入する工程とを、この順序であるいはこれとは逆の
順序で行い、その後に熱処理して拡散することにより、
Ｐ型高耐圧トランジスタおよび低耐圧トランジスタのＮ
型ウェルと、Ｎ型高耐圧トランジスタのオフセット領域
と、Ｎ型高耐圧トランジスタおよび低耐圧トランジスタ
のＰ型ウェルと、Ｐ型高耐圧トランジスタのオフセット
領域とを形成するようにしたものである。
【００１４】上記したような半導体装置の製造方法によ
れば、低耐圧トランジスタのウェルを形成する際に、高
耐圧トランジスタのドレイン領域にも、同時に同一のフ
ォトレジストパターンを介してボロンまたは燐を注入す
ればよいので、従来の方法に比べて、高耐圧トランジス
タのオフセット領域を形成するためのフォトレジストパ
ターンの形成工程およびイオン注入工程を削除すること
ができ、プロセスのコスト低減が可能となる。
れば、低耐圧トランジスタのウェルを形成する際に、高
耐圧トランジスタのドレイン領域にも、同時に同一のフ
ォトレジストパターンを介してボロンまたは燐を注入す
ればよいので、従来の方法に比べて、高耐圧トランジス
タのオフセット領域を形成するためのフォトレジストパ
ターンの形成工程およびイオン注入工程を削除すること
ができ、プロセスのコスト低減が可能となる。
【００１５】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照しながら説明する。図１〜図１１は、本発明の一実
施形態における半導体装置の製造方法を示し、各図はそ
れぞれ各工程における半導体装置の断面構造を示す。
参照しながら説明する。図１〜図１１は、本発明の一実
施形態における半導体装置の製造方法を示し、各図はそ
れぞれ各工程における半導体装置の断面構造を示す。
【００１６】まず、図１に示すように、Ｎ型シリコンか
らなる半導体基板１上に、Ｐ型チャンネルの高耐圧トラ
ンジスタのドレイン領域と、Ｎ型チャンネルの高耐圧ト
ランジスタおよび低耐圧トランジスタのＰ型ウェル領域
とを開けたフォトレジストパターン２を形成し、図２に
示すように、このフォトレジストパターン２の上からボ
ロンＡを拡散する。
らなる半導体基板１上に、Ｐ型チャンネルの高耐圧トラ
ンジスタのドレイン領域と、Ｎ型チャンネルの高耐圧ト
ランジスタおよび低耐圧トランジスタのＰ型ウェル領域
とを開けたフォトレジストパターン２を形成し、図２に
示すように、このフォトレジストパターン２の上からボ
ロンＡを拡散する。
【００１７】続いて、図３に示すように、この半導体基
板１上に、Ｎ型チャンネルの高耐圧トランジスタのドレ
イン領域と、Ｐ型チャンネルの低耐圧トランジスタおよ
び高耐圧トランジスタのＮ型ウェル領域とを開けたフォ
トレジストパターン３を形成し、図４に示すように、こ
のフォトレジストパターン３の上から燐Ｂを拡散する。
板１上に、Ｎ型チャンネルの高耐圧トランジスタのドレ
イン領域と、Ｐ型チャンネルの低耐圧トランジスタおよ
び高耐圧トランジスタのＮ型ウェル領域とを開けたフォ
トレジストパターン３を形成し、図４に示すように、こ
のフォトレジストパターン３の上から燐Ｂを拡散する。
【００１８】その後、図５に示すように、９００℃〜１
２００℃の温度で熱処理して先に拡散したボロンおよび
燐を更に拡散することで、Ｐ型チャンネルの高耐圧トラ
ンジスタのドレインオフセット領域４とＮチャンネルの
高耐圧トランジスタ及び低耐圧トランジスタのＰ型ウェ
ル領域５の形成と、Ｎ型チャンネルの高耐圧トランジス
タのドレインオフセット領域６とＰチャンネルの高耐圧
トランジスタ及び低耐圧トランジスタのＮ型ウェル領域
７の形成とを同時に行う。
２００℃の温度で熱処理して先に拡散したボロンおよび
燐を更に拡散することで、Ｐ型チャンネルの高耐圧トラ
ンジスタのドレインオフセット領域４とＮチャンネルの
高耐圧トランジスタ及び低耐圧トランジスタのＰ型ウェ
ル領域５の形成と、Ｎ型チャンネルの高耐圧トランジス
タのドレインオフセット領域６とＰチャンネルの高耐圧
トランジスタ及び低耐圧トランジスタのＮ型ウェル領域
７の形成とを同時に行う。
【００１９】続いて図６に示すように、保護酸化膜８を
成長させ、その上にシリコン窒化膜９を成長させた後、
フォトレジストパターン１０を形成し、このフォトレジ
ストパターン１０を介して保護酸化膜８とシリコン窒化
膜９とをエッチングする。そして、図７に示すように、
フォトレジストパターン１０を除去してから、熱酸化に
よってフィールド酸化膜１１を成長させる。
成長させ、その上にシリコン窒化膜９を成長させた後、
フォトレジストパターン１０を形成し、このフォトレジ
ストパターン１０を介して保護酸化膜８とシリコン窒化
膜９とをエッチングする。そして、図７に示すように、
フォトレジストパターン１０を除去してから、熱酸化に
よってフィールド酸化膜１１を成長させる。
【００２０】次に図８に示すように、シリコン窒化膜９
を除去し、ゲート酸化膜１２を成長させた後、ポリシリ
コン１３を成長させ、このポリシリコン１３をフォトレ
ジストパターン１４を介してエッチングする。
を除去し、ゲート酸化膜１２を成長させた後、ポリシリ
コン１３を成長させ、このポリシリコン１３をフォトレ
ジストパターン１４を介してエッチングする。
【００２１】続いて図９に示すように、フォトレジスト
パターン１４を介してボロンおよび燐を拡散し、フォト
レジストパターンを除去する。次に図１０に示すよう
に、層間絶縁膜１５を成長させた後にフォトレジストパ
ターン１６を形成し、このフォトレジストパターン１６
を介して層間絶縁膜１５をエッチングすることによりコ
ンタクトホール１７を形成する。
パターン１４を介してボロンおよび燐を拡散し、フォト
レジストパターンを除去する。次に図１０に示すよう
に、層間絶縁膜１５を成長させた後にフォトレジストパ
ターン１６を形成し、このフォトレジストパターン１６
を介して層間絶縁膜１５をエッチングすることによりコ
ンタクトホール１７を形成する。
【００２２】次に図１１に示すように、フォトレジスト
パターン１６を除去した後に、アルミニウム等の金属配
線膜を蒸着し、この金属配線膜を、コンタクトホール１
７を被覆するようなフォトレジストパターンを介してエ
ッチングすることにより金属配線１８を形成し、フォト
レジストパターンを除去する。
パターン１６を除去した後に、アルミニウム等の金属配
線膜を蒸着し、この金属配線膜を、コンタクトホール１
７を被覆するようなフォトレジストパターンを介してエ
ッチングすることにより金属配線１８を形成し、フォト
レジストパターンを除去する。
【００２３】最後に、シリコン窒化膜等の保護膜１９を
成長させて、半導体装置を完成する。以上の方法によれ
ば、図１〜図５に示した工程において、２回のフォトレ
ジストパターンの形成と２回の拡散と１回の熱処理によ
り、Ｐ型チャンネルの高耐圧トランジスタのドレインオ
フセット領域４とＮ型チャンネルの高耐圧トランジスタ
及び低耐圧トランジスタのＰ型ウェル領域５の形成と、
Ｎ型チャンネルの高耐圧トランジスタのドレインオフセ
ット領域６とＰ型チャンネルの高耐圧トランジスタ及び
低耐圧トランジスタのＮ型ウェル領域７の形成とを行う
ようにしたので、従来よりフォトレジストパターンの形
成工程およびイオン注入工程を削除でき、プロセスのコ
スト低減が可能である。
成長させて、半導体装置を完成する。以上の方法によれ
ば、図１〜図５に示した工程において、２回のフォトレ
ジストパターンの形成と２回の拡散と１回の熱処理によ
り、Ｐ型チャンネルの高耐圧トランジスタのドレインオ
フセット領域４とＮ型チャンネルの高耐圧トランジスタ
及び低耐圧トランジスタのＰ型ウェル領域５の形成と、
Ｎ型チャンネルの高耐圧トランジスタのドレインオフセ
ット領域６とＰ型チャンネルの高耐圧トランジスタ及び
低耐圧トランジスタのＮ型ウェル領域７の形成とを行う
ようにしたので、従来よりフォトレジストパターンの形
成工程およびイオン注入工程を削除でき、プロセスのコ
スト低減が可能である。
【００２４】
【発明の効果】本発明によれば、Ｎ型またはＰ型の半導
体基板上に、低耐圧を要するトランジスタのボロンおよ
び／または燐からなるウェルを形成する際に、高耐圧を
要するトランジスタのドレイン領域にも同時に同一のフ
ォトレジストパターンを用いて拡散し、その後に熱処理
を行って、低耐圧を要するトランジスタのウェルと高耐
圧を要するトランジスタのオフセット領域とを同時に形
成するようにした。これにより、高耐圧を要するトラン
ジスタと低耐圧を要するトランジスタのそれぞれにＮチ
ャンネルとＰチャンネルとが存在する半導体装置を製造
する場合の、フォトレジストパターンの形成と拡散およ
び熱処理の回数を従来より半減することができ、安価な
半導体装置を実現できる。
体基板上に、低耐圧を要するトランジスタのボロンおよ
び／または燐からなるウェルを形成する際に、高耐圧を
要するトランジスタのドレイン領域にも同時に同一のフ
ォトレジストパターンを用いて拡散し、その後に熱処理
を行って、低耐圧を要するトランジスタのウェルと高耐
圧を要するトランジスタのオフセット領域とを同時に形
成するようにした。これにより、高耐圧を要するトラン
ジスタと低耐圧を要するトランジスタのそれぞれにＮチ
ャンネルとＰチャンネルとが存在する半導体装置を製造
する場合の、フォトレジストパターンの形成と拡散およ
び熱処理の回数を従来より半減することができ、安価な
半導体装置を実現できる。
【図１】本発明の一実施形態の半導体装置の製造方法で
あって、半導体基板上にＮ型およびＰ型の低耐圧トラン
ジスタとＮ型およびＰ型の高耐圧トランジスタとを形成
する第１工程を示した断面図である。
あって、半導体基板上にＮ型およびＰ型の低耐圧トラン
ジスタとＮ型およびＰ型の高耐圧トランジスタとを形成
する第１工程を示した断面図である。
【図２】同半導体装置の製造方法における第２工程を示
した断面図である。
した断面図である。
【図３】同半導体装置の製造方法における第３工程を示
した断面図である。
した断面図である。
【図４】同半導体装置の製造方法における第４工程を示
した断面図である。
した断面図である。
【図５】同半導体装置の製造方法における第５工程を示
した断面図である。
した断面図である。
【図６】同半導体装置の製造方法における第６工程を示
した断面図である。
した断面図である。
【図７】同半導体装置の製造方法における第７工程を示
した断面図である。
した断面図である。
【図８】同半導体装置の製造方法における第８工程を示
した断面図である。
した断面図である。
【図９】同半導体装置の製造方法における第９工程を示
した断面図である。
した断面図である。
【図１０】同半導体装置の製造方法における第１０工程
を示した断面図である。
を示した断面図である。
【図１１】同半導体装置の製造方法における第１１工程
を示した断面図である。
を示した断面図である。
【図１２】半導体基板上に低耐圧Ｎ型トランジスタと高
耐圧Ｐ型トランジスタとを形成した従来の半導体装置を
示した断面図である。
耐圧Ｐ型トランジスタとを形成した従来の半導体装置を
示した断面図である。
【図１３】同半導体装置を製造する第１工程を示した断
面図である。
面図である。
【図１４】同半導体装置を製造する第２工程を示した断
面図である。
面図である。
【図１５】同半導体装置を製造する第３工程を示した断
面図である。
面図である。
【図１６】同半導体装置を製造する第４工程を示した断
面図である。
面図である。
【図１７】同半導体装置を製造する第５工程を示した断
面図である。
面図である。
【図１８】同半導体装置を製造する第６工程を示した断
面図である。
面図である。
【図１９】同半導体装置を製造する第７工程を示した断
面図である。
面図である。
１ 半導体基板 ２ フォトレジストパターン ３ フォトレジストパターン ４ Ｐ型高耐圧トランジスタのドレインオフセット領
域 ５ Ｎ型高耐圧トランジスタおよび低耐圧トランジス
タのＰ型ウェル領域 ６ Ｎ型高耐圧トランジスタのドレインオフセット領
域 ７ Ｐ型高耐圧トランジスタおよび低耐圧トランジス
タのＮ型ウェル領域 Ａ ボロン Ｂ 燐
域 ５ Ｎ型高耐圧トランジスタおよび低耐圧トランジス
タのＰ型ウェル領域 ６ Ｎ型高耐圧トランジスタのドレインオフセット領
域 ７ Ｐ型高耐圧トランジスタおよび低耐圧トランジス
タのＮ型ウェル領域 Ａ ボロン Ｂ 燐
Claims (4)
- 【請求項１】 半導体基板上に、低耐圧トランジスタと
高耐圧トランジスタとを形成する半導体装置の製造方法
であって、前記半導体基板における低耐圧トランジスタ
のウェル領域と高耐圧トランジスタのドレイン領域とに
フォトレジストパターンを介して同時に不純物を注入
し、その後に熱処理を行って、低耐圧トランジスタのウ
ェルと、高耐圧トランジスタのオフセット領域とを形成
することを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板におけるＮ型低耐圧トランジ
スタのウェル領域とＰ型高耐圧トランジスタのドレイン
領域とにフォトレジストパターンを介して同時にボロン
を注入し、その後に熱処理を行って、Ｎ型低耐圧トラン
ジスタのウェルと、Ｐ型高耐圧トランジスタのオフセッ
ト領域とを形成することを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項３】 半導体基板におけるＰ型低耐圧トランジ
スタのウェル領域とＮ型高耐圧トランジスタのドレイン
領域とにフォトレジストパターンを介して同時に燐を注
入し、その後に熱処理を行って、Ｐ型低耐圧トランジス
タのウェルと、Ｎ型高耐圧トランジスタのオフセット領
域とを形成することを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項４】 半導体基板上に、Ｎ型およびＰ型の低耐
圧トランジスタとＮ型およびＰ型の高耐圧トランジスタ
とを形成する半導体装置の製造方法であって、前記半導
体基板におけるＮ型高耐圧トランジスタのドレイン領域
と、Ｐ型高耐圧トランジスタおよび低耐圧トランジスタ
のＮ型ウェル領域とにフォトレジストパターンを介して
ボロンまたは燐を注入する工程と、前記半導体基板にお
けるＰ型高耐圧トランジスタのドレイン領域と、Ｎ型高
耐圧トランジスタおよび低耐圧トランジスタのＰ型ウェ
ル領域とにフォトレジストを介してボロンまたは燐を注
入する工程とを、この順序であるいはこれとは逆の順序
で行い、その後に熱処理して拡散することにより、Ｐ型
高耐圧トランジスタおよび低耐圧トランジスタのＮ型ウ
ェルと、Ｎ型高耐圧トランジスタのオフセット領域と、
Ｎ型高耐圧トランジスタおよび低耐圧トランジスタのＰ
型ウェルと、Ｐ型高耐圧トランジスタのオフセット領域
とを形成することを特徴とする請求項１記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8324480A JPH10163334A (ja) | 1996-12-05 | 1996-12-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8324480A JPH10163334A (ja) | 1996-12-05 | 1996-12-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163334A true JPH10163334A (ja) | 1998-06-19 |
Family
ID=18166282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8324480A Pending JPH10163334A (ja) | 1996-12-05 | 1996-12-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163334A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404026B2 (en) * | 1999-12-27 | 2002-06-11 | Seiko Epson Corporation | Semiconductor devices |
-
1996
- 1996-12-05 JP JP8324480A patent/JPH10163334A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404026B2 (en) * | 1999-12-27 | 2002-06-11 | Seiko Epson Corporation | Semiconductor devices |
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