JPH10163334A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH10163334A
JPH10163334A JP8324480A JP32448096A JPH10163334A JP H10163334 A JPH10163334 A JP H10163334A JP 8324480 A JP8324480 A JP 8324480A JP 32448096 A JP32448096 A JP 32448096A JP H10163334 A JPH10163334 A JP H10163334A
Authority
JP
Japan
Prior art keywords
type
voltage transistor
transistor
low
semiconductor device
Prior art date
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Pending
Application number
JP8324480A
Other languages
English (en)
Inventor
Tatsuji Mino
辰治 美濃
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Publication date
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 半導体基板上に複数のトランジスタを形成す
る際に、合理的に拡散層を形成できる半導体装置の製造
方法を提供する。 【解決手段】 半導体基板1上に低耐圧トランジスタの
ボロン及び/または燐からなるウェルを形成する際に、
高耐圧トランジスタのドレイン領域にも、同時に同一の
フォトレジストパターンを用いて拡散し、その後に熱処
理を行って、低耐圧トランジスタのウェル5と高耐圧ト
ランジスタのオフセット領域4とを同時に形成する。フ
ォトレジストパターンの形成と拡散および熱処理の回数
を従来に比べて半減させることができ、安価な半導体装
置を実現できる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、高耐圧を要するト
ランジスタと低耐圧を要するトランジスタ等とを同一基
板上で形成する半導体装置の製造方法に関するものであ
る。
【0002】
【従来の技術】従来の半導体装置の一例として、同一基
板上に低耐圧を要する(単に低耐圧とも称す)N型トラ
ンジスタと高耐圧を要する(単に高耐圧とも称す)P型
トランジスタとを形成したものがある。この種の半導体
装置は、たとえば図12に示したようなものであり、N
型の半導体基板31に、P型のウェル32、N型のウェ
ル33、高耐圧P型トランジスタのソース34、ゲート
35、ドレイン36、高耐圧を確保するオフセット領域
としての低濃度拡散層37、低耐圧N型トランジスタの
ソース38、ゲート39、ドレイン40を形成している
(表面保護膜と配線部は省略する)。このような半導体
装置を製造するに際しては、近年トランジスタの高耐圧
化が進む傾向にあるため、ウェル領域とオフセット領域
とを独立して拡散形成している。
【0003】すなわち、まず、図13に示すように、半
導体基板31上にフォトレジストパターン41を介して
燐の拡散を行い、このフォトレジストパターン41を除
去した後、図14に示すように、新たなフォトレジスト
パターン42を介してボロンの拡散を行い、このフォト
レジストパターン42を除去する。その後、熱処理を行
って、図15に示すように、N型のウェル33とP型の
ウェル32を形成する。
【0004】次に、図16に示すように、保護酸化膜4
3を形成し、その上にシリコン窒化膜44を成長させ、
この保護酸化膜43とシリコン窒化膜44をフォトレジ
ストパターン45を介してエッチングする。
【0005】次に、図17に示すように、フォトレジス
トパターン46を介してボロンの拡散を行い、このフォ
トレジストパターン46を除去した後、図18に示すよ
うに、新たなフォトレジストパターン47を介して燐の
拡散を行い、このフォトレジストパターン47を除去す
る。
【0006】最後に、図19に示すように、フィールド
酸化膜48を熱成長させて、高耐圧トランジスタのオフ
セット領域49を形成する。50はテャンネルストッパ
ー、51は低圧部のテャンネルストッパーである。
【0007】図示を省略するが、N型およびP型の高耐
圧トランジスタと、N型およびP型の低耐圧トランジス
タとを形成する場合は、上記と同様の手法によって4回
のフォトレジストパターンの形成と4回の拡散と2回の
熱処理とを行うことにより、P型チャンネルの高耐圧ト
ランジスタのドレインオフセット領域とN型チャンネル
の高耐圧トランジスタ及び低耐圧トランジスタのP型ウ
ェル領域と、N型チャンネルの高耐圧トランジスタのド
レインオフセット領域とP型チャンネルの高耐圧トラン
ジスタ及び低耐圧トランジスタのN型ウェル領域とを形
成している。
【0008】
【発明が解決しようとする課題】しかしながら、上記し
たように、従来の半導体装置の製造方法では、各拡散層
を個別に形成しているため、フォトレジストパターン形
成およびイオン注入の回数が多くなり、低コストを実現
することは困難であった。
【0009】本発明は、上記した従来の問題を解決する
もので、複数の拡散層を合理的に形成できる半導体装置
の製造方法を提供することを目的とする。
【0010】
【課題を解決するための手段】この目的を達成するため
に、本発明の半導体装置の製造方法は、半導体基板上
に、低耐圧トランジスタと高耐圧トランジスタとを形成
する半導体装置の製造方法において、前記半導体基板に
おける低耐圧トランジスタのウェル領域と高耐圧トラン
ジスタのドレイン領域とにフォトレジストパターンを介
して同時に不純物を注入し、その後に熱処理を行って、
低耐圧トランジスタのウェルと、高耐圧トランジスタの
オフセット領域とを形成するようにしたものである。
【0011】具体的には、半導体基板におけるN型低耐
圧トランジスタのウェル領域とP型高耐圧トランジスタ
のドレイン領域とにフォトレジストパターンを介して同
時にボロンを注入し、その後に熱処理を行って、N型低
耐圧トランジスタのウェルと、P型高耐圧トランジスタ
のオフセット領域とを形成するようにしたものである。
【0012】また、半導体基板におけるP型低耐圧トラ
ンジスタのウェル領域とN型高耐圧トランジスタのドレ
イン領域とにフォトレジストパターンを介して同時に燐
を注入し、その後に熱処理を行って、P型低耐圧トラン
ジスタのウェルと、N型高耐圧トランジスタのオフセッ
ト領域とを形成するようにしたものである。
【0013】また、半導体基板上に、N型およびP型の
低耐圧トランジスタとN型およびP型の高耐圧トランジ
スタとを形成する半導体装置の製造方法であって、前記
半導体基板におけるN型高耐圧トランジスタのドレイン
領域と、P型高耐圧トランジスタおよび低耐圧トランジ
スタのN型ウェル領域とにフォトレジストパターンを介
してボロンまたは燐を注入する工程と、前記半導体基板
におけるP型高耐圧トランジスタのドレイン領域と、N
型高耐圧トランジスタおよび低耐圧トランジスタのP型
ウェル領域とにフォトレジストを介してボロンまたは燐
を注入する工程とを、この順序であるいはこれとは逆の
順序で行い、その後に熱処理して拡散することにより、
P型高耐圧トランジスタおよび低耐圧トランジスタのN
型ウェルと、N型高耐圧トランジスタのオフセット領域
と、N型高耐圧トランジスタおよび低耐圧トランジスタ
のP型ウェルと、P型高耐圧トランジスタのオフセット
領域とを形成するようにしたものである。
【0014】上記したような半導体装置の製造方法によ
れば、低耐圧トランジスタのウェルを形成する際に、高
耐圧トランジスタのドレイン領域にも、同時に同一のフ
ォトレジストパターンを介してボロンまたは燐を注入す
ればよいので、従来の方法に比べて、高耐圧トランジス
タのオフセット領域を形成するためのフォトレジストパ
ターンの形成工程およびイオン注入工程を削除すること
ができ、プロセスのコスト低減が可能となる。
【0015】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照しながら説明する。図1〜図11は、本発明の一実
施形態における半導体装置の製造方法を示し、各図はそ
れぞれ各工程における半導体装置の断面構造を示す。
【0016】まず、図1に示すように、N型シリコンか
らなる半導体基板1上に、P型チャンネルの高耐圧トラ
ンジスタのドレイン領域と、N型チャンネルの高耐圧ト
ランジスタおよび低耐圧トランジスタのP型ウェル領域
とを開けたフォトレジストパターン2を形成し、図2に
示すように、このフォトレジストパターン2の上からボ
ロンAを拡散する。
【0017】続いて、図3に示すように、この半導体基
板1上に、N型チャンネルの高耐圧トランジスタのドレ
イン領域と、P型チャンネルの低耐圧トランジスタおよ
び高耐圧トランジスタのN型ウェル領域とを開けたフォ
トレジストパターン3を形成し、図4に示すように、こ
のフォトレジストパターン3の上から燐Bを拡散する。
【0018】その後、図5に示すように、900℃〜1
200℃の温度で熱処理して先に拡散したボロンおよび
燐を更に拡散することで、P型チャンネルの高耐圧トラ
ンジスタのドレインオフセット領域4とNチャンネルの
高耐圧トランジスタ及び低耐圧トランジスタのP型ウェ
ル領域5の形成と、N型チャンネルの高耐圧トランジス
タのドレインオフセット領域6とPチャンネルの高耐圧
トランジスタ及び低耐圧トランジスタのN型ウェル領域
7の形成とを同時に行う。
【0019】続いて図6に示すように、保護酸化膜8を
成長させ、その上にシリコン窒化膜9を成長させた後、
フォトレジストパターン10を形成し、このフォトレジ
ストパターン10を介して保護酸化膜8とシリコン窒化
膜9とをエッチングする。そして、図7に示すように、
フォトレジストパターン10を除去してから、熱酸化に
よってフィールド酸化膜11を成長させる。
【0020】次に図8に示すように、シリコン窒化膜9
を除去し、ゲート酸化膜12を成長させた後、ポリシリ
コン13を成長させ、このポリシリコン13をフォトレ
ジストパターン14を介してエッチングする。
【0021】続いて図9に示すように、フォトレジスト
パターン14を介してボロンおよび燐を拡散し、フォト
レジストパターンを除去する。次に図10に示すよう
に、層間絶縁膜15を成長させた後にフォトレジストパ
ターン16を形成し、このフォトレジストパターン16
を介して層間絶縁膜15をエッチングすることによりコ
ンタクトホール17を形成する。
【0022】次に図11に示すように、フォトレジスト
パターン16を除去した後に、アルミニウム等の金属配
線膜を蒸着し、この金属配線膜を、コンタクトホール1
7を被覆するようなフォトレジストパターンを介してエ
ッチングすることにより金属配線18を形成し、フォト
レジストパターンを除去する。
【0023】最後に、シリコン窒化膜等の保護膜19を
成長させて、半導体装置を完成する。以上の方法によれ
ば、図1〜図5に示した工程において、2回のフォトレ
ジストパターンの形成と2回の拡散と1回の熱処理によ
り、P型チャンネルの高耐圧トランジスタのドレインオ
フセット領域4とN型チャンネルの高耐圧トランジスタ
及び低耐圧トランジスタのP型ウェル領域5の形成と、
N型チャンネルの高耐圧トランジスタのドレインオフセ
ット領域6とP型チャンネルの高耐圧トランジスタ及び
低耐圧トランジスタのN型ウェル領域7の形成とを行う
ようにしたので、従来よりフォトレジストパターンの形
成工程およびイオン注入工程を削除でき、プロセスのコ
スト低減が可能である。
【0024】
【発明の効果】本発明によれば、N型またはP型の半導
体基板上に、低耐圧を要するトランジスタのボロンおよ
び/または燐からなるウェルを形成する際に、高耐圧を
要するトランジスタのドレイン領域にも同時に同一のフ
ォトレジストパターンを用いて拡散し、その後に熱処理
を行って、低耐圧を要するトランジスタのウェルと高耐
圧を要するトランジスタのオフセット領域とを同時に形
成するようにした。これにより、高耐圧を要するトラン
ジスタと低耐圧を要するトランジスタのそれぞれにNチ
ャンネルとPチャンネルとが存在する半導体装置を製造
する場合の、フォトレジストパターンの形成と拡散およ
び熱処理の回数を従来より半減することができ、安価な
半導体装置を実現できる。
【図面の簡単な説明】
【図1】本発明の一実施形態の半導体装置の製造方法で
あって、半導体基板上にN型およびP型の低耐圧トラン
ジスタとN型およびP型の高耐圧トランジスタとを形成
する第1工程を示した断面図である。
【図2】同半導体装置の製造方法における第2工程を示
した断面図である。
【図3】同半導体装置の製造方法における第3工程を示
した断面図である。
【図4】同半導体装置の製造方法における第4工程を示
した断面図である。
【図5】同半導体装置の製造方法における第5工程を示
した断面図である。
【図6】同半導体装置の製造方法における第6工程を示
した断面図である。
【図7】同半導体装置の製造方法における第7工程を示
した断面図である。
【図8】同半導体装置の製造方法における第8工程を示
した断面図である。
【図9】同半導体装置の製造方法における第9工程を示
した断面図である。
【図10】同半導体装置の製造方法における第10工程
を示した断面図である。
【図11】同半導体装置の製造方法における第11工程
を示した断面図である。
【図12】半導体基板上に低耐圧N型トランジスタと高
耐圧P型トランジスタとを形成した従来の半導体装置を
示した断面図である。
【図13】同半導体装置を製造する第1工程を示した断
面図である。
【図14】同半導体装置を製造する第2工程を示した断
面図である。
【図15】同半導体装置を製造する第3工程を示した断
面図である。
【図16】同半導体装置を製造する第4工程を示した断
面図である。
【図17】同半導体装置を製造する第5工程を示した断
面図である。
【図18】同半導体装置を製造する第6工程を示した断
面図である。
【図19】同半導体装置を製造する第7工程を示した断
面図である。
【符号の説明】
1 半導体基板 2 フォトレジストパターン 3 フォトレジストパターン 4 P型高耐圧トランジスタのドレインオフセット領
域 5 N型高耐圧トランジスタおよび低耐圧トランジス
タのP型ウェル領域 6 N型高耐圧トランジスタのドレインオフセット領
域 7 P型高耐圧トランジスタおよび低耐圧トランジス
タのN型ウェル領域 A ボロン B 燐

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上に、低耐圧トランジスタと
    高耐圧トランジスタとを形成する半導体装置の製造方法
    であって、前記半導体基板における低耐圧トランジスタ
    のウェル領域と高耐圧トランジスタのドレイン領域とに
    フォトレジストパターンを介して同時に不純物を注入
    し、その後に熱処理を行って、低耐圧トランジスタのウ
    ェルと、高耐圧トランジスタのオフセット領域とを形成
    することを特徴とする半導体装置の製造方法。
  2. 【請求項2】 半導体基板におけるN型低耐圧トランジ
    スタのウェル領域とP型高耐圧トランジスタのドレイン
    領域とにフォトレジストパターンを介して同時にボロン
    を注入し、その後に熱処理を行って、N型低耐圧トラン
    ジスタのウェルと、P型高耐圧トランジスタのオフセッ
    ト領域とを形成することを特徴とする請求項1記載の半
    導体装置の製造方法。
  3. 【請求項3】 半導体基板におけるP型低耐圧トランジ
    スタのウェル領域とN型高耐圧トランジスタのドレイン
    領域とにフォトレジストパターンを介して同時に燐を注
    入し、その後に熱処理を行って、P型低耐圧トランジス
    タのウェルと、N型高耐圧トランジスタのオフセット領
    域とを形成することを特徴とする請求項1記載の半導体
    装置の製造方法。
  4. 【請求項4】 半導体基板上に、N型およびP型の低耐
    圧トランジスタとN型およびP型の高耐圧トランジスタ
    とを形成する半導体装置の製造方法であって、前記半導
    体基板におけるN型高耐圧トランジスタのドレイン領域
    と、P型高耐圧トランジスタおよび低耐圧トランジスタ
    のN型ウェル領域とにフォトレジストパターンを介して
    ボロンまたは燐を注入する工程と、前記半導体基板にお
    けるP型高耐圧トランジスタのドレイン領域と、N型高
    耐圧トランジスタおよび低耐圧トランジスタのP型ウェ
    ル領域とにフォトレジストを介してボロンまたは燐を注
    入する工程とを、この順序であるいはこれとは逆の順序
    で行い、その後に熱処理して拡散することにより、P型
    高耐圧トランジスタおよび低耐圧トランジスタのN型ウ
    ェルと、N型高耐圧トランジスタのオフセット領域と、
    N型高耐圧トランジスタおよび低耐圧トランジスタのP
    型ウェルと、P型高耐圧トランジスタのオフセット領域
    とを形成することを特徴とする請求項1記載の半導体装
    置の製造方法。
JP8324480A 1996-12-05 1996-12-05 半導体装置の製造方法 Pending JPH10163334A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6404026B2 (en) * 1999-12-27 2002-06-11 Seiko Epson Corporation Semiconductor devices

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6404026B2 (en) * 1999-12-27 2002-06-11 Seiko Epson Corporation Semiconductor devices

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