TWI545753B

TWI545753B - 半導體裝置及其製造方法

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Publication number: TWI545753B
Application number: TW102127410A
Authority: TW
Inventors: 上條拓真
Original assignee: 豐田自動車股份有限公司
Priority date: 2012-08-02
Filing date: 2013-07-31
Publication date: 2016-08-11
Also published as: CN103579303A; JP5648658B2; JP2014033053A; US9082778B2; TW201421678A; US20140035124A1; CN103579303B

Description

半導體裝置及其製造方法

本發明關於半導體裝置及其製造方法。

半導體裝置設有鈍化膜用於保護半導體元件。以其中金屬層(亦即，電極或配線或類似物)形成在絕緣膜上，典型的是，鈍化膜係形成在金屬層上，且然後有機塗層膜(諸如聚亞醯胺)被形成，其後該裝置係以樹脂或類似物封裝。於此例中，由於外部溫度的變化，裂痕可能形成於鈍化膜中。亦即，來自樹脂、有機塗層膜及金屬層的應力，可能致使應力集中在突出金屬層的角部，以及裂痕可能形成於覆蓋此角部的鈍化膜中。日本專利申請案公告第2011-114008號(JP 2011-114008 A)說明由於溫度變化而減少鈍化膜中裂痕的發生之半導體裝置。

以JP 2011-114008 A中所述的半導體裝置，鋁配線(亦即，金屬層)係形成在阻檔層上(亦即，鈍化膜)，蓋金屬(TiN或類似物)係設在此鋁配線的上部上，以及側壁(SiN或SiO或類似物)係設在鋁配線的側部上。形成鋁配線在阻檔層上方(亦即，鈍化膜)能夠使阻檔層中(亦即，鈍化膜)裂痕的發生減少。

以JP 2011-114008 A中所述的半導體裝置，金屬層(亦即，鋁配線)的區域係由具有比金屬層更小的線膨脹係數之膜(以下亦稱為”塗層”)所包圍。當此種結構被加熱至高溫時(例如，如果聚亞醯胺烘烤過程被應用於製造期間)，金屬層將大大地膨脹，而金屬層周圍的塗層將不會大大地膨脹。因此，金屬層將在塗層內部塑性變形，以及金屬層的晶體密度將因此增加。然後，當結構回到正常溫度時，晶體密度已暫時增加的金屬層將變得小於加熱前的金屬層。因此，先前不存在的孔洞(以下亦稱為”空洞(void)”)將成為形成於金屬層及塗層之間。

本發明因此提供一種半導體裝置，其中空洞被抑制形成於金屬層與塗層(亦即，鈍化膜)之間。

本發明的第一態樣關於一種半導體裝置，包括：半導體基板；金屬層，配置在該半導體基板上方；第一鈍化膜，其接觸該金屬層的一側表面的至少一部分；及第二鈍化膜，其係配置成自該第一鈍化膜延伸至該金屬層，且接觸該第一鈍化膜的上表面，且接觸該金屬層的上表面的至少一部分。

依據此第一態樣的結構，空洞能夠被抑制形成。

於上述的第一態樣中，金屬層的線膨脹係數可以是大於第二鈍化膜的線膨脹係數。而且，第一鈍化膜的線膨脹係數可以是大於第二鈍化膜的線膨脹係數。

依據此結構，金屬層不僅接觸第二鈍化膜，還接觸第一鈍化膜，其具有比第二鈍化膜更大的線膨脹係數。因此，金屬層在加熱時能夠適當地膨脹，因此金屬層的晶體密度之增加能夠被抑制。結果是，空洞能夠被抑制形成。

於上述的第一態樣中，第一鈍化膜可包括聚亞醯胺。

以此結構，金屬層在加熱時能夠適當地膨脹。因此，當該結構回到正常溫度時，空洞能夠被抑制形成。

於上述的第一態樣中，第二鈍化膜可以是半導電的。

依據此結構，當可動離子進入第二鈍化膜的上層時，電流能夠流至第二鈍化膜。因此，感應電荷被抑制產生於半導體基板的表面中。

上述之第一態樣的半導體裝置可亦包括形成在半導體基板的外周部上之周圍電壓阻抗區，以及第二鈍化膜可定位於該周圍電壓阻抗區中。

依據此結構，可動離子能夠適當地被抑制進入半導體基板(特別是，具有RESURF結構的區)。

本發明的第二態樣關於一種半導體裝置製造方法，包括：形成金屬層在半導體基板上方；形成第一鈍化膜，其接觸該金屬層的一側表面的至少一部分；及形成第二鈍化膜，其係形成自該第一鈍化膜延伸至該金屬層，且接觸該第一鈍化膜的上表面，且接觸該金屬層的上表面的至少一部分。

依據本發明的此第二態樣，能夠製造被抑制空洞形成的半導體裝置。

10‧‧‧半導體裝置

12‧‧‧半導體基板

12a‧‧‧外端部、端表面

20‧‧‧主動區

22‧‧‧射極電極

24‧‧‧射極區

26‧‧‧主體區

28‧‧‧閘極電極

30‧‧‧漂移區

30a‧‧‧周圍漂移區

32‧‧‧集極區

34‧‧‧集極電極

50‧‧‧周圍電壓阻抗區

52‧‧‧深p型區

54‧‧‧電極

56‧‧‧RESURF區

57‧‧‧絕緣膜

58‧‧‧絕緣膜

62‧‧‧端部n型區

64‧‧‧電極

69‧‧‧聚亞醯胺塗層膜

70‧‧‧聚亞醯胺膜

76‧‧‧氮化物膜

80‧‧‧聚合物層

82‧‧‧樹脂層

84‧‧‧光罩

86‧‧‧開口

100‧‧‧聚亞醯胺膜

104‧‧‧電極

108‧‧‧絕緣膜

106‧‧‧氮化物膜

110‧‧‧聚亞醯胺膜

112‧‧‧樹脂層

D1‧‧‧膜厚度

C1‧‧‧角部

C2‧‧‧角部

H1‧‧‧高度

H2‧‧‧高度

以下將參考附圖說明本發明的示範性實施例的特徵、優點及技術與工業重要性，其中相同數字表示類似元件，以及其中：圖1係本發明的半導體裝置的縱向剖面圖；圖2係本發明的半導體裝置的周圍電壓阻抗區的縱向剖面圖的部分放大圖；圖3係在低溫的有關半導體裝置的電極附近區域的縱向剖面圖；圖4係裂痕已形成於圖3中之半導體裝置的鈍化膜之狀態的示意圖；圖5係在高溫的有關半導體裝置的電極附近區域的縱向剖面圖；圖6係空洞已形成於圖5中之半導體裝置的鈍化膜之狀態的示意圖；圖7係本發明的半導體裝置製造方法中之聚亞醯胺已被應用至電極及絕緣膜上之狀態的示意圖；圖8係本發明的半導體裝置製造方法中之光罩已被形成在所應用聚亞醯胺膜上之狀態的示意圖；圖9係本發明的半導體裝置製造方法中之聚亞醯胺膜已經由光罩蝕刻之狀態的示意圖；圖10係本發明的半導體裝置製造方法中之光罩已被移除之狀態的示意圖(聚亞醯胺膜被烘焙前的狀態)；圖11係本發明的半導體裝置製造方法中在聚亞醯胺膜已藉由熱處理半導體基板被烘焙後之狀態的示意圖；及圖12係本發明的半導體裝置製造方法中之氮化膜已形成在聚亞醯胺膜上之狀態的示意圖。

接著，將說明本發明的半導體裝置的實例實施例。圖1係本發明的半導體裝置10的縱向剖面圖。如圖1所示，半導體裝置10包括半導體基板12及電極與絕緣膜及類似物，其形成在半導體基板12的上表面及下表面上。半導體基板12具有主動區20及周圍電壓阻抗區50。IGBT(絕緣柵雙極電晶體(Insulated Gate Bipolar Transistor))係形成於主動區20中。當自上表面側看半導體基板12時，主動區20係形成於半導體基板12的實質中央部中。周圍電壓阻抗區50係緩和主動區20的電場之區。周圍電壓阻抗區50係形成在半導體基板12的外周部。更特別的是，周圍電壓阻抗區50係位在主動區20與半導體基板12的外端部12a(亦即，外周)之間的區。因此，當半導體基板12係自上方看時，主動區20係由周圍電壓阻抗區50所包圍。

凹溝係形成在主動區20的上表面中。凹溝的內表面係由閘極絕緣膜所覆蓋。閘極電極28係形成於凹溝中。射極電極22係形成在主動區20的上表面上。匯流排條(未顯示)係接合至射極電極22的焊料。集極電極34係形成在半導體基板12的下表面上。半導體裝置10的上表面上之電極(例如，射極電極22、閘極電極墊(亦即，連接至每一閘極電極28的墊)(未顯示)，及另一信號擷取電極)係藉由焊接諸如焊料的熔填金屬、或線接合或導電糊或類似物而連接至外部導電構件。

n型射極區24、p型本體區26、n型漂移區30及p型集極區32係形成於主動區20中。射極區24係形成於外露在半導體基板12的上表面上之區域。射極區24接觸係覆蓋閘極電極28的閘極絕緣膜。射極區24係歐姆地連接至射極電極22。本體區26係形成接在射極區24旁邊且在射極區24的下側上。本體區26接觸射極區24的下側上之閘極絕緣膜。二個射極區24之間的本體區26(所謂的本體接觸區)具有高p型雜質濃度，且係歐姆地連接至射極電極22。漂移區30係形成在本體區26的下側上。漂移區30與射極區24係由本體區26而分開。漂移區30接觸凹溝的下端部的閘極絕緣膜。集極區32係形成在漂移區30的下側上。集極區32具有高p型雜質濃度，且係歐姆地連接至集極電極34。IGBT係由上述的這些電極及半導體區形成於主動區20中。

深p型區52、RESURF區56及端部n型區62係形成在周圍電壓阻抗區50中。深p型區52係定位在主動區20及周圍電壓阻抗區50之間的界線。深p型區52係形成於外露在半導體基板12的上表面上之區域中。深p型區52接觸本體區26。深p型區52係比閘極電極28更深形成於主動區20中。深p型區52含有p型雜質的高濃度，且係歐姆地連接至形成在深p型區52上的電極54。電極54作用如金屬層的實例。

RESURF區56係鄰接至深p型區52。RESURF區56係形成於外露在半導體基板12的上表面上之區域中。RESURF區56係形成比深p型區52更淺。RESURF區56的p型雜質的濃度係低於深p型區52的濃度。而且，RESURF區56的p型雜質的濃度係低於端部n型區62的n型雜質的濃度。端部n型區62係形成於外露在半導體基板12的端表面12a上之區域，且外露在半導體基板12的上表面上。端部n型區62具有n型雜質的相對高濃度，且係歐姆地連接至形成在端部n型區62上之電極64。電極64作用如金屬層的實例。上述之漂移區30係形成在深p型區52、RESURF區56及端部n型區62的下側上。亦即，漂移區30自主動區20延伸至周圍電壓阻抗區50。而且，漂移區30亦位於RESURF區56及端部n型區62之間的區域中，且係外露在半導體基板12的上表面上於此區域中。以下，RESURF區56及端部n型區62 之間的漂移區30將被稱為周圍漂移區30a。此漂移區30的n型雜質濃度係低於端部n型區62的n型雜質濃度。集極區32係同樣地形成在周圍電壓阻抗區50中之漂移區30的下側上。

絕緣膜58係形成在周圍電壓阻抗區50的表面上。絕緣膜58自深p型區52延伸端部n型區62，且係形成在RESURF區56及周圍漂移區30a二者的上表面上。電極54及電極64係形成在絕緣膜58的上表面上。電極54經由形成於絕緣膜58中的通孔接觸深p型區52。此實例實施例中之電極54及電極64係以鋁製成，但使用來形成電極之金屬的類型不限於此。

聚亞醯胺膜70係形成在電極54及電極64之間，以及在射極電極22與電極54之間。電極54及電極64之間的聚亞醯胺膜70係形成在絕緣膜58的上表面上，以接觸電極54的一側表面的一部分及電極64的一側表面的一部分二者。同時，射極電極22及電極54之間的聚亞醯胺膜70係形成在絕緣膜57的上表面上，以接觸電極22的一側表面的一部分及電極54的一側表面的一部分二者。聚亞醯胺膜70作用如第一鈍化膜的實例。於此實例實施例中，第一鈍化膜係由聚亞醯胺膜70所形成，而形成第一鈍化的材料不限於此。且，聚亞醯胺膜70可接觸電極54或64的全部側表面。亦即，聚亞醯胺膜70可接觸電極54或64以位在如電極54或64的實質相同高度。

氮化膜76係形成在聚亞醯胺膜70的上表面、電極54的上表面及電極64的上表面上。亦即，氮化膜76係形成在周圍電壓阻抗區50的表面上。氮化膜76係形成自聚亞醯胺膜70延伸至作為一連續膜的電極54及電極64。氮化膜76作用如第二鈍化膜的實例。氮化膜76可以是例如，半導電氮化矽膜(所謂的SInSiN膜)，而形成第二鈍化膜的材料不限於此。

上述之結構，換言之，電極54接觸聚亞醯胺膜70及氮化膜76。電極54(鋁)、聚亞醯胺膜70(聚亞醯胺)及氮化膜76(SiN)之線膨脹係數分別為24×10^-6[/K]、40×10^-6[/K]及3×10^-6[/K]。因此，這三個之間的以下關係係正確的。亦即，電極54的線膨脹係數係大於氮化膜76的線膨脹係數。而且，聚亞醯胺膜70的線膨脹係數係大於氮化膜76的線膨脹係數。再者，聚亞醯胺膜70的線膨脹係數係大於電極54的線膨脹係數。

聚合物層80係形成在氮化膜76的上表面上亦接觸射極電極22的上表面的一部分。亦即，聚合物層80係形成為與主動區20的表面的一部分及周圍電壓阻抗區50的表面連續之層。此實例實施例的聚合物層80係由聚亞醯胺所形成，而形成聚合物層80的材料不限於此。樹脂層82係形成在聚合物層80的上表面上。形成聚亞醯胺的聚合物層80能夠使金屬板(例如，上述的匯流排條)，未顯示，與樹脂層82之間的接觸被改善。

接著，將參照圖2至6提到依據有關技術的半導體裝置作為比較例而說明此實例實施例的半導體裝置 10的細節。圖3係在低溫的有關半導體裝置的電極附近區域的縱向剖面圖。圖3中的箭頭以框個式指示自低溫產生於每一構件中的應力。電極104、氮化膜106、聚亞醯胺膜100、聚合物層110及樹脂層112係分別以製成圖2中之電極54、氮化膜76、聚亞醯胺膜70、聚合物層80及樹脂層82之相同材料製成。電極104(鋁)、氮化膜106、聚亞醯胺膜100、聚合物層110(聚亞醯胺)及樹脂層112的線膨脹係數分別大約為24×10^-6[/K]、3×10^-6[/K]、40×10^-6[/K]、80×10^-6[/K]及9×10^-6[/K]。亦即，氮化膜106係由本身具有比氮化膜106的線膨脹係數相較更大的線膨脹係數之材料所包圍。因此，當這些材料由於溫度變化而重複地熱膨脹且熱收縮時，諸如由圖3的箭頭中所示之強熱應力作用在氮化膜106上，以使如同圖4中所示的裂痕103形成。剪切應力及壓縮應力係熱應力的實例，而熱應力不限於這些。上述之熱應力特別地集中在間距的角部(例如，圖3中的角部C2)，因此裂痕103形成在氮化膜106的角部附近。典型地，應力集中更大在氮化膜106，且因此，作用在氮化膜106的角部上之熱應力增加，電極104的間距更高(例如，電極104更厚)。

這裡，圖2係圖1中半導體裝置10的周圍電壓阻抗區50的部分展開圖。如圖2所示，聚亞醯胺膜70接觸電極54的兩側表面的一部分及電極64的一側表面的一部分。因此，電極54自鄰接電極54之膜的表面突出達高度H2(亦即，自聚亞醯胺膜70)。另一方面，以圖3所示的有關半導體裝置，電極104係形成在絕緣膜108的上表面上。因此，電極104自絕緣膜108的表面突出達高度H1。如果電極54及電極104係形成在起自絕緣膜的表面的相同高度(亦即，高度H1)，電極54突出的高度H2係比電極104突出的高度H1更小達聚亞醯胺膜70的膜厚度D1。因此，氮化膜76在電極54的角部C1的間距將不會像氮化膜106在電極104的角部C2的間距一樣大。因此，即使相同熱應力自電極54及聚合物層80以及隨著溫度變化的類似物而作用在氮化膜76上，應力的集中自朝向角部C1之瞬間將被緩和。因此，氮化膜76中裂痕的發生能夠被減少。

圖5係在高溫的有關半導體裝置的電極附近區域的縱向剖面圖。當溫度為高時的實例係例如，當聚亞醯胺烘焙過程正被執行於半導體裝置的製造過程中時。如圖5所示，電極104(鋁)係由氮化膜106及絕緣膜108(SiO₂)所覆蓋。鋁、氮化膜(SiN)及SiO₂的線膨脹係數分別為24×10^-6[/K]、3×10^-6[/K]及0.6×10^-6[/K]。當半導體裝置於聚亞醯胺烘焙過程加熱至高溫時，具有相較大的線膨脹係數之鋁製的電極104係由具有相較小的線膨脹係數之絕緣膜108及氮化膜106所包圍，因此電極104的膨脹被阻礙。因此，電極104塑性變形在氮化膜106及絕緣膜108內部，以及電極104的晶體密度增加。然後，當半導體裝置回到常溫時，晶體密度已暫時增加的電極104熱收縮一直到其小於原始為止(亦即，直到小於電極 104加熱前的尺寸)。亦即，電極104的體積係由於已增加之電極104的晶體密度而減小。當此發生時，真空孔洞(空洞)係形成在氮化膜106及絕緣膜108內部，如圖6所示。同時，以實例實施例的半導體裝置10，以下結構被使用，其中電極54不僅接觸氮化膜76及絕緣膜58，而且接觸聚亞醯胺膜70，如圖2所示。如上述，聚亞醯胺膜70的線膨脹係數(40×10^-6[/K])係大於氮化膜76的線膨脹係數(3×10^-6[/K)。因此，當半導體裝置被加熱時，電極54容易相對地膨脹在接觸聚亞醯胺膜70的表面。結果，空洞能夠由於加熱而被抑制形成。

而且，氮化膜防止諸如Na,Cu及Cl的可動離子自外部進入半導體基板12。因此，如圖1所示，因為氮化膜76係形成於周圍電壓阻抗區50中之電極54及電極64之間，可動離子能夠被防止進入RESURF區56。而且，因為氮化膜76係半導電的，藉由形成延伸於電極54及電極64之間的氮化膜76，感應電荷能夠被抑制產生於半導體基板12的表面中。因此，這是可能抑制周圍電壓阻抗區中電壓阻抗的減小。

如上述，以上述的有關半導體裝置，由於溫度變化在突出電極104的角部之應力集中，因此裂痕形成於覆蓋角部的氮化膜106。亦即，當氮化膜106被形成覆蓋間距時，由於溫度變化在間距的角部之應力集中，以及裂痕形成於覆蓋此角部的氮化膜106中。特別的是，當間距係大時(亦即，當電極的厚度係大時)，氮化膜106容易傾向裂開。另一方面，以依據本發明的半導體裝置10的結構，聚亞醯胺膜70係形成鄰接電極54及64的側表面的至少一部分。因此，自聚亞醯胺膜70突出之電極54及64的間距比它們位於有關半導體裝置中更小。亦即，電極54及64的厚度係比聚亞醯胺膜70的厚度相對更小。因此，由於溫度改變在電極54及64的角部附近之應力的集中被減小或防止，因此覆蓋電極54及64的角部之氮化膜76中裂痕的形成能夠被抑制。再者，氮化膜76係形成在接觸電極54及64的側表面之聚亞醯胺膜70上。因此，聚亞醯胺膜70係由氮化膜76所保護，且因此不需具有如氮化膜76的相同功能。因此，相較於氮化膜76，聚亞醯胺膜70能夠以允許加熱時之電極54及64的膨脹之材料製成。因此，加熱時之電極54及64的晶體密度的增大能夠被抑制，因此空洞能夠被抑制形成。因此，依據實例實施例的半導體裝置10，空洞能夠被防止形成在電極周圍，且裂痕能夠被防止形成於氮化膜76中。

(半導體裝置的製造方法)

接著，將參照圖7至12說明半導體裝置10的製造方法。雖然未顯示，諸如擴散層的半導體元件結構係形成於半導體基板12的主動區20中。主動區20的半導體元件結構係藉由有關熟知方法所形成，因此此形成方法的說明將被省略。於以下說明中，將主要地說明形成設在半導體基板12的周圍電壓阻抗區50的表面上之保護膜的方法。而且，於以下述及的圖式中，僅顯示電極54的附近區域，而下述之製造方法亦相同如周圍電壓阻抗區50的方法。於實例實施例中，半導體裝置10係藉由執行絕緣膜形成步驟、金屬層形成步驟、第一鈍化膜形成步驟、及第二鈍化膜形成步驟在半導體基板12上予以製造。

首先，如圖7所示，絕緣膜係依據熟知方法而形成在半導體基板12的表面上。接著，蝕刻係使用光刻或類似技術應用至絕緣膜以形成圖型化絕緣膜58。

接著，如圖7所示，鋁層係藉由CVD方法或類似方法形成在絕緣膜58及半導體基板12二者的表面上。阻檔層亦可預先形成在鋁層及絕緣膜58之間以及於鋁層及半導體基板12之間。然後，蝕刻係使用光刻技術或類似技術而應用至鋁層以及電極54被形成。電極64(未顯示)係藉由如電極54的相同方法而形成。

接著，如圖7所示，含有聚亞醯胺的有機溶劑係藉由諸如旋轉塗佈的方法應用至半導體基板12的周圍電壓阻抗區50的表面，且然後乾燥以形成聚亞醯胺塗層膜69。於此實例中，聚亞醯胺塗層膜69係形成高於電極54的高度，以使電極54及絕緣膜58之間的間距將被填充(亦即，消除)。接著，如圖8所示，圖型化光罩84係使用光刻技術而形成在聚亞醯胺塗層膜69上。此圖型化光罩84具有開口86在電極54上方。如圖8所示，開口86的寬度係窄於電極54的寬度。

接著，如圖9所示，電極54的上部上之聚亞醯胺塗層膜69係藉由濕式蝕刻而移除。使用濕式蝕刻能夠使寬於光罩84的開口86之聚亞醯胺塗層膜69的區域被移除。然後，如圖10所示，光罩84係藉由灰化而分解且移除。然後，聚亞醯胺塗層膜69係藉由應用聚亞醯胺烘烤過程予以烘焙。當加熱在預定溫度時，聚亞醯胺收縮在恆定速率。因此，此聚亞醯胺烘烤過程致使聚亞醯胺塗層膜69熱收縮，以使其變成聚亞醯胺膜70如同圖11所示。於圖11中所示之狀態，聚亞醯胺膜70的上表面係些微低於電極54的上表面。而且，聚亞醯胺膜70接觸電極54的二側表面的一部分。

聚亞醯胺膜70的高度(亦即，起自絕緣膜58的高度)係能夠藉由預先調整聚亞醯胺塗層膜69的高度而形成在適當高度。於實例實施例中，聚亞醯胺膜70的上表面係形成低於電極54的上表面，而聚亞醯胺塗層膜69的高度亦可調整成如電極54的實質相同高度。使聚亞醯胺膜70的上表面為如電極54的上表面之實質相同高度能夠使形成在氮化膜76中的間距更小。

接著，如圖12所示，氮化膜76係使用電漿CVD方法或類似方法而形成在聚亞醯胺膜70及電極54二者的上表面上。形成氮化膜76的方法不受限於電漿CVD方法。例如，激化光束方法或類似方法亦可被使用。以此方式形成之氮化膜76係自聚亞醯胺膜70連續形成至電極54，且係與聚亞醯胺膜70的上表面及電極54的上表面接觸。

依據上述之製造方法，圖1及2中所示之實例實施例的半導體裝置10能夠被製造。

以此實例實施例的製造方法，在形成鋁製之電極54及電極64後，氮化膜76被形成，因此電極54及64將不會生銹。且，乾式蝕刻被使用，因此累積速率係大於以濕式蝕刻的累積速率。亦即，當鋁膜在形成氮化膜後而形成且然後乾式蝕刻被應用時，來自氮化膜的氫與蝕刻氣體的氯反應，因此有鋁將生銹的可能性。然而，以實例實施例的製造方法，氮化膜係在形成鋁膜後而形成，因此將無上述之鋁膜生銹之問題。

以下，此說明所述之技術的實例實施例已被詳述，但不再有實例。此說明書中所述之半導體裝置及半導體裝置製造方法亦包括上述之實例實施例之半導體裝置及半導體裝置製造方法。

例如，於實例實施例中，氮化膜76係由半導電氮化矽膜(SInSiN膜)所形成，而氮化膜76亦可以是具有氮化矽膜(SiN)在半導電氮化矽膜(SInSiN膜)的上表面上之雙層結構。於此例中，其為氮化膜76的上層的膜之氮化矽膜(SiN)用來絕緣，以及抑制可動離子自外部進入，然而其為氮化膜76的下層的膜之半導電氮化矽膜(SInSiN膜)藉由使用其半導電特性而抑制感應電荷產生於基板表面中。亦即，來自外部的可動離子係能夠藉由形成在周圍電壓阻抗區50的電極54及電極64之間的鈍化膜的種類而被可靠地抑制進入RESURF區56。明顯地自上述之氮化膜76的功能，氮化膜76的一端可被連接至電極54，以及氮化膜76的另一端可被連接至電極64。因此，氮化膜76不需形成在電極54的全部上表面上。亦即，氮化膜76可僅形成在電極54的上表面的一部分上。同樣地，氮化膜76不需形成在電極64的全部上表面上。亦即，氮化膜76可僅形成在電極64的上表面的一部分上。

再者，於實例實施例中，電極54及電極64係最上層的電極，而於具有多層配線結構的半導體裝置中，依據本發明之結構可被形成在除了最上層外的層上。且，於實例實施例中，IGBT係形成於半導體裝置10的主動區20中，而另一半導體元件亦可被形成於主動區20中。例如，MOSFET或二極體或類似物亦可被形成。再者，於實例實施例中，RESURF區56係形成於周圍電壓阻抗區50中，而形成在半導體基板上之周圍電壓阻抗區不限於RESURF區56。例如，諸如FLR(場限環(Field Limiting Ring))結構或場板結構或EQR(等位環(Equi-potential Ring))或類似物之另一結構可被形成取代RESURF區56。

而且，此說明書及圖式中所解說之技術元件單獨地且以不同組合顯示技術設施。再者，此說明書及圖式中所解說之技術同時達到數個目的，且具有藉由簡單地達到這些目的的一者的技術設施。