JP2003031655A

JP2003031655A - 半導体装置

Info

Publication number: JP2003031655A
Application number: JP2001210977A
Authority: JP
Inventors: Atsuko Yamashita; 敦子山下; Motoomi Kobayashi; 源臣小林; Kazuhiro Takimoto; 一浩滝本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-07-11
Filing date: 2001-07-11
Publication date: 2003-01-31

Abstract

(57)【要約】【課題】本発明は、厚膜電極配線を用いる半導体パッケ
ージにおいて、パッケージングの際に、電極配線のスラ
イドやパシベーション膜のクラックといった配線不良を
防止できるようにすることを最も主要な特徴としてい
る。【解決手段】たとえば、半導体基板１１の一辺Ｘに沿っ
て平行に配置された電極配線１２ａの相互間における無
機膜１３ａ上に、電極配線１２ａの０．６倍〜１．０倍
の厚さＣを有してＳＯＧ膜１３ｂを埋め込む。こうし
て、無機膜１３ａとポリイミド膜１３ｃとの間に、無機
膜１３ａよりも線膨張係数が小さくて、ポリイミド膜１
３ｃよりも線膨張係数が大きい、ＳＯＧ膜１３ｂを形成
する構成となっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、厚膜電極配線を
用いる半導体装置に関するもので、特に、半導体チップ
をモールド樹脂によりパッケージングしてなる半導体パ
ッケージのパシベーション膜の構造に関する。

【０００２】

【従来の技術】近年、半導体チップにおいては、低抵
抗、高Ｑ値インダクタの双方を満足させるために、電極
配線の膜厚を２．０〜８．０μｍとする厚膜化が盛んに
行われている。

【０００３】特に、多層配線構造を採用する半導体チッ
プの場合、その最上層配線を電極配線として用いる場合
が多い。また、チップシュリンクのため、この種の電極
配線は、微細化が容易で、かつ、垂直形状を維持できる
ドライエッチング法により加工することが必須となって
いる。

【０００４】しかしながら、上記した半導体チップに関
しては、パッケージングの際に、電極配線のスライドや
パシベーション膜のクラックといった配線不良を起こし
易いという問題がある。

【０００５】図６（ａ）は、上記の多層配線構造を採用
する半導体チップの構成例を示すものである。また、図
６（ｂ）は、その半導体チップをパッケージングしてな
る半導体パッケージの構成例を示すものである。

【０００６】同図（ａ）において、たとえば、各素子部
（図示していない）が形成された半導体基板１の表面上
には、多層配線層２が形成されている。そして、この多
層配線層２の最上層が、２．０〜８．０μｍの膜厚Ａを
それぞれ有する電極配線２ａとなっている。この場合、
上記各電極配線２ａは、線膨張係数のオーダーが１×１
０^-5（１／Ｋ）であるアルミニウム膜を用いて形成され
ている。また、上記各電極配線２ａは、たとえば、アス
ペクト比が１．０以上となる間隔Ｂを有して平行に配置
されている。

【０００７】上記半導体基板１の上部には、パシベーシ
ョン膜３が設けられている。このパシベーション膜３
は、たとえば、線膨張係数のオーダーが１×１０^-7（１
／Ｋ）であるＳｉＯ2 膜やＳｉＮ膜などの無機膜３ａ、
および、線膨張係数のオーダーが１×１０^-5（１／Ｋ）
であるポリイミド膜３ｂにより、それぞれ形成されてい
る。

【０００８】上記無機膜３ａは、たとえば、０．４〜
１．０μｍ程度の膜厚を有して形成されている。上記ポ
リイミド膜３ｂは、たとえば、上記電極配線２ａの１．
５倍以上の膜厚を有して形成されている。

【０００９】このような構成の半導体チップは、たとえ
ば同図（ｂ）に示すように、線膨張係数が１．５×１０
^-5（１／Ｋ）で、ヤング率が１０Ｇｐａ程度のモールド
樹脂４を用いてパッケージングされる。

【００１０】ところが、上記した半導体チップの場合、
モールド樹脂４によってパッケージングした際に、半導
体チップの端部、特に、角部に近い部分に配置された電
極配線２ａの周囲に樹脂モールドによる熱収縮（熱負
荷）が集中し易い。これは、電極配線２ａの収縮率とモ
ールド樹脂４の収縮率との差が大きいためである。その
ため、電極配線２ａにかかるせん断応力により、電極配
線２ａがスライドしたり、無機膜３ａにクラックが発生
したりし易いという不具合があった。

【００１１】

【発明が解決しようとする課題】上記したように、従来
においては、電極配線の厚膜化によって低抵抗および高
Ｑ値インダクタを満足できるものの、パッケージングの
際に、電極配線のスライドやパシベーション膜のクラッ
クといった配線不良を起こし易いという問題があった。

【００１２】そこで、この発明は、電極配線にかかるせ
ん断応力を減少でき、配線不良を防止することが可能な
半導体装置を提供することを目的としている。

【００１３】

【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、半導体基板の
表面上に配置された電極配線と、この電極配線および前
記基板の表面を覆うようにして設けられた、前記電極配
線の線膨張係数よりも小さい第１の線膨張係数を有する
第１の絶縁膜と、前記電極配線のうち、前記半導体基板
の周縁部に位置する前記電極配線の少なくとも端部に対
応する、前記第１の絶縁膜に接して設けられた、前記第
１の線膨張係数よりも大きい第２の線膨張係数を有する
第２の絶縁膜と、この第２の絶縁膜および前記第１の絶
縁膜を覆うようにして、前記基板上に設けられた、前記
第２の線膨張係数よりも大きい第３の線膨張係数を有す
る第３の絶縁膜と、この第３の絶縁膜を含んで、前記基
板の周囲を封止する、前記第３の線膨張係数よりも大き
い第４の線膨張係数を有するモールド樹脂とを具備した
ことを特徴とする。

【００１４】この発明の半導体装置によれば、モールド
樹脂の収縮を徐々に抑えることができるようになる。こ
れにより、半導体基板の端部での、樹脂モールドによる
熱収縮の集中を軽減することが可能となるものである。

【００１５】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。

【００１６】（第一の実施形態）図１および図２は、本
発明の第一の実施形態にかかる半導体パッケージの構成
例を示すものである。なお、図１は内部を透過して示す
半導体パッケージの平面図であり、図２は図１のII−II
線に沿う断面図である。また、ここでは、高耐圧のディ
スクリート系およびバイポーラ系の半導体チップに適用
した場合について説明する。

【００１７】同図において、たとえば、各素子部（図示
していない）が形成された半導体基板１１の表面上に
は、積層構造の多層配線層１２が形成されている。そし
て、この多層配線層１２の最上層が、２．０（〜８．
０）μｍの膜厚Ａをそれぞれ有する電極配線１２ａとな
っている。この場合、上記各電極配線１２ａは、線膨張
係数のオーダーが１×１０^-5（１／Ｋ）であるアルミニ
ウム膜を、ドライエッチング法により垂直に加工するこ
とによって形成されている。また、上記各電極配線１２
ａは、たとえば、上記基板１１の少なくとも一辺（一側
部）Ｘに沿う方向に、それぞれ、アスペクト（Ａ対Ｂ）
比が１．０以上となる間隔Ｂを有して平行に配置されて
いる。

【００１８】上記半導体基板１１の上部には、パシベー
ション膜１３が設けられている。このパシベーション膜
１３は、無機膜（第１の絶縁膜）１３ａ、第２の絶縁膜
としてのＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）膜１３
ｂ、および、ポリイミド膜（第３の絶縁膜）１３ｃから
構成されている。

【００１９】上記無機膜１３ａは、たとえば、線膨張係
数（第１の線膨張係数）のオーダーが１×１０^-7（１／
Ｋ）の、ＳｉＯ2 膜やＳｉＮ膜などを用いて形成されて
いる。また、この無機膜１３ａは、上記電極配線１２ａ
および上記基板１１の表面を覆うように、０．４〜１．
０μｍ程度の膜厚を有して形成されている。

【００２０】上記ＳＯＧ膜１３ｂは、たとえば、線膨張
係数（第２の線膨張係数）のオーダーが１×１０^-5〜１
×１０^-6（１／Ｋ）とされている。このＳＯＧ膜１３ｂ
は、少なくとも上記電極配線１２ａの相互間における、
上記無機膜１３ａ上に、たとえば、上記電極配線１２ａ
の０．６倍〜１．０倍の厚さＣを有して埋め込まれてい
る（０．６Ａ≦Ｃ≦Ａ）。なお、ＳＯＧ膜１３ｂとして
は、上記電極配線１２ａの少なくとも端部に対応する部
位のみに設けられるものであってもよい。

【００２１】上記ポリイミド膜１３ｃは、たとえば、線
膨張係数（第３の線膨張係数）のオーダーが１×１０^-5
（１／Ｋ）とされている。このポリイミド膜１３ｃは、
たとえば、上記電極配線１２ａの１．５倍（１．５Ａμ
ｍ）以上の膜厚を有して形成されている。

【００２２】そして、このような構成の半導体チップ
は、アッセンブリ工程において、線膨張係数（第４の線
膨張係数）が１．５×１０^-5（１／Ｋ）と小さく、ヤン
グ率が１０Ｇｐａ程度のモールド樹脂１４を用いてパッ
ケージングされる。これにより、半導体チップをモール
ド樹脂１４によりパッケージングしてなる半導体パッケ
ージが得られる。

【００２３】このような構成によれば、パシベーション
膜１３の各膜１３ａ，１３ｂ，１３ｃの収縮率を段階的
に小さくすることで、モールド樹脂１４の収縮を徐々に
抑えることが可能となる。よって、半導体基板１１の角
部に近い、特に、電極配線１２ａの端部に、樹脂モール
ドによる熱収縮が集中するのを軽減できるようになるも
のである。

【００２４】図３は、パッケージングの際の熱負荷（熱
ストレス）により電極配線１２ａにかかるせん断応力
を、従来構成の半導体パッケージ（図６参照）と比較し
て示すものである。

【００２５】この図からも明らかなように、本実施形態
の半導体パッケージの場合、従来構成の半導体パッケー
ジに比べ、電極配線１２ａにかかるせん断応力を半分以
下に減少できる。

【００２６】すなわち、従来構成の半導体パッケージに
おける電極配線２ａにかかるせん断応力は「４５８」で
あったのに対し、本実施形態の半導体パッケージによれ
ば、ＳＯＧ膜１３ｂの膜厚Ｃを最も厚く（電極配線１２
ａの膜厚Ａと等しく）した場合の電極配線１２ａにかか
るせん断応力は「２１９」であり、ＳＯＧ膜１３ｂの膜
厚Ｃを最も薄く、電極配線１２ａの膜厚Ａの０．６倍と
した場合の電極配線１２ａにかかるせん断応力は「１９
７」であった。

【００２７】上記したように、モールド樹脂の収縮を徐
々に抑えることができるようにしている。

【００２８】すなわち、電極配線の相互間に、無機膜よ
りも線膨張係数が大きくて、ポリイミド膜よりも線膨張
係数が小さい、ＳＯＧ膜を所定の膜厚を有して埋め込む
ようにしている。これにより、モールド樹脂の電極配線
との間の収縮率の差を小さくできるようになる結果、電
極配線の端部での、樹脂モールドによる熱収縮の集中を
軽減することが可能となる。したがって、電極配線にか
かるせん断応力により、電極配線がスライドしたり、無
機膜にクラックが発生したりするのを防止できるように
なるものである。

【００２９】なお、上記した第一の実施形態において
は、平行に配置された複数の電極配線の相互間にＳＯＧ
膜を埋め込むようにした場合を例に説明したが、これに
限るものではない。

【００３０】（第二の実施形態）図４は、本発明の第二
の実施形態にかかる半導体パッケージの構成例を示すも
のである。なお、ここでは、電極配線１２ａの、その側
面の少なくともいずれか一方に沿って、ＳＯＧ膜１３ｂ
を設けるようにした場合について説明する。

【００３１】すなわち、上記ＳＯＧ膜１３ｂは、たとえ
ば、上記半導体基板１１の一辺Ｘに沿って配置された上
記電極配線１２ａの各側面における、上記無機膜１３ａ
上に、上記電極配線１２ａの０．６倍〜１．０倍の厚さ
Ｃを有して形成されている（０．６Ａ≦Ｃ≦Ａ）。

【００３２】このような構成によっても、実質的に上述
した第一の実施形態の場合と同様な効果が得られる。

【００３３】また、第一の実施形態に示した構成（図２
参照）において、さらに、上記半導体基板１１の一辺Ｘ
に沿って配置された上記電極配線１２ａの、少なくとも
一側面にＳＯＧ膜１３ｂを設ける構成とすることも容易
に可能である。

【００３４】また、たとえば図５に示すように、いずれ
の場合にも、上記ＳＯＧ膜１３ｂとしては、上記電極配
線１２ａの少なくとも端部に対応する部位のみに設けら
れるものであってもよい。

【００３５】特に、ＳＯＧ膜１３ｂは、上記電極配線１
２ａの熱負荷が加えられる側の側面に設けるのが効果的
である。

【００３６】さらには、上記電極配線１２ａとしては、
一辺Ｘに沿う一方向のみに直線状に配置されるものに限
らず、たとえば、直交する二辺にそれぞれ沿う二方向に
直線状に配置された電極配線や、上記半導体基板１１の
表面上に渦巻き状に配置されるインダクタなどにも適用
できる。

【００３７】その他、本願発明は、上記（各）実施形態
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。さら
に、上記（各）実施形態には種々の段階の発明が含まれ
ており、開示される複数の構成要件における適宜な組み
合わせにより種々の発明が抽出され得る。たとえば、
（各）実施形態に示される全構成要件からいくつかの構
成要件が削除されても、発明が解決しようとする課題の
欄で述べた課題（の少なくとも１つ）が解決でき、発明
の効果の欄で述べられている効果（の少なくとも１つ）
が得られる場合には、その構成要件が削除された構成が
発明として抽出され得る。

【００３８】

【発明の効果】以上、詳述したようにこの発明によれ
ば、電極配線にかかるせん断応力を減少でき、配線不良
を防止することが可能な半導体装置を提供できる。

【図面の簡単な説明】

【図１】本発明の第一の実施形態にかかる半導体パッケ
ージの構成例を示す平面図。

【図２】同じく、半導体パッケージの構成例を示す断面
図。

【図３】同じく、パッケージングの際に電極配線にかか
るせん断応力について説明するために示す図。

【図４】本発明の第二の実施形態にかかる半導体パッケ
ージの構成例を示す断面図。

【図５】本発明にかかる半導体パッケージの他の構成例
を示す平面図。

【図６】従来技術とその問題点を説明するために示す、
半導体パッケージの概略断面図。

【符号の説明】

１１…半導体基板１２…多層配線層１２ａ…電極配線１３…パシベーション膜１３ａ…無機膜１３ｂ…ＳＯＧ膜１３ｃ…ポリイミド膜１４…モールド樹脂

───────────────────────────────────────────────────── フロントページの続き (72)発明者小林源臣神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内 (72)発明者滝本一浩神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内Ｆターム(参考） 5F033 HH08 QQ08 QQ11 RR04 RR05 RR09 RR22 TT04 WW00 WW02 XX19

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面上に配置された電極配
線と、この電極配線および前記基板の表面を覆うようにして設
けられた、前記電極配線の線膨張係数よりも小さい第１
の線膨張係数を有する第１の絶縁膜と、前記電極配線のうち、前記半導体基板の周縁部に位置す
る前記電極配線の少なくとも端部に対応する、前記第１
の絶縁膜に接して設けられた、前記第１の線膨張係数よ
りも大きい第２の線膨張係数を有する第２の絶縁膜と、この第２の絶縁膜および前記第１の絶縁膜を覆うように
して、前記基板上に設けられた、前記第２の線膨張係数
よりも大きい第３の線膨張係数を有する第３の絶縁膜
と、この第３の絶縁膜を含んで、前記基板の周囲を封止す
る、前記第３の線膨張係数よりも大きい第４の線膨張係
数を有するモールド樹脂とを具備したことを特徴とする
半導体装置。
【請求項２】前記電極配線は、多層配線の最上層配線
であることを特徴とする請求項１に記載の半導体装置。
【請求項３】前記電極配線は、線膨張係数のオーダー
が１×１０^-5（１／Ｋ）であるアルミニウム膜からなる
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】前記電極配線は、２．０μｍ以上、８．
０μｍ以下の厚さを有して形成されることを特徴とする
請求項１に記載の半導体装置。
【請求項５】前記電極配線は、複数の配線が、少なく
とも１．０以上のアスペクト比を有して平行に配置され
てなることを特徴とする請求項１に記載の半導体装置。
【請求項６】前記第１の絶縁膜は、その第１の線膨張
係数のオーダーが１×１０^-7（１／Ｋ）である無機膜か
らなることを特徴とする請求項１に記載の半導体装置。
【請求項７】前記第２の絶縁膜は、その第２の線膨張
係数のオーダーが１×１０^-5〜１×１０^-6（１／Ｋ）で
あるスピンオングラス膜からなることを特徴とする
請求項１に記載の半導体装置。
【請求項８】前記第２の絶縁膜は、前記電極配線の
０．６倍以上、１．０倍以下の厚さを有してなることを
特徴とする請求項１に記載の半導体装置。
【請求項９】前記第３の絶縁膜は、その第３の線膨張
係数のオーダーが１×１０^-5（１／Ｋ）であるポリイミ
ド膜からなることを特徴とする請求項１に記載の半導体
装置。
【請求項１０】前記モールド樹脂は、その第４の線膨
張係数が１．５×１０^-5（１／Ｋ）で、ヤング率が１０
Ｇｐａであることを特徴とする請求項１に記載の半導体
装置。