JP5516472B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、レーザトリミング用の薄膜抵抗体を有する半導体装置の製造方法に関するものである。

ＣｒＳｉ等で構成される薄膜抵抗体は、所望の抵抗値を得るために用いられ、レーザトリミングによって所望の抵抗値にされる。この薄膜抵抗体の電極構造には、薄膜抵抗体とＡｌ配線層との相互拡散による電流許容量の低下を避けるため、薄膜抵抗体とＡｌ配線層との間にバリアメタルをサンドイッチした薄膜抵抗体／バリアメタル／Ａｌ配線層という構造が一般的に採用されている。

この構造では、Ａｌ配線層は、Ａｌ配線層を構成する導電性薄膜をウェットエッチングでパターニングすることによって形成される。そして、Ａｌ配線層を構成する導電性薄膜のパターニングをウェットエッチングで行う場合には、一般に燐酸／硝酸系溶液が使用される。しかしながら、このようなエッチング液を用いると、バリアメタルを形成するバリアメタル膜の上面や側面の界面付近や薄膜抵抗体の側面の界面付近のＡｌ配線層（導電性薄膜）がアンダーカットされて逆テーパ形状となってしまうという問題がある。これは、ウェットエッチング時において、導電率の高いエッチング液に浸されたバリアメタル膜とＡｌ配線層との間に起電力が発生してしまい、これが電池作用として働いて卑な金属であるＡｌが溶出し、バリアメタル膜の界面付近でＡｌエッチングレートが大きくなってしまうためである。そして、このＡｌ配線層を覆う保護膜を形成した場合には、当該保護膜にＡｌ配線層の逆テーパ形状が承継されてしまい、保護膜がクラッキング等してしまうという問題がある。

なお、上記ではＡｌ配線層を用いた例について説明したが、例えば、ＡｌＳｉやＡｌＳｉＣｕを配線層の材料に用いた場合にも同様の問題が発生する。

このため、例えば、特許文献１には、次の製造方法が開示されている。すなわち、まず、バリアメタル膜の表面を酸化させて表面酸化層を形成した後、当該表面酸化層上に配線層を構成する導電性薄膜を形成し、導電性薄膜をパターニングして配線層を形成すると共にバリアメタル膜をパターニングしてバリアメタルを形成する。その後、熱処理して表面酸化層と配線層とを反応させて導電性を有する合金化層を形成することによって、配線層とバリアメタルとを電気的に接続する。

これによれば、表面酸化膜を形成しているため、Ａｌ配線層を構成する導電性薄膜をパターニングする際に、バリアメタル膜と導電性薄膜との間に発生する電位差を抑制することができ、導電性薄膜が溶出することを抑制することができる。

また、例えば、特許文献２には、薄膜抵抗体とＡｌ配線層との面積比を規定すると共にＡｌ配線層の膜厚を規定することによって、Ａｌ配線層が逆テーパ形状になることを抑制することが開示されている。

特開２０００−４９２８８号公報 特開２０００−１１４４６４号公報

しかしながら、上記特許文献１の製造方法では、表面酸化膜の膜厚が厚すぎると熱処理したときに良好な導電性を有する合金化層を形成することができないという問題がある。また、表面酸化膜の膜厚が薄すぎると、バリアメタル膜と導電性薄膜との間に発生する電位差を十分に抑制することができずに、導電性薄膜が逆テーパ形状になるという問題がある。すなわち、上記特許文献１の製造方法では、表面酸化膜の膜厚を厳密に制御する必要があり、製造工程が複雑になるという問題がある。

また、上記特許文献２の製造方法では、薄膜抵抗体とＡｌ配線層との面積比を規定していると共にＡｌ配線層の膜厚を規定しているため、製造工程が複雑になるという問題がある。

本発明は上記点に鑑みて、製造工程を簡略化することができる半導体装置の製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、半導体基板（１）上の所定領域に、層間絶縁膜（１４）を介して薄膜抵抗体（１５）を構成する金属薄膜を成膜する工程と、金属薄膜を覆うバリアメタル薄膜を形成する工程と、金属薄膜をパターニングして薄膜抵抗体（１５）を形成すると共に、バリアメタル薄膜をパターニングして薄膜抵抗体（１５）上にバリアメタル膜（１６ａ）を形成する工程と、バリアメタル膜（１６ａ）上に絶縁膜（１７）を形成する工程と、絶縁膜（１７）にバリアメタル膜（１６ａ）におけるバリアメタルエッチング部（１６ｂ）を露出させる開口部（１７ａ）を形成する工程と、絶縁膜（１７）にバリアメタル膜（１６ａ）におけるバリアメタルエッチング部（１６ｂ）と離間したコンタクト部を露出させるコンタクトホール（１７ｂ）を形成する工程と、開口部（１７ａ）およびコンタクトホール（１７ｂ）を形成した後、絶縁膜（１７）を覆うと共にコンタクトホール（１７ｂ）を埋め込み、コンタクトホール（１７ｂ）を介してバリアメタル膜（１６ａ）と電気的に接続される導電性薄膜（１８ｃ）を形成する工程と、導電性薄膜（１８ｃ）のうちバリアメタルエッチング部（１６ｂ）上に位置する部分をウェットエッチングによってパターニングする工程と、バリアメタル膜（１６ａ）のうちバリアメタルエッチング部（１６ｂ）をパターニングする工程と、を行うことを特徴としている。

このような製造方法では、絶縁膜（１７）にコンタクトホール（１７ｂ）を形成し、コンタクトホール（１７ｂ）を介して導電性薄膜（１８ｃ）とバリアメタル膜（１６ａ）とを電気的に接続している。このため、絶縁膜（１７）が厚くても導電性薄膜（１８ｃ）とバリアメタル膜（１６ａ）との電気的な接続を良好に行うことができる。すなわち、絶縁膜（１７）の膜厚を厳密に制御しなくてもよいため、製造工程を簡略化することができる。また、導電性薄膜（１８ｃ）と薄膜抵抗体（１５）との面積比や導電性薄膜（１８ｃ）の膜厚を規定する必要もないため、製造工程を複雑にすることもない。

例えば、請求項２に記載の発明のように、開口部（１７ａ）を形成する工程では、バリアメタルエッチング部（１６ｂ）より大きい開口部（１７ａ）を形成することができる。

これによれば、バリアメタルエッチング部（１６ｂ）より大きい開口部（１７ａ）を形成するため、アライメントズレ等によってバリアメタルエッチング部（１６ｂ）上に絶縁膜（１７）が残存することを抑制することができる。

この場合、請求項３に記載の発明のように、開口部（１７ａ）を形成する工程では、絶縁膜（１７）を異方性ドライエッチングして形成することができる。

これによれば、開口部（１７ａ）をウェットエッチングにより形成する場合と比較して、薄膜抵抗体（１５）の下方に位置する層間絶縁膜（１４）がエッチングされることを抑制することができる。そして、導電性薄膜（１８ｃ）をパターニングした後に、薄膜抵抗体（１５）の下方に導電性薄膜（１８ｃ）が残存することを抑制することができ、薄膜抵抗体（１５）が形成された領域の抵抗値が変動することを抑制することができる。

また、請求項４に記載の発明のように、絶縁膜（１７）を形成する工程では、化学気相成長法により絶縁膜（１７）を形成することができる。そして、請求項５に記載の発明のように、絶縁膜（１７）を形成する工程では、バリアメタル膜（１６ａ）の表面を酸化させて絶縁膜（１７）を形成することができる。

さらに、請求項６に記載の発明のように、開口部（１７ａ）を形成する工程とコンタクトホール（１７ｂ）を形成する工程とを同時に行うことができる。

そして、請求項７に記載の発明のように、半導体基板（１）として半導体素子が形成される半導体素子形成領域（１ａ）と、薄膜抵抗体（１５）が形成される薄膜抵抗体形成領域（１ｂ）とを備えたものを用意し、コンタクトホール（１７ｃ）を形成する工程では、半導体素子形成領域（１ａ）において、導電性薄膜（１８ｃ）と電気的に接続される半導体素子の構成要素（１０、１１）を露出させるコンタクトホール（１４ａ、１７ｃ）を同時に形成することができる。

このように、本発明は、半導体素子形成領域（１ａ）と薄膜抵抗体形成領域（１ｂ）とを備えた集積回路に適用することもできる。そして、集積回路に適用する場合には、コンタクトホール（１７ｂ）を形成する際に、半導体素子形成領域（１ａ）における導電性薄膜（１８ｃ）と電気的に接続される半導体素子の構成要素（１０、１１）を露出させるコンタクトホール（１４ａ、１７ｃ）を同時に形成することにより、製造工程を簡略化することができる。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態における製造方法により製造された半導体装置の断面構成を示す図である。 図１に示す半導体装置の製造工程を示す断面図である。 図２に続く製造工程を示す断面図である。 図２（ｄ）に示すバリアメタル膜近傍の平面模式図である。 （ａ）は開口部をウェットエッチングにより形成したときの半導体装置の断面構成を示す図、（ｂ）は開口部をドライエッチングにより形成したときの半導体装置の断面構成を示す図である。 図３（ｃ）に示すバリアメタル近傍の平面模式図である。

（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態における製造方法により製造されたＭＯＳＦＥＴの集積回路の断面構成を示す図である。

図１に示されるように、半導体基板１は、高不純物濃度のｐ型基板２上に埋込絶縁膜３を介して高不純物濃度のｎ型層４および低不純物濃度のｎ型層５が順に積層されたＳＯＩ（Silicon on insulator）構造とされている。

この半導体基板１には、表面から埋込絶縁膜３まで達するトレンチ６が形成されている。そして、トレンチ６がシリコン酸化膜等の絶縁膜７および多結晶シリコン層８で埋め込まれることによって素子（MOSFET）形成領域１ａと薄膜抵抗体形成領域１ｂとが素子分離されている。

素子形成領域１ａでは、低不純物濃度のｎ型層５にｐ型不純物が導入されてｐ型ウェル層９が形成されており、ｐ型ウェル層９の表層部にｎ型のソース領域１０およびｎ型のドレイン領域１１が形成されている。なお、本実施形態では、ソース領域１０およびドレイン領域１１が本発明の半導体素子の構成要素に相当する。

ソース領域１０およびドレイン領域１１との間におけるｐ型ウェル層９の表層部には、図示しないゲート絶縁膜が形成されており、ゲート絶縁膜上にはゲート電極１２が形成されている。また、半導体基板１の表面には、ＬＯＣＯＳ膜１３が形成されている。さらに、半導体基板１の表面全面には、ゲート電極１２およびＬＯＣＯＳ膜１３を覆うＢＰＳＧ膜等で構成された層間絶縁膜１４が形成されている。

そして、層間絶縁膜１４上の所定領域、具体的には層間絶縁膜１４上の薄膜抵抗体形成領域１ｂには、薄膜抵抗体１５が形成されている。薄膜抵抗体１５は、ＣｒＳｉ等で構成されており、膜厚が１５ｎｍ程度とされている。本実施形態では、薄膜抵抗体１５は紙面左右方向を長手方向とする矩形状とされている。また、ＬＯＣＯＳ膜１３のうち薄膜抵抗体１５の下方に位置する部分は凹凸形状とされており、薄膜抵抗体１５をレーザトリミングする際にレーザ光が散乱されるようになっている。

薄膜抵抗体１５の両端には、ＴｉＷ膜等からなるバリアメタル１６が備えられている。そして、半導体基板１の上面全面にはバリアメタル１６を覆うＴＥＯＳ膜等で構成される絶縁膜１７が形成されている。この絶縁膜１７には、薄膜抵抗体１５を露出させる開口部１７ａ、バリアメタル１６におけるコンタクト部を露出させるコンタクトホール１７ｂが形成されている。また、層間絶縁膜１４にはソース領域１０（ドレイン領域１１）を露出させるコンタクトホール１４ａが形成されており、絶縁膜１７にはコンタクトホール１４ａと連通するコンタクトホール１７ｃが形成されている。

さらに、絶縁膜１７上には、パターニングされたＡｌ配線層１８ａ、１８ｂが形成されており、Ａｌ配線層１８ａはコンタクトホール１７ｂを介してバリアメタル１６と電気的に接続されていると共にコンタクトホール１７ｃ、１４ａを介してソース領域１０（ドレイン領域１１）と電気的に接続されている。

なお、薄膜抵抗体形成領域１ｂ上に形成されたＡｌ配線層１８ｂは、Ａｌ配線層１８ａと同時に形成されるものである。また、Ａｌ配線層１８ａおよびバリアメタル１６の端部は、薄膜抵抗体１５の表面に対してほぼ垂直とされている。本実施形態では、配線層１８ａ、１８ｂとしてＡｌを用いた例について説明するが、例えば、ＡｌＳｉやＡｌＳｉＣｕといった材料等を用いることもできる。

そして、Ａｌ配線層１８ａ、１８ｂを含む半導体基板１の上面全面がＰ−ＳｉＮ膜等で構成される保護膜１９で覆われている。以上説明したように、本実施形態の半導体装置が構成されている。

次に、このような半導体装置の製造方法について説明する。図２および図３は、本実施形態における半導体装置の製造工程を示す断面図である。

まず、図２（ａ）に示されるように、上記のようにＳＯＩ構造とされている半導体基板１を用意し、各素子の境界部分に埋込絶縁膜３まで達するトレンチ６を形成した後、トレンチ６の側壁に絶縁膜７を形成すると共に、トレンチ６の内部を多結晶シリコン層８で埋め込んで素子分離を行う。その後、選択的にイオン注入を行い、ＭＯＳＦＥＴ形成領域におけるｎ型層５の表層部にｐ型ウェル層９を形成する。そして、ＬＯＣＯＳ酸化によりＬＯＣＯＳ膜１３を形成する。このとき、薄膜抵抗体形成領域１ｂにおいては、薄膜抵抗体１５のレーザトレミングの加工性を向上させるように、ＬＯＣＯＳ膜１３が凹凸形状となるようにしている。

さらに、ｐ型ウェル層９上に図示しないゲート絶縁膜を形成した後、ポリシリコンを堆積する。そして、ポリシリコンをパターニングしてゲート電極１２を形成する。次に、ゲート電極１２をマスクとしてイオン注入を行って、ソース領域１０およびドレイン領域１１を形成する。その後、半導体基板１の表面全面に層間絶縁膜１４を化学気相成長法（ＣＶＤ）等によって形成し、リフロー処理を行う。

次に、図２（ｂ）に示されるように、薄膜抵抗体形成領域１ｂに、スパッタ等によりＣｒＳｉ等の金属薄膜を１５ｎｍ程度の膜厚で成膜した後、半導体基板１の上面全面に金属薄膜を覆い、ＴｉＷ膜からなるバリアメタル薄膜を１０００Å程度の膜厚で成膜する。その後、図示しないフォトレジストを配置し、バリアメタル薄膜および金属薄膜をパターニングして、薄膜抵抗体１５を形成すると共に薄膜抵抗体１５上にバリアメタル膜１６ａを形成する。言い換えると、薄膜抵抗体１５上にバリアメタル膜１６ａを残しつつ、金属薄膜およびバリアメタル薄膜をパターニングする。なお、バリアメタル膜１６ａは、後述の図３（ｃ）の工程においてバリアメタルエッチング部がパターニングされることによって図１中のバリアメタル１６を構成するものである。

そして、図２（ｃ）に示されるように、バリアメタル膜１６ａ上を含む半導体基板１の上面全面に化学気相成長法等によって絶縁膜１７を形成する。

その後、図２（ｄ）に示されるように、絶縁膜１７上に図示しないフォトレジストを配置してパターニングし、当該フォトレジストをマスクとして、絶縁膜１７にバリアメタル膜１６ａにおけるバリアメタルエッチング部１６ｂを露出させる開口部１７ａおよびバリアメタル膜１６ａにおけるコンタクト部を露出させるコンタクトホール１７ｂを形成する。この際、絶縁膜１７および層間絶縁膜１４に、ソース領域１０（ドレイン領域１１）とＡｌ配線層１８ａとを電気的に接続するためのコンタクトホール１７ｃ、１４ａを同時に形成する。

なお、バリアメタルエッチング部１６ｂとは、後述する図３（ｃ）のウェットエッチング工程においてバリアメタル膜１６ａがパターニングされる部分のことであり、コンタクト部とはＡｌ配線層１８ａとバリアメタル膜１６ａ（バリアメタル１６）が接触する部分のことである。また、開口部１７ａを形成する際には、異方性ドライエッチングにより形成することが好ましい。この理由について次に説明する。

図４は図２（ｄ）に示すバリアメタル膜１６ａ近傍の平面模式図である。また、図５（ａ）は、開口部１７ａをウェットエッチングで形成したときの断面構成を示す図であり、図５（ｂ）は、開口部１７ａをドライエッチングで形成したときの断面構成を示す図である。なお、図５（ａ）および（ｂ）は、図４中のＡ−Ａ断面図に相当している。

図４に示されるように、開口部１７ａは、バリアメタル膜１６ａにおけるバリアメタルエッチング部１６ｂが露出するように形成されるが、バリアメタルエッチング部１６ｂより大きくされている。具体的には、開口部１７ａは、バリアメタル膜１６ａ（薄膜抵抗体１５）の短手方向（図４中紙面上下方向）と平行な方向の長さがバリアメタル膜１６ａ（薄膜抵抗体１５）の短手方向の長さより長くされている。アライメントズレ等によってバリアメタル膜１６ａ上に絶縁膜１７が残存することを抑制するためであり、後述する図３（ｃ）のウェットエッチング工程においてバリアメタルエッチング部１６ｂをパターニングした後にバリアメタルエッチング部１６ｂが薄膜抵抗１５上に残存することを抑制するためである。

この場合、開口部１７ａのうちバリアメタル膜１６ａからはみ出す部分では、絶縁膜１７をエッチングしたときにエッチングストッパとなるバリアメタル膜１６ａがないため、絶縁膜１７のみならず、層間絶縁膜１４およびＬＯＣＯＳ膜１３もエッチングされる可能性がある。このため、図５（ａ）に示されるように、開口部１７ａをウェットエッチングによって形成すると、層間絶縁膜１４のうち薄膜抵抗体１５の下方に位置する部分もエッチングされてしまう可能性がある。そして、薄膜抵抗体１５の下方に位置する層間絶縁膜１４がエッチングされてしまうと、後述のＡｌ配線層１８ａ、１８ｂを形成した際に薄膜抵抗体１５の下方にＡｌ配線層１８ａ、１８ｂを構成する導電性薄膜が残存してしまう可能性があり、残存した場合には薄膜抵抗体形成領域１ｂの抵抗値が所望の値に対して変動することになる。

したがって、図５（ｂ）に示されるように、開口部１７ａをドライエッチングにより形成し、薄膜抵抗体１５の下方に位置する層間絶縁膜１４が除去されることを抑制することが好ましい。これにより、薄膜抵抗体形成領域１ｂの抵抗値が所望の値に対して変動することを抑制することができる。

続いて、図３（ａ）に示されるように、絶縁膜１７上を含む半導体基板１の上面全面に、コンタクトホール１７ｂを埋め込みつつＡｌ等の導電性薄膜１８ｃを形成する。これにより、導電性薄膜１８ｃとバリアメタル膜１６ａとがコンタクトホール１７ｂを介して電気的に接続される。すなわち、絶縁膜１７の厚さに関わらず、コンタクトホール１７ｂを介して導電性薄膜１８ｃとバリアメタル膜１６ａとを電気的に接続することができ、導電性薄膜１８ｃと薄膜抵抗体１５とが電気的に接続される。なお、この工程では、コンタクトホール１７ｃ、１４ａにも導電性薄膜１８ｃが埋め込まれるため、導電性薄膜１８ｃとソース領域１０（ドレイン領域１１）とも電気的に接続される。

その後、図３（ｂ）に示されるように、導電性薄膜１８ｃ上にフォトレジスト２０を配置して当該フォトレジスト２０をパターニングし、フォトレジスト２０のうちバリアメタルエッチング部１６ｂ上の部分を含む所定領域を開口する。

次に、図３（ｃ）に示されるように、フォトレジスト２０をマスクとして、ウェットエッチングを行い、導電性薄膜１８ｃ、バリアメタル膜１６ａをパターニングする。図６は、図３（ｃ）に示すバリアメタル１６近傍の平面模式図である。図３（ｃ）および図６に示されるように、導電性薄膜１８ｃをパターニングしてＡｌ配線層１８ａ、１８ｂを形成し、バリアメタル膜１６ａをパターニングしてバリアメタル１６を形成する。

導電性薄膜１８ｃのウェットエッチングには、例えば、燐酸／硝酸系溶液をエッチング液として用いることができ、バリアメタル膜１６ａのウェットエッチングには、例えば、過酸化水素水／水酸化アンモニウム系溶液をエッチング液として用いることができる。

また、この導電性薄膜１８ｃやバリアメタル膜１６ａのウェットエッチングのとき、絶縁膜１７に形成された開口部１７ａとコンタクトホール１７ｂは離間して形成されており、ウェットエッチングされた後のＡｌ配線層１８ａの端部とバリアメタル１６との間には絶縁膜１７が配置された状態となる。すなわち、Ａｌ配線層１８ａとバリアメタル１６との界面やＡｌ配線層１８ａと薄膜抵抗体１５の側面との界面がエッチング液に曝されない状態となる。このため、Ａｌ配線層１８ａとバリアメタル１６との間やＡｌ配線層１８ａと薄膜抵抗体１５との間に発生する電位差を低減することができる。具体的には、Ａｌ配線層１８ａとバリアメタル１６との間やＡｌ配線層１８ａと薄膜抵抗体１５との間に絶縁膜１７を介在させることにより、絶縁膜１７が障壁となってＡｌ配線層１８ａとバリアメタル１６との間における電子のやり取りを低減することができ、これによってＡｌ配線層１８ａとバリアメタル１６との間に電池効果が発生することを抑制することができる。

その後、図３（ｄ）に示されるように、フォトレジスト２０を除去し、半導体基板１の上面全面にＡｌ配線層１８ａ、１８ｂ等を覆う保護膜１９を形成することにより、図１に示す半導体装置が製造される。なお、この保護膜１９は、Ａｌ配線層１８ａ、１８ｂやバリアメタル１６の端部の形状が承継されるが、Ａｌ配線層１８ａの端部が逆テーパ形状となっていないため、保護膜１９は逆テーパ形状とはなっていない。

以上説明したように、本実施形態では、バリアメタル１６上に絶縁膜１７を形成しているため、Ａｌ配線層１８ａとバリアメタル１６との間に電池効果が発生することを抑制することができ、Ａｌ配線層１８ａの端部が逆テーパ形状となることを抑制することができる。このため、保護膜１９が逆テーパ形状になることを抑制することができる。

また、絶縁膜１７にコンタクトホール１７ｂを形成し、コンタクトホール１７ｂを介してＡｌ配線層１８ａとバリアメタル１６および薄膜抵抗１５とを電気的に接続している。このため、絶縁膜１７が厚くても、バリアメタル膜１６ａのコンタクト部を露出させるコンタクトホール１７ｂを形成できるエッチングに設定されてさえいれば、Ａｌ配線層１８ａとバリアメタル１６との電気的な接続を良好に行うことができる。すなわち、絶縁膜１７の膜厚を厳密に制御しなくてもよいため、製造工程を簡略化することができる。また、Ａｌ配線層１８ａと薄膜抵抗体１５との面積比やＡｌ配線層１８ａの膜厚を規定する必要もないため、製造工程を複雑にすることもない。

さらに、本実施形態では、開口部１７ａをドライエッチングにより形成するため、開口部１７ａをウェットエッチングにより形成した場合と比較して、薄膜抵抗体１５の下方に位置する層間絶縁膜１４がエッチングされることを抑制することができる。したがって、薄膜抵抗体形成領域１ｂの抵抗値が所望の値に対して変動することを抑制することができる。

（他の実施形態）
上記第１実施形態では、絶縁膜１７に開口部１７ａ、コンタクトホール１７ｂ、１７ｃを同時に形成する工程について説明したが、開口部１７ａ、コンタクトホール１７ｂ、１７ｃをそれぞれ別工程にて形成することもできる。

また、上記第１実施形態では、開口部１７ａを異方性エッチングにより形成する例について説明したが、開口部１７ａをウェットエッチングによって形成することもできる。このような製造方法としても、絶縁膜１７にコンタクトホール１７ｂを形成しているため、製造工程を簡略化しつつ、Ａｌ配線層１８ａの端部が逆テーパ形状になることを抑制することができる。

さらに、上記第１実施形態では、絶縁膜１７を化学気相成長法等により形成する例について説明したが、バリアメタル１６の表面を酸化させて絶縁膜１７を形成することもできる。具体的には、例えば、バリアメタル１６の表面を自然酸化させて絶縁膜１７となる酸化膜を形成したり、より強固な表面酸化膜を得るために、酸素雰囲気中で加熱したり、酸素プラズマ中に暴露したり、酸素イオンを照射する等して絶縁膜１７となる酸化膜を形成することができる。

１ 半導体基板
１３ ＬＯＣＯＳ膜
１４ 層間絶縁膜
１５ 薄膜抵抗体
１６ バリアメタル
１７ 絶縁膜
１７ａ 開口部
１７ｂ コンタクトホール
１８ａ、１８ｂ Ａｌ配線層
１８ｃ 導電性薄膜

Claims (7)

1. 半導体基板（１）上に層間絶縁膜（１４）を介して形成する薄膜抵抗体（１５）を備えた半導体装置の製造方法において、
   前記半導体基板（１）上の所定領域に、前記層間絶縁膜（１４）を介して前記薄膜抵抗体（１５）を構成する金属薄膜を成膜する工程と、
   前記金属薄膜を覆うバリアメタル薄膜を形成する工程と、
   前記金属薄膜をパターニングして前記薄膜抵抗体（１５）を形成すると共に、前記バリアメタル薄膜をパターニングして前記薄膜抵抗体（１５）上にバリアメタル膜（１６ａ）を形成する工程と、
   前記バリアメタル膜（１６ａ）上に絶縁膜（１７）を形成する工程と、
   前記絶縁膜（１７）に前記バリアメタル膜（１６ａ）におけるバリアメタルエッチング部（１６ｂ）を露出させる開口部（１７ａ）を形成する工程と、
   前記絶縁膜（１７）に前記バリアメタル膜（１６ａ）における前記バリアメタルエッチング部（１６ｂ）と離間したコンタクト部を露出させるコンタクトホール（１７ｂ）を形成する工程と、
   前記開口部（１７ａ）および前記コンタクトホール（１７ｂ）を形成した後、前記絶縁膜（１７）を覆うと共に前記コンタクトホール（１７ｂ）を埋め込み、前記コンタクトホール（１７ｂ）を介して前記バリアメタル膜（１６ａ）と電気的に接続される導電性薄膜（１８ｃ）を形成する工程と、
   前記導電性薄膜（１８ｃ）のうち前記バリアメタルエッチング部（１６ｂ）上に位置する部分をウェットエッチングによってパターニングする工程と、
   前記バリアメタル膜（１６ａ）のうち前記バリアメタルエッチング部（１６ｂ）をパターニングしてバリアメタル膜（１６）を形成する工程と、を行うことを特徴とする半導体装置の製造方法。
2. 前記開口部（１７ａ）を形成する工程では、前記バリアメタルエッチング部（１６ｂ）より大きい前記開口部（１７ａ）を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記開口部（１７ａ）を形成する工程では、前記絶縁膜（１７）を異方性ドライエッチングして形成することを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記絶縁膜（１７）を形成する工程では、化学気相成長法により前記絶縁膜（１７）を形成することを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。
5. 前記絶縁膜（１７）を形成する工程では、前記バリアメタル膜（１６ａ）の表面を酸化させて前記絶縁膜（１７）を形成することを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。
6. 前記開口部（１７ａ）を形成する工程と前記コンタクトホール（１７ｂ）を形成する工程とを同時に行うことを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置の製造方法。
7. 前記半導体基板（１）として半導体素子が形成される半導体素子形成領域（１ａ）と、前記薄膜抵抗体（１５）が形成される薄膜抵抗体形成領域（１ｂ）とを備えたものを用意し、
   前記コンタクトホール（１７ｂ）を形成する工程では、前記半導体素子形成領域（１ａ）において、前記導電性薄膜（１８ｃ）と電気的に接続される前記半導体素子の構成要素（１０、１１）を露出させるコンタクトホール（１４ａ、１７ｃ）を同時に形成することを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置の製造方法。

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