KR101202207B1 - 자기정렬 트랜지스터를 형성하는 방법 및 그 구조 - Google Patents

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Abstract

일 실시예에서, 트랜지스터의 활성영역들 중 하나에 전기적 접속을 위해 2개의 전도체들을 사용하는 트랜지스터가 형성된다.
자기정렬 트랜지스터, 전도체, 반도체

Description

자기정렬 트랜지스터를 형성하는 방법 및 그 구조{Method of forming a self-aligned transistor and structure therefor}
도 1은 본 발명에 따라 바이폴라 트랜지스터의 확대한 단면 부분을 도시한 도면.
도 2 내지 도 7은 본 발명에 따라 도 1의 트랜지스터 제조 방법의 여러 제조 단계에 따른 도 1의 트랜지스터의 확대한 단면부분을 도시한 도면.
본 발명은 일반적으로 일렉트로닉스에 관한 것으로, 특히 반도체 디바이스들 및 구조를 형성하는 방법에 관한 것이다.
종래에, 반도체 업계는 고성능 바이폴라 트랜지스터들을 형성하기 위해 다양한 방법들 및 구조들을 이용하였다. 보다 높은 성능을 달성하기 위해서, 기생용량들을 줄이기 위해 베이스 콘택트의 크기를 최소화하는 것이 중요하였다. 또한, 포토리소그래픽 스케일링 기술들을 사용하여 트랜지스터들의 크기를 축소시킬 수 있을 것이 요망되었다. 고성능 바이폴라 트랜지스터들을 형성하는 종래의 방법들은 통상적으로, 제조관점에서 보아 제어하기가 어려웠고 고가인 슬롯 에칭 기술들에 의존하였다. 이러한 바이폴라 트랜지스터의 일 예는 2005년 1월 20일에 공개된 프리만 등의 발명자에 의한 미국특허 공개번호 제 2005/0012180호에 기재되어 있다. 고성능 바이폴라 트랜지스터를 형성하는데 사용된 방법은 유전층을 관통하여 협 슬롯들(narrow slots)을 에칭하고 협 슬롯들을 마스크로서 사용하여 트랜지스터의 다른 부분들을 형성하였다. 이들 종래의 바이폴라 트랜지스터 구조들은 이미터 개구의 외측 에지와 내측 에지 둘 다를 교번하여 형성하기 위해 복수의 산화물 또는 포토레지스트 플러그들을 사용하였다. 개구들을 형성하기 위해 플러그들을 사용하는 것은 복수의 가공단계들을 요하며 플러그 되게 하기 위해 개구들의 크기를 제약시킨다.
따라서, 큰 치수와 작은 치수간에 쉽게 스케일링 될 수 있고, 슬롯 가공 또는 플러그 기술들을 사용하지 않으며, 제조비용을 감소시키는 바이폴라 트랜지스터 형성 방법을 갖는 것이 요망된다.
도시의 간이성과 명료성을 위해서, 도면의 구성요소들은 반드시 크기대로 되어 있지 않고, 도면에서 동일 구성요소에 동일 참조부호를 사용한다. 또한, 알려진 단계들 및 구성요소들의 설명 및 상세는 설명의 간이성을 위해 생략한다. 디바이스들이 여기서는 어떤 N채널 또는 P채널 디바이스들로서 설명되지만, 당업자는 상보 디바이스들이 본 발명에 따라 가능함을 알 것이다. 도면의 명료성을 위해서, 디바이스 구조들의 도핑된 영역들은 대체로 직선 에지들 및 정밀한 각을 이룬 코너들을 갖는 것으로서 도시되었다. 그러나, 당업자들은 도펀트들의 확산 및 활성화에 기인해서 직선의 도핑된 영역들의 에지들 및 코너들은 정밀한 각도로 되지 않을 수도 있음을 안다.
도 1은 바이폴라 트랜지스터(10)의 확대된 단면 부분을 도시한 것이다. 이하 알게 되는 바와 같이, 트랜지스터(10)는 포토리소그래픽 기술들을 사용하여 보다 작은 크기 또는 보다 큰 크기로 스케일 할 수 있다. 트랜지스터(10)는 트랜지스터(10)의 베이스를 형성하는 도핑된 영역(38)과 도핑된 영역(39), 및 이미터를 형성하는 도핑된 영역(44)을 구비한다. 베이스에 대한 전기적 접속을 제공하기 위해 전도체(18) 및 전도체 링크(34)가 형성된다.
도 2는 트랜지스터(10) 제조 방법의 실시예에 따른 제조 단계에서의 트랜지스터(10)의 확대한 단면부분을 도시한 것이다. 트랜지스터(10)는 상면(12)을 갖는 반도체 기판(11) 상에 형성된다. 바람직한 실시예에서, 트랜지스터(10)는 저농도로 도핑된 p형 에피택셜층 또는 저농도로 도핑된 p형 터브(tub)가 트랜지스터(10)를 수용하기 위해 형성되어 있는 고농도 도핑된 p형 벌크 기판을 포함하는 반도체 기판(11) 상에 형성되는 PNP 바이폴라 트랜지스터이다. 이들 p형 요소들은 이들이 모든 실시예들에서 존재하지 않을 수도 있기 때문에 도시하지 않았다. 통상적으로, 트랜지스터(10)의 외측 에지들 근처에 기판(11)의 표면(12) 상에 필드 산화물(13)이 형성된다. 이산화실리콘 또는 산화물층(16)이 필드 산화물(13)로 둘러싸인 표면(12)의 부분 상에 형성된다. 산화물(16)은 일반적으로 열산화물이다. 제 1 보호층(17)이 산화물(16)을 덮기 위해 형성된다. 보호층(17)의 일부 상에 그리고 산화 물(16) 위로 전도체(18)가 형성된다. 보호층들(17, 19) 용으로 사용되는 물질은 전도체(18)를 에칭하는데 사용되는 개구들에 비해 감소된 에칭률을 갖는 물질이다. 바람직한 실시예에서, 전도체(18)는 양호한 전기적 전도체를 형성하는 도핑된 폴리실리콘이며 층들(17, 19)은 질화실리콘이다. 이산화실리콘 또는 산화물과 같은 층간 유전체(20)가 층(19)의 적어도 일부 상에 그리고 바람직하게는 모든 전도체(18) 위에 형성된다. 이하 알게 되는 바와 같이, 산화물(16), 층들(17, 19), 전도체(18), 및 유전체(20)의 두께는 트랜지스터(10)의 일부 요소들의 치수들에 영향을 미칠 수 있다.
도 3은 트랜지스터(10) 제조 방법의 실시예에 따라 유전층(20)을 형성한 후의 후속 제조 단계에서의 트랜지스터(10)의 확대한 단면 부분을 도시한 것이다. 마스크(23)가 유전층(20)에 적용되고, 트랜지스터(12)의 베이스 및 이미터를 형성할 표면(12)의 부분 위에 개구를 형성하기 위해 패터닝된다. 유전층(20)의 노출된 부분과 층(19) 아래의 부분을 제거하여 개구(24)를 형성하고 이를 통해 트랜지스터(10)의 활성부분들 및 개구에 대한 전기적 접촉들이 형성될 것이다. 유전층(20)이 관통되게 에칭하는데 사용되는 작업은 개구(24) 내의 층(19)의 부분도 제거한다. 통상적으로, 유전층(20) 및 층(19)의 부분들을 제거하기 위해 반응성 이온 에칭(RIE)이 사용된다. 바람직한 실시예에서, 전도체(18)의 폴리실리콘은 이 작업을 위한 에칭 스톱이다.
도 4는 트랜지스터(10) 제조 방법의 실시예에 따른 후속 단계에서의 트랜지스터(10)를 도시한 것이다. 개구(24) 내에 노출되는 전도체(18)의 부분이 제거된 다. 바람직한 실시예에서, 전도체(18)의 도핑된 폴리실리콘의 노출된 부분을 제거하는데 사용되는 공정은 전도체(18)와 질화실리콘층(17)간에 선택적이고, 이에 따라, 층(17)은 이 작업을 위한 에칭 스톱을 형성한다. 이후에, 점선들로 도시된 바와 같이, 마스크(23)가 제거된다. 개구(24)는 유전층(20)의 측벽들, 전도체(18)의 측벽, 및 층들(19, 17)의 측벽을 노출시킨다. 폴리실리콘 스페이서들(26)은 유전층(20), 전도체(18), 및 층들(19, 17)의 이들 측벽들을 따라 형성된다. 스페이서들(26)은 일반적으로, 유전층(20)의 윗면을 따라서, 그리고 유전층(20), 전도체(18), 및 층들(19, 17)의 측벽들을 따라 개구(24) 내에, 그리고 층(17)의 노출된 표면 상에 증착되는 콘포멀 블랭킷 폴리실리콘 증착(conformal blanket deposition of polysilicon)에 의해 형성된다. 이후에, 이방성 에칭을 이용해서 폴리실리콘을 제거하여 폴리실리콘의 일부를 스페이서들(26)로서 남겨놓는다.
도 5는 트랜지스터(10) 제조 방법의 실시예에 따른 후속 단계에서의 트랜지스터(10)를 도시한 것이다. 스페이서들(26)이 형성되어 있는 보호 스페이서들(28)을 형성하기 위해 스페이서들(26)이 산화된다. 통상적으로, 스페이스들(28)에 스페이서들(26)을 형성하기 위해 습식산화가 이용된다. 스페이서들(26)(도 4) 및 스페이서들(28)의 폭은 후에 트랜지스터(10)의 베이스와 이미터의 형성에 간섭하지 않도록 매우 작다. 바람직한 실시예에서, 스페이서들(26)은 개구(24)로 약 50nm로 확장하고 결과적인 스페이서들(28)은 개구(24)로 약 65nm로 확장한다. 이후에, 개구(24) 내로부터 그리고 전도체(18) 아래에 제 1 거리(31)로부터 층(17)이 제거된다. 층(17)의 제거 후에, 층(16)의 노출된 부분은 층(17)이었던 대략 같은 영역들 로부터 제거된다. 이들 작업시 보호 스페이서들(28)은 유전층(20), 전도체(18), 및 층(19)의 측벽들을 보호한다. 층(17, 16)의 제거는 전도체(18)를 언더컷(undercut)하여 전도체(18) 아래에 오목부(29)를 형성하여 바닥면(30)을 갖는 전도체(18)의 렛지(ledge)를 노출시킨다. 바람직한 실시예에서, 층(17)의 일부는 대략 60분 동안 인산에서 습산 질화물 에칭에 의해 제거되어 대략 10nm까지의 거리(31)를 형성한다. 이 바람직한 실시예에서, 산화물(16)의 일부는 산화물을 에칭하는 HF 기반 습식 에칭에 의해 제거되고 층(17) 및 전도체(18)에 대해 선택적이다. 층(16)의 제거는 스페이서들(28)을 더 얇게 하나 측벽들을 표면(12)에 대해 실질적으로 수직이게 하는 스페이서들(28)로부터의 유사한 량을 제거한다. 후술하는 바와 같이, 거리(31)는 중요하며 트랜지스터(10)의 외인성 또는 비활성 베이스의 폭을 최소화하는데 도움을 준다.
도 6은 트랜지스터(10) 제조방법의 실시예에 따른 다음 단계를 도시한 것이다. 전도체 링크(34)는 오목부(29) 내 형성되어, 후에 도핑된 영역(38)으로서 형성할 비활성 베이스에 전도체(18)를 상호접속하는데 이용된다. 일반적으로 링크(34)는 유전체(20), 스페이서들(28) 상에, 그리고 오목부(29)에, 그리고 개구(24) 내에 노출된 표면(12)의 부분들을 따라, 도핑된 콘포멀 폴리실리콘 층을 적용함으로써 형성된다. 콘포멀 폴리실리콘은 오목부(29)의 깊이의 반 미만의 두께로 증착된다. 폴리실리콘은 제거하지만 폴리실리콘의 일부는 오목부(29)를 채우고 전도체(18) 및 스페이서(28) 아래에 놓이는 링크(34)로서 남겨두기 위해 이방성 에칭이 사용된다. 바람직하게, 콘포멀 폴리실리콘층은 대략 50nm 두께로 형성된다. 그후에, 트랜지스 터(10)는 스페이서들(28)의 측벽들, 링크(34)의 측벽들, 및 표면(12)의 노출된 부분을 따라 이산화실리콘층 또는 산화층(35)을 형성하기 위해 개구(24)를 통해 산화된다. 바람직하게, 산화층(35)은 대략 70nm 두께로 형성된다. 바람직한 실시예에서, 전도체(18)로부터 링크(34)에 그리고 기판(11) 내로 도펀트들을 드라이브하여 제 1 표면(12) 상에 도핑된 영역(34)으로서 트랜지스터(10)의 베이스의 외인성 부분을 형성하는 열 산화 사이클이 사용된다. 이것은 매우 낮은 저항의 전기적 접속이 링크(34)와 영역(38) 사이에 형성될 수 있게 한다.
디바이스의 활성 베이스 영역은 표면(12) 상에 도핑된 영역(39)을 형성하기 위해 개구(24)를 통해 표면(12)의 일부를 도핑함으로써 형성된다. 바람직하게, 영역(39)은 산화층(35)을 통해 도펀트들을 기판(11)에 주입함으로써 형성된다. 바람직한 실시예에서, 30KeV의 에너지로 대략 2.5E13의 보론 임플란트가 사용된다.
도 7은 트랜지스터(10) 제조방법의 실시예에 따른 다른 후속 단계를 도시한 것이다. 바람직한 실시예에서, 약 300nm의 도핑되지 않은 폴리실리콘이 개구(24) 내에 증착되고 이어서 이방성 에칭을 하여 층(35)의 측벽들을 따르며 그리고 층(35)의 바닥의 일부를 따라 확장하는 폴리실리콘 필러들(polysilicon fillers; 41)을 남긴다. 이어서, 층(35)의 바닥을 따른 층(35)의 노출된 부분은 이를테면 습식 산화물 에칭 또는 반응성 이온 에칭에 의해 제거하여, 층(35)의 남은 부분을 정렬 스페이서들(36)로서 남긴다.
도 1을 참조하면, 이미터는 스페이서(36) 및 필러(41)에 의해 노출되는 표면(12)의 부분 상에 도핑된 영역(44)으로서 형성된다. 도핑된 영역(44)은 또한 얕 고 영역(39) 내로 짧은 거리로 확장한다. 영역(44)을 형성하기 위해서, 개구(24)의 나머지는 영역(44)을 형성하기 위한 도펀트 원(dopant source)이 될 전도체(43)로 채운다. 전도체(43)는 인으로 도핑되는 폴리실리콘이다. 전도체(43)를 도펀트 원으로서 사용하는 것은 영역(44)의 깊이를 제어하는 것을 용이하게 한다. 이 바람직한 실시예에서, 층(39)의 깊이보다 깊지 않은 깊이로 영역(44)을 도피하는 전도체(43)로부터 도펀트를 드라이브하기 위해 급속 열 어닐링이 사용된다. 전도체(43)는 영역(44)에, 따라서 트랜지스터(10)의 이미터와 전기적 접속을 하는 이미터 전극을 형성함에 유의한다. 전도체(18) 및 링크(34)는 영역들(38, 39)에 의해 형성되는 트랜지스터(10)의 베이스와 전기적 접속을 제공하는 베이스 전극을 형성한다. 알 수 있는 바와 같이, 필러들(41) 및 스페이서들(28, 36)의 폭은 중요하며 트랜지스터(10)의 활성영역들의 치수들을 확정한다. 스페이서(36)의 폭은 활성 베이스 영역의 폭 및 트랜지스터(10)의 이미터의 폭을 확정한다. 스페이서들을 형성하는데 사용되는 단계들은 스켈링이 가능하며 작은 또는 큰 활성 영역들을 갖는 트랜지스터들을 형성하는데 사용될 수 있음을 또한 알 수 있다. 또한, 스페이서들(28, 36) 및 필러(41)를 형성하는데 사용되는 방법들은 실질적으로 수직인 또는 표면(12)에 대해 수직하여 활성요소들의 위치를 정확하게 정하고 트랜지스터의 활성요소들의 간격 및 치수들을 정확하게 결정하는 것을 용이하게 하는 측벽들을 형성한다. 목적은 측벽들을 표면(12)에 대해 완벽하게 수직이 되게 하는 것이다. 그러나, 당분야에 잘 알려진 바와 같이, 표면(12)에 대해 완벽하게 측벽들이 수직이 되지 못하게 하는 얼마간의 공정 및 온도 변동들이 있다. 약 15도까지의 변동은 표면(12)에 대해 정확하게 수직이라는 이상적인 목적으로부터 적절한 변동으로서 간주되는 것이 본 기술에 수립되어 있다.
전술한 바에서, 신규의 디바이스 및 방법이 개시된 것이 명백하다. 다른 특징들 중에서도, 전도체 아래에 오목부를 형성하고 트랜지스터의 베이스 영역을 전기적으로 접촉시키기 위한 전도체 물질로 오목부를 채우는 것이 포함된다. 2개의 서로 다른 전도체들을 사용하는 것은 측벽들이 기판의 표면에 실질적으로 수직이 되게 하는 거의 수직인 측벽들을 갖는 정렬 스페이서들을 형성하는 것을 용이하게 한다. 정렬 스페이서들의 향상된 측벽들은 활성 영역들간에 정렬을 개선하며, 보다 작은 활성영역들을 형성하는 것을 용이하게 하며, 보다 크고 보다 작은 치수들 둘 다로 방법 및 디바이스를 스케일링 할 수 있게 한다.
본 발명의 주 요지는 특정한 바람직한 실시예로 기술되었으나, 많은 대안들 및 변형들이 반도체 기술의 당업자들에게 명백할 것임이 명백하다. 예를 들면, 스페이서들(28)은 옵션이며 어떤 실시예들에선 생략될 수 있다. 또한, 필러들(41)은 도통되는 또는 비도통의 임의의 수의 물질들일 수 있고, 영역(44)은 주입 또는 확산될 수 있고, 영역(38, 39)은 하나의 주입된 층일 수도 있으며, 링크(34)는 다른 도전성 물질일 수도 있다. 또한, 필러들(41)은 이미터 개구를 정의한 후에 제거될 수도 있고, 또는 필러들(41)은 생략될 수도 있으며 표면(12)의 이미터 영역은 포토리소그래픽 공정에 의해 정의될 수도 있다. 영역들(44, 39)을 형성하는 방법이 트랜지스터(10)의 각각의 이미터 및 베이스를 형성하는 것으로서 예시되었으나, 다른 트랜지스터 구조들에 대해서, 각 영역의 기능 및 도핑 프로파일들은 디바이스 요구 조건들에 따라 변경될 수 있다. 또한, 트랜지스터(10)의 부분들은 필드 산화물층 상에 형성될 수도 있다. 구체적으로, 특정한 NPN 트랜지스터 구조에 대해 본 발명의 요지가 기술되었지만, 방법은 PNP 바이폴라 트랜지스터들, 다이오드들, 및 MOS, BiCMOS, 금속 반도체 FET들(MESFET들), HFET, 및 그 외 트랜지스터 구조들에 직접 적용될 수 있다. 당업자들은 예시된 단계들은 단지 예시적인 것이고 반도체 기판(11) 상에 트랜지스터(10)를 형성하는데 요구되는 제조 공정 단계들의 일부만을 구성함을 알 것이다.
본 발명을 통해, 큰 치수와 작은 치수간에 쉽게 스케일링 될 수 있고, 슬롯 가공 또는 플러그 기술들을 사용하지 않으며, 제조비용을 감소시키는 바이폴라 트랜지스터 형성 방법이 제공된다.

Claims (5)

  1. 트랜지스터를 위한 컨택트 구조에 있어서,
    제 1 표면을 갖는 반도체 기판;
    상기 제 1 표면상의 제 1 도핑된 영역;
    상기 제 1 표면상에 있고 상기 제 1 도핑된 영역과 전기적으로 접촉하는 제 2 도핑된 영역;
    상기 제 1 도핑된 영역 위에 놓이는 제 2 표면 및 측벽을 갖는 제 1 전도체; 및
    상기 제 1 전도체의 일부 아래에 놓이고 상기 제 1 도핑된 영역과 전기적으로 접촉하도록 상기 제 2 표면으로부터 확장하며 상기 제 1 전도체의 측벽 상에는 없는 제 2 전도체를 포함하는, 컨택트 구조.
  2. 제 1 항에 있어서, 상기 제 1 전도체의 측벽과 실질적으로 동일 평면에 있는 정렬 스페이서로서, 상기 제 1 전도체의 측벽은 상기 제 1 표면에 실질적으로 수직인, 상기 정렬 스페이서를 더 포함하는, 컨택트 구조.
  3. 제 2 항에 있어서, 상기 정렬 스페이서는 상기 제 2 도핑된 영역 위에 놓이는 개구를 갖는, 컨택트 구조.
  4. 트랜지스터 형성 방법에 있어서,
    제 1 표면을 갖는 반도체 기판을 제공하는 단계;
    상기 제 1 표면의 제 1 부분 위에 놓이는 제 2 표면 및 측벽을 갖는 제 1 전도체를 형성하는 단계;
    상기 제 1 표면의 제 1 부분과 전기적으로 접촉하도록 상기 제 2 표면으로부터 확장하며 상기 제 1 전도체의 측벽 상에는 없는 제 2 전도체를 형성하는 단계;
    상기 제 1 표면 내에 있고 상기 제 2 전도체 아래에 놓이는 제 1 도핑된 영역을 형성하는 단계;
    상기 제 1 표면의 제 2 부분 상에 제 2 도핑된 영역을 형성하는 단계; 및
    상기 제 2 도핑된 영역 위에 놓이고 상기 제 2 도핑된 영역과 전기적으로 접촉하는 제 3 전도체를 형성하는 단계를 포함하는, 트랜지스터 형성 방법.
  5. 반도체 디바이스 형성 방법에 있어서,
    제 1 표면을 갖는 반도체 기판을 제공하는 단계;
    상기 제 1 기판의 제 1 부분 위에 놓이는 제 2 표면 및 측벽을 갖는 제 1 전도체를 형성하는 단계;
    상기 제 2 표면의 부분으로부터 확장하고 상기 제 1 전도체의 상기 측벽 상에는 없는 제 2 전도체를 형성하는 것을 포함하여, 상기 제 2 표면상에 있고 상기 반도체 기판의 상기 제 1 표면의 제 1 부분 상의 제 1 도핑된 영역과 전기적으로 접촉하는 제 2 전도체를 형성하는 단계;
    상기 제 1 표면의 제 2 부분 상에 있고 상기 제 1 도핑된 영역과 전기적으로 접촉하는 제 2 도핑된 영역을 형성하는 단계; 및
    상기 제 2 도핑된 영역 위에 놓이고 상기 제 2 도핑된 영역과 전기적으로 접촉하고 상기 제 1 전도체 또는 상기 제 2 전도체와 접촉하지 않는 제 3 전도체를 형성하는 단계를 포함하는, 반도체 디바이스 형성 방법.
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