CN116403910A - 碳化硅mosfet器件及其制造方法 - Google Patents
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Abstract
本申请涉及半导体技术领域，公开了一种碳化硅MOSFET器件及其制造方法，包括：N+衬底；通过外延生长形成于N+衬底顶层的N型漂移区，N型漂移区的顶层内设有对称排列的P型基区，在P型基区之间设有N型电流扩展区；在N型电流扩展区的中心处设有朝向N型漂移区的沟槽组以及包裹沟槽组的P+功能区；沟槽组包括位于N型漂移区顶层的第一沟槽以及位于第一沟槽底层的第二沟槽，P+功能区包括位于第一沟槽两侧的第一P+扩展区、位于第二沟槽两侧的第二P+扩展区以及位于第二沟槽底层的第三P+扩展区，以N型漂移区的顶层平面为基准，第三P+扩展区的探入深度大于P型基区的探入深度。本申请提高了碳化硅MOSFET器件的UIS能力。
Description
技术领域
本申请涉及半导体技术领域，具体涉及一种碳化硅MOSFET器件及其制造方法。
背景技术
在半导体制造工艺中，碳化硅（SiC）材料是第三代宽禁带半导体材料的典型代表，具有临界击穿电场高、载流子饱和漂移速率高、热导率高等特点，这使其在大功率、高频、高温等半导体器件领域具有广阔的应用前景，特别是碳化硅MOSFET器件。
非箝位感性负载下的开关 (Unclamped Inductive Switching，UIS)是功率MOSFET器件在应用中面临的最极端的电应力情况之一，UIS亦可称为单脉冲耐受能力，UIS失效，通常是由于雪崩效应使寄生NPN双极型晶体管的开启导致的，寄生NPN双极晶体管的导通，导致器件内部同时存在高压和大电流，从而使器件迅速升温，损坏器件；而碳化硅MOSFET器件由于禁带宽度大，使得寄生NPN双极晶体管的开启电压更高，同时碳化硅MOSFET器件的耐高温特性更好，也有利于提高UIS能力，但即使是碳化硅MOSFET器件，也不能完全避免UIS过程中寄生NPN晶体管的寄生导通，由此，如何提供一种具有高UIS能力的碳化硅MOSFET器件，成为一亟需解决的技术问题。
发明内容
鉴于此，本申请提供一种碳化硅MOSFET器件及其制造方法，以提高碳化硅MOSFET器件的UIS能力。
为实现以上目的，根据第一方面，采用的技术方案为：
一种碳化硅MOSFET器件，包括：
N+衬底，所述N+衬底的底层设有漏极金属层；
N型漂移区，通过外延生长形成于所述N+衬底的顶层，所述N型漂移区的顶层设有对称排列的P型基区，在所述P型基区之间设有N型电流扩展区；在所述N型电流扩展区的中心处设有朝向所述N型漂移区的沟槽组以及包裹所述沟槽组的P+功能区；
所述沟槽组包括位于所述N型漂移区顶层的第一沟槽以及位于所述第一沟槽底层的第二沟槽，所述P+功能区包括位于所述第一沟槽两侧的第一P+扩展区、位于所述第二沟槽两侧的第二P+扩展区以及位于所述第二沟槽底层的第三P+扩展区，其中，以所述N型漂移区的顶层平面为基准，所述第三P+扩展区的探入深度大于所述P型基区的探入深度；
所述N型漂移区上还设有栅极组，以及覆盖所述N型漂移区且包裹所述栅极组的源极金属层。
本申请进一步设置为：所述第一沟槽的槽体宽度大于所述第二沟槽的槽体宽度，且所述第一沟槽与所述第二沟槽同心排列，所述第一沟槽与所述第二沟槽内填充有二氧化硅。
本申请进一步设置为：所述第一P+扩展区、所述第二P+扩展区以及所述第三P+扩展区绕于所述第一沟槽和所述第二沟槽，且呈阶梯结构排列。
本申请进一步设置为：所述第一P+扩展区、所述第二P+扩展区以及所述第三P+扩展区绕于所述第一沟槽和所述第二沟槽，且呈弧形结构排列。
本申请进一步设置为：所述P型基区内设有位于所述N型漂移区的顶角处的P+欧姆接触区，以及位于所述P+欧姆接触区一侧的N+源区，所述第一P+扩展区与所述N+源区保持有距离。
本申请进一步设置为：所述栅极组包括部分位于所述N+源区与所述第一P+扩展区上，且对称排列的第一栅氧化层以及第二栅氧化层，所述第一栅氧化层内设有第一多晶硅层，所述第二栅氧化层内设有第二多晶硅层。
本申请进一步设置为：所述第一栅氧化层与所述第二栅氧化层分别横跨所述P型基区和所述N型电流扩展区。
本申请进一步设置为：所述第一P+扩展区暴露于所述第一栅氧化层以及所述第二栅氧化层之外的部分与所述源极金属层相接。
根据第二方面，采用的技术方案为：
一种碳化硅MOSFET器件制造方法，包括：
提供一N+衬底，在所述N+衬底上外延生长出N型漂移区；
光刻且刻蚀所述N型漂移区，在所述N型漂移区的顶层生成沟槽组，所述沟槽组包括位于所述N型漂移区顶层的第一沟槽以及位于所述第一沟槽底层的第二沟槽；
光刻且进行铝离子注入，在N型漂移区内形成包裹所述沟槽组的P+功能区以及对称排列的P+欧姆接触区，所述P+功能区包括位于所述第一沟槽两侧的第一P+扩展区、位于所述第二沟槽两侧的第二P+扩展区以及位于所述第二沟槽底层的第三P+扩展区；
对所述沟槽组进行二氧化硅沉积，以填充所述二氧化硅至所述第二沟槽和所述第一沟槽；
光刻且进行铝离子注入，在N型漂移区内形成涵盖所述P+欧姆接触区的P型基区；
光刻且进行氮离子注入，在所述P型基区之间形成涵盖所述沟槽组和所述P+功能区的N型电流扩展区，以及在所述P型基区内形成位于所述P+欧姆接触区一侧的N+源区；
在所述N型漂移区上形成横跨所述P型基区和所述N型电流扩展区的栅极组；
在所述N型漂移区上沉积覆盖所述栅极组的源极金属层，以及在所述N+衬底的底层沉积漏极金属层。
本申请进一步设置为：所述第一沟槽的槽体宽度大于所述第二沟槽的槽体宽度，以所述N型漂移区的顶层平面为基准，所述第三P+扩展区的探入深度大于所述P型基区的探入深度，所述第一P+扩展区、所述第二P+扩展区以及所述第三P+扩展区绕于所述第一沟槽和所述第二沟槽，且呈阶梯结构排列。
综上所述，与现有技术相比，本申请公开了一种碳化硅MOSFET器件及其制造方法，N+衬底上的N型漂移区内对称排列有P型基区，P型基区之间设有N型电流扩展区，沟槽组设于N型电流扩展区的中心处并包括第一沟槽以及位于第一沟槽底层的第二沟槽，P+功能区包裹沟槽组，且包括位于第一沟槽两侧的第一P+扩展区、位于第二沟槽两侧的第二P+扩展区以及位于第二沟槽底层的第三P+扩展区，其中，以N型漂移区的顶层平面为基准，第三P+扩展区的探入深度大于P型基区的探入深度，即通过上述设置，在MOSFET器件处于雪崩状态下之后，由于第三P+扩展区的深度设计，雪崩电流通过P+功能区流通至源极金属层，从而抑制了MOSFET器件的寄生NPN双极晶体管导通，提高了器件UIS能力。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本实施例的碳化硅MOSFET器件的剖面结构示意图；
图2是本实施例的碳化硅MOSFET器件制造方法的流程图；
图3-图7是本实施例的碳化硅MOSFET器件制造方法的各步骤对应的剖面结构示意图。
附图标记：1、N+衬底；11、漏极金属层；12、源极金属层；2、N型漂移区；3、P型基区；31、P+欧姆接触区；32、N+源区；4、N型电流扩展区；5、沟槽组；51、第一沟槽；52、第二沟槽；6、P+功能区；61、第一P+扩展区；62、第二P+扩展区；63、第三P+扩展区；7、栅极组；71、第一栅氧化层；72、第二栅氧化层；73、第一多晶硅层；74、第二多晶硅层。
具体实施方式
这里将详细的对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性地包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素，此外，本申请不同实施例中具有同样命名的部件、特征、要素可能具有相同含义，也可能具有不同含义，其具体含义需以其在该具体实施例中的解释或者进一步结合该具体实施例中上下文进行确定。
应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或者“单元”的后缀仅为了有利于本申请的说明，其本身没有特定的意义。因此，“模块”、“部件”或者“单元”可以混合地使用。
在本申请的描述中，需要说明的是，术语“上”、“下”、“左”、“右”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
以下将通过具体实施例对本申请所示的技术方案进行详细说明。需要说明的是，以下实施例的描述顺序不作为对实施例优先顺序的限定。
请参考图1，为本实施例的碳化硅MOSFET器件的剖面结构示意图，该碳化硅MOSFET器件，包括：N+衬底1，N+衬底1的底层设有漏极金属层11，N+衬底1的顶层外延生长有N型漂移区2，在N型漂移区2的顶层设有对称排列的P型基区3，在P型基区3之间设有N型电流扩展区4，其中，N型电流扩展区4的中心处设有朝向N型漂移区2的沟槽组5以及包裹沟槽组5的P+功能区6。
在具体实施过程中，碳化硅MOSFET器件通过N型电流扩展区4以及沟槽组5扩展漂移区域，以减小漏电流，且通过N型电流扩展区4能够承受较高的电场强度，提高器件的可靠性和抗电压性能，同时利用沟槽组5外侧的P+功能区6来引导器件雪崩效应的大电流，以此提高器件的UIS能力。
进一步的，沟槽组5包括位于N型漂移区2顶层的第一沟槽51以及位于第一沟槽51底层的第二沟槽52，且第一沟槽51与第二沟槽52内填充有二氧化硅，以降低沟槽表面和侧壁的电阻，从而提高器件的电性能和可靠性，亦可以减少器件漏电流路径，防止电子穿隧效应。
其中，P+功能区6包括位于第一沟槽51两侧的第一P+扩展区61、位于第二沟槽52两侧的第二P+扩展区62以及位于第二沟槽52底层的第三P+扩展区63，其中，以N型漂移区2的顶层平面为基准，第三P+扩展区63的探入深度大于P型基区3的探入深度，以便于通过P+功能区6引导雪崩效应产生的大电流。
需要说明的是，N型漂移区2上还对称设有栅极组7，以及覆盖N型漂移区2且包裹栅极组7的源极金属层12，以便于完善碳化硅MOSFET器件的性能。
在具体实施过程中，P型基区3内设有位于N型漂移区2的顶角处的P+欧姆接触区31，以及位于P+欧姆接触区31一侧的N+源区32，第一P+扩展区61与N+源区32保持有距离，即第一P+扩展区61与N+源区32可视为存在空间隔离。
其中，N+源区32配合源极金属层12发挥器件源极作用，且通过P+欧姆接触区31为N型漂移区2提供一低电阻的连接通道，从而减小漂移区的电阻并提高器件的导通能力。
在本实施例中，第一沟槽51的槽体宽度大于第二沟槽52的槽体宽度，且第一沟槽51与第二沟槽52同心排列，即第一P+扩展区61、第二P+扩展区62以及第三P+扩展区63绕于第一沟槽51和第二沟槽52，且呈阶梯结构排列，结合前述的第三P+扩展区63的探入深度大于P型基区3的探入深度，即如图1所示的B1和B2处的电场峰值比A1和A2处的更高，当碳化硅MOSFET器件发生雪崩效应之后，阶梯结构的P+功能区6由于较P型基区3的深度更深，故雪崩电流优先通过第三P+扩展区63、第二P+扩展区62以及第一P+扩展区61流至源极金属层12，从而抑制了碳化硅MOSFET的寄生NPN双极晶体管导通，提高了器件的UIS能力。
在一些实施例中，第一P+扩展区61、第二P+扩展区62以及第三P+扩展区63亦可绕于第一沟槽51和第二沟槽52，且呈弧形结构排列，即在保证第三P+扩展区63的探入深度大于P型基区3的探入深度的前提下，P+功能区6的结构形式可以为其他形状的表达。
需要说明的是，结合前述结构设计，本实施例的栅极组7相对于N型电流扩展区4、沟槽组5或者P+功能区6对称排列，以此降低了器件的反向传输电容，提高了器件的开关速度。
在一些实施例中，栅极组7包括部分位于N+源区32与第一P+扩展区61上，且对称排列的第一栅氧化层71以及第二栅氧化层72，第一栅氧化层71内设有第一多晶硅层73，第二栅氧化层72内设有第二多晶硅层74，以此通过第一栅氧化层71和第一多晶硅层73配合，以及第二栅氧化层72和第二多晶硅层74配合来构成器件栅极。
其中，第一栅氧化层71与第二栅氧化层72分别横跨P型基区3和N型电流扩展区4，第一P+扩展区61暴露于第一栅氧化层71以及第二栅氧化层72之外的部分与源极金属层12相接，以便于第一P+扩展区61针对雪崩电流的疏导。
综上，本实施例公开的碳化硅MOSFET器件，N+衬底1上的N型漂移区2内对称排列有P型基区3，P型基区3之间设有N型电流扩展区4，沟槽组5设于N型电流扩展区4的中心处并包括第一沟槽51以及位于第一沟槽51底层的第二沟槽52，P+功能区6包裹沟槽组5，且包括位于第一沟槽51两侧的第一P+扩展区61、位于第二沟槽52两侧的第二P+扩展区62以及位于第二沟槽52底层的第三P+扩展区63，其中，以N型漂移区2的顶层平面为基准，第三P+扩展区63的探入深度大于P型基区3的探入深度，以此在MOSFET器件处于雪崩状态下之后，由于第三P+扩展区63的深度设计，雪崩电流通过P+功能区6流通至源极金属层12，从而抑制了MOSFET器件的寄生NPN双极晶体管导通，提高了器件UIS能力。
参考图2以及图3-图7，本实施例还公开了一种碳化硅MOSFET器件制造方法，具体包括：
S101，提供一N+衬底1，在N+衬底1上外延生长出N型漂移区2。
在本步骤中，N+衬底1的形成材料为碳化硅。
S102，光刻且刻蚀N型漂移区2，在N型漂移区2的顶层生成沟槽组5，沟槽组5包括位于N型漂移区2顶层的第一沟槽51以及位于第一沟槽51底层的第二沟槽52。
在本步骤中，参考图3，第一沟槽51的槽体宽度大于第二沟槽52的槽体宽度，且第一沟槽51和第二沟槽52同心设置，以便于沟槽结构规整，以便于通过沟槽扩展器件漂移区。
S103，光刻且进行铝离子注入，在N型漂移区2内形成包裹沟槽组5的P+功能区6以及对称排列的P+欧姆接触区31。
在本步骤中，参考图4，P+功能区6包括位于第一沟槽51两侧的第一P+扩展区61、位于第二沟槽52两侧的第二P+扩展区62以及位于第二沟槽52底层的第三P+扩展区63。
在一些实施例中，第一P+扩展区61、第二P+扩展区62以及第三P+扩展区63绕于第一沟槽51和第二沟槽52，且呈阶梯结构排列。
在一些实施例中，第一P+扩展区61、第二P+扩展区62以及第三P+扩展区63亦可绕于第一沟槽51和第二沟槽52，且呈弧形结构排列。
S104，对沟槽组5进行二氧化硅沉积，以填充二氧化硅至第二沟槽52和第一沟槽51。
在本步骤中，参考图4，对沟槽组5沉积二氧化硅后，可通过反刻工艺保持二氧化硅在沟槽内填充平整。
S105，光刻且进行铝离子注入，在N型漂移区2内形成涵盖P+欧姆接触区31的P型基区3。
在本实施例中，参考图5，以N型漂移区2的顶层平面为基准，第三P+扩展区63的探入深度大于P型基区3的探入深度。
S106，光刻且进行氮离子注入，在P型基区3之间形成涵盖沟槽组5和P+功能区6的N型电流扩展区4，以及在P型基区3内形成位于P+欧姆接触区31一侧的N+源区32。
在本实施例中，在N+源区32形成之后，可通过高温退火，以激活掺杂的杂质。
S107，在N型漂移区2上形成横跨P型基区3和N型电流扩展区4的栅极组7。
在本步骤中，参考图6，栅极组7包括第一栅氧化层71以及第二栅氧化层72，第一栅氧化层71内设有第一多晶硅层73，第二栅氧化层72内设有第二多晶硅层74。
在具体实施过程中，栅极组7的形成可包括：在N型漂移区2上热氧化生长栅氧层，且在栅氧层上沉积多晶硅，刻蚀修正多晶硅后，形成多晶硅层，并基于多晶硅层继续生长包裹多晶硅层的栅氧层，以此得到第一栅氧化层71、第二栅氧化层72、第一多晶硅层73以及第二多晶硅层74。
在一些实施例中，在栅极组7形成之后，还可以通过光刻得到目标孔区域。
S108，参考图7，在N型漂移区2上沉积覆盖栅极组7的源极金属层12，以及在N+衬底1的底层沉积漏极金属层11。
即通过上述工艺形成的碳化硅MOSFET器件，以N型漂移区2的顶层平面为基准，第三P+扩展区63的探入深度大于P型基区3的探入深度，以此在MOSFET器件处于雪崩状态下之后，由于第三P+扩展区63的深度设计，雪崩电流通过P+功能区6流通至源极金属层12，从而抑制了MOSFET器件的寄生NPN双极晶体管导通，提高了器件UIS能力。
以上对本申请进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。
Claims (10)
1.一种碳化硅MOSFET器件，其特征在于，包括：
N+衬底，所述N+衬底的底层设有漏极金属层；
N型漂移区，通过外延生长形成于所述N+衬底的顶层，所述N型漂移区的顶层设有对称排列的P型基区，在所述P型基区之间设有N型电流扩展区；在所述N型电流扩展区的中心处设有朝向所述N型漂移区的沟槽组以及包裹所述沟槽组的P+功能区；
所述沟槽组包括位于所述N型漂移区顶层的第一沟槽以及位于所述第一沟槽底层的第二沟槽，所述P+功能区包括位于所述第一沟槽两侧的第一P+扩展区、位于所述第二沟槽两侧的第二P+扩展区以及位于所述第二沟槽底层的第三P+扩展区，其中，以所述N型漂移区的顶层平面为基准，所述第三P+扩展区的探入深度大于所述P型基区的探入深度；
所述N型漂移区上还设有栅极组，以及覆盖所述N型漂移区且包裹所述栅极组的源极金属层。
2.如权利要求1所述的碳化硅MOSFET器件，其特征在于，所述第一沟槽的槽体宽度大于所述第二沟槽的槽体宽度，且所述第一沟槽与所述第二沟槽同心排列，所述第一沟槽与所述第二沟槽内填充有二氧化硅。
3.如权利要求1所述的碳化硅MOSFET器件，其特征在于，所述第一P+扩展区、所述第二P+扩展区以及所述第三P+扩展区绕于所述第一沟槽和所述第二沟槽，且呈阶梯结构排列。
4.如权利要求1所述的碳化硅MOSFET器件，其特征在于，所述第一P+扩展区、所述第二P+扩展区以及所述第三P+扩展区绕于所述第一沟槽和所述第二沟槽，且呈弧形结构排列。
5.如权利要求1所述的碳化硅MOSFET器件，其特征在于，所述P型基区内设有位于所述N型漂移区的顶角处的P+欧姆接触区，以及位于所述P+欧姆接触区一侧的N+源区，所述第一P+扩展区与所述N+源区保持有距离。
6.如权利要求5所述的碳化硅MOSFET器件，其特征在于，所述栅极组包括部分位于所述N+源区与所述第一P+扩展区上，且对称排列的第一栅氧化层以及第二栅氧化层，所述第一栅氧化层内设有第一多晶硅层，所述第二栅氧化层内设有第二多晶硅层。
7.如权利要求6所述的碳化硅MOSFET器件，其特征在于，所述第一栅氧化层与所述第二栅氧化层分别横跨所述P型基区和所述N型电流扩展区。
8.如权利要求6所述的碳化硅MOSFET器件，其特征在于，所述第一P+扩展区暴露于所述第一栅氧化层以及所述第二栅氧化层之外的部分与所述源极金属层相接。
9.一种碳化硅MOSFET器件制造方法，其特征在于，包括：
提供一N+衬底，在所述N+衬底上外延生长出N型漂移区；
光刻且刻蚀所述N型漂移区，在所述N型漂移区的顶层生成沟槽组，所述沟槽组包括位于所述N型漂移区顶层的第一沟槽以及位于所述第一沟槽底层的第二沟槽；
光刻且进行铝离子注入，在N型漂移区内形成包裹所述沟槽组的P+功能区以及对称排列的P+欧姆接触区，所述P+功能区包括位于所述第一沟槽两侧的第一P+扩展区、位于所述第二沟槽两侧的第二P+扩展区以及位于所述第二沟槽底层的第三P+扩展区；
对所述沟槽组进行二氧化硅沉积，以填充所述二氧化硅至所述第二沟槽和所述第一沟槽；
光刻且进行铝离子注入，在N型漂移区内形成涵盖所述P+欧姆接触区的P型基区；
光刻且进行氮离子注入，在所述P型基区之间形成涵盖所述沟槽组和所述P+功能区的N型电流扩展区，以及在所述P型基区内形成位于所述P+欧姆接触区一侧的N+源区；
在所述N型漂移区上形成横跨所述P型基区和所述N型电流扩展区的栅极组；
在所述N型漂移区上沉积覆盖所述栅极组的源极金属层，以及在所述N+衬底的底层沉积漏极金属层。
10.如权利要求9所述的碳化硅MOSFET器件制造方法，其特征在于，所述第一沟槽的槽体宽度大于所述第二沟槽的槽体宽度，以所述N型漂移区的顶层平面为基准，所述第三P+扩展区的探入深度大于所述P型基区的探入深度，所述第一P+扩展区、所述第二P+扩展区以及所述第三P+扩展区绕于所述第一沟槽和所述第二沟槽，且呈阶梯结构排列。
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