CN103022094A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，具备第1导电型的半导体层；设置在所述半导体层上的第2导电型的基底区域；设置在所述基底区域上的第2导电型的第1接触区域；栅极电极，隔着栅极绝缘膜，设置在贯通所述第1接触区域和所述基底区域并到达所述半导体层的沟槽内；层间绝缘膜，设置在所述沟槽内、所述栅极电极之上，包含第1导电型的杂质元素；第1导电型的源极区域，设置在所述层间绝缘膜与所述第1接触区域之间，与所述层间绝缘膜的侧面相接，延伸到所述基底区域的内部；与所述半导体层电连接的第1主电极；和第2主电极，设置在所述层间绝缘膜上，连接于所述源极区域和所述第1接触区域。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请基于并主张2011年9月21日提交的日本专利申请No.2011-206392的优先权，这里引入参考其全部内容。
技术领域
实施方式总的涉及一种半导体器件及其制造方法。
背景技术
上下电极构造的功率MOSFET(Metal Oxide Semiconductor Field EffectTransistor，金属氧化物半导体场效应晶体管)例如是家庭用电气设备、汽车马达的功率变换等中使用的半导体器件。这种半导体器件由于用于功率，所以需要高耐压。另外，这种元件为了低功耗，需要降低导通动作时的阻抗(下面称为导通阻抗)。
作为降低导通阻抗的手段，有场板(field plate)构造。在场板构造中，隔着栅极绝缘膜在沟槽内设置栅极电极，同时，隔着场板氧化膜，在栅极电极之下设置场板电极。通过设置场板电极，能使MOSFET的漂移层的电阻率降低，所以具有MOSFET的导通阻抗变小的优点。另外，在这种MOSFET中，漂移层的耗尽因场板电极而变容易，维持高耐压。
但是，随着功率MOSFET的细微化，沟槽的间距倾向于越来越窄。若沟槽的间距变小，则夹持在沟槽间的基底(base)区域的宽度会越来越窄。相应地，在基底区域的表面形成的源极区域、在基底区域内形成的载流子去除(日本語：抜き)区域变得细微，源极区域和载流子去除区域各自的对准、细微加工变困难。
发明内容
本发明的实施方式提供一种促进细微化的半导体器件及其制造方法。
实施方式的半导体器件具备第1导电型的半导体层；设置在所述半导体层上的第2导电型的基底区域；设置在所述基底区域上的第2导电型的第1接触区域；栅极电极，隔着栅极绝缘膜，设置在贯通所述第1接触区域和所述基底区域并到达所述半导体层的沟槽内；层间绝缘膜，设置在所述沟槽内、所述栅极电极之上，包含第1导电型的杂质元素；第1导电型的源极区域，设置在所述层间绝缘膜与所述第1接触区域之间，与所述层间绝缘膜的侧面相接，延伸到所述基底区域的内部；与所述半导体层电连接的第1主电极；和第2主电极，设置在所述层间绝缘膜上，连接于所述源极区域和所述第1接触区域。
根据本发明的实施方式，可提供一种促进细微化的半导体器件及其制造方法。
附图说明
图1是涉及第1实施方式的半导体器件的示意图，图1(a)是截面示意图，图1(b)是平面示意图。图1(a)表示图1(b)的X-Y截面。
图2是用于说明涉及第1实施方式的半导体器件的制造过程的截面示意图。
图3是用于说明涉及第1实施方式的半导体器件的制造过程的截面示意图。
图4是用于说明涉及第1实施方式的半导体器件的制造过程的截面示意图。
图5是用于说明涉及第1实施方式的半导体器件的制造过程的截面示意图。
图6是用于说明涉及第1实施方式的半导体器件的制造过程的截面示意图。
图7是用于说明涉及第1实施方式的半导体器件的制造过程的截面示意图。
图8是用于说明涉及第1实施方式的半导体器件的制造过程的截面示意图。
图9是涉及第1实施方式的变形例的半导体器件的截面示意图，图9(a)是第1变形例的截面示意图，图9(b)是第2变形例的截面示意图。
图10是用于说明涉及第1实施方式的半导体器件的制造过程的变形例的截面示意图。
图11是涉及第2实施方式的半导体器件的截面示意图。
图12是用于说明涉及第3实施方式的半导体器件的制造过程的截面示意图。
图13是用于说明涉及第3实施方式的半导体器件的制造过程的截面示意图。
图14是用于说明涉及第3实施方式的半导体器件的制造过程的截面示意图。
图15是用于说明涉及第3实施方式的半导体器件的制造过程的截面示意图。
图16是用于说明涉及第3实施方式的半导体器件的制造过程的截面示意图。
图17是用于说明涉及第3实施方式的另一半导体器件的制造过程的截面示意图。
图18是用于说明涉及第3实施方式的再一半导体器件的制造过程的截面示意图。
图19是用于说明涉及第4实施方式的半导体器件的制造过程的截面示意图。
图20是用于说明涉及第5实施方式的半导体器件的制造过程的截面示意图。
图21是用于说明涉及第6实施方式的半导体器件的制造过程的截面示意图。
图22是用于说明涉及第6实施方式的半导体器件的制造过程的截面示意图。
具体实施方式
以下，参照附图说明实施方式。在下面的说明中，向同一部件附加同一符号，对说明过一次的部件适当省略其说明。
(第1实施方式)
图1是涉及第1实施方式的半导体器件的示意图，图1(a)是截面示意图，图1(b)是平面示意图。图1(a)表示图1(b)的X-Y截面。
涉及第1实施方式的半导体器件1是上下电极构造的功率MOSFET。半导体器件1具备场板构造。半导体器件1例如是n沟道型功率MOSFET。
半导体器件1中，在n+型半导体层10上，设置n型杂质元素的浓度比半导体层10(漏极层)低的n型半导体层11(漂移层)。在半导体层11的表面，分别选择地设置p型的多个基底区域12。在多个基底区域12各自上设置p+型接触区域(第1接触区域)13。例如，在多个基底区域12各自的上侧，接触区域13与基底区域12相接。接触区域13用作载流子去除区域。源极区域14与接触区域13的侧面13w相接。例如，源极区域14对置于接触区域13的侧面13w。源极区域14的厚度例如是0.2μm(微米)～0.5μm。源极区域14从基底区域12各自的表面的一部分到达基底区域12的内部。即，源极区域14的下端14d位于比接触区域13的下表面13d低的位置。接触区域13中包含的p型杂质浓度比源极区域14中包含的n型杂质浓度低。
半导体器件1中，沟槽20贯通在多个基底区域12的各个之间。沟槽20从源极区域14的上端14u到达半导体层11的内部。沟槽20内隔着栅极绝缘膜21设置栅极电极22A。沟槽20内，在栅极电极22A之下，隔着场板绝缘膜25设置场板电极26A。栅极电极22A与场板电极26A之间夹设绝缘膜27。沟槽20内，包含n型杂质元素的层间绝缘膜30设置在栅极电极22A之上和栅极绝缘膜21之上。栅极电极22A的上表面22u位于比接触区域13的上表面13u低的位置。层间绝缘膜30的上表面30u、源极区域14的上端14u和接触区域13的上表面13u共面。即，层间绝缘膜30的上表面30u与源极区域14的上端14u之间无阶差，源极区域14的上端14u与接触区域13的上表面13u之间无阶差。
半导体器件1中，漏极电极(第1主电极)50与半导体层10相接。漏极电极50电连接于半导体层11。在层间绝缘膜30之上设置源极电极(第2主电极)51。既可使源极电极51接地，也可电连接源极电极51与场板电极26A。
源极电极51连接于源极区域14和接触区域13。层间绝缘膜30设置在栅极电极22A与源极电极51之间。层间绝缘膜30与栅极电极22A和源极区域14相接。源极区域14的上端14与半导体层11的背面11r之间的距离比栅极电极22A的上表面22u与半导体层11的背面11r之间的距离长。源极区域14的下端14d与半导体层11的背面11r之间的距离比栅极电极22A的上表面22u与半导体层11的背面11r之间的距离短。源极区域14的下端14d与半导体层11的背面11r之间的距离比接触区域13的下表面13d与半导体层11的背面11r之间的距离短。也可在源极电极51与层间绝缘膜30之间和源极电极51与半导体件之间设置TiW等势垒金属层。
半导体层10、半导体层11、基底区域12、接触区域13和源极区域14的主要成分例如是硅元素(Si)。栅极绝缘膜21和场板绝缘膜25的主要成分例如是氧化硅(SiO2)。栅极电极22A和场板电极26A的材质是多晶硅。该多晶硅中也可包含n型或p型杂质元素。层间绝缘膜30的材质是包含n型或p型杂质元素的氧化硅(SiO2)、包含n型或p型杂质元素的氮氧化硅(SiON)、或包含n型或p型杂质元素的氮化硅(Si3N4)等。漏极电极50的材质是铜(Cu)或铝(Al)等金属。源极电极51的材质是钼(Mo)、铝(Al)、铜(Cu)等金属。
也可将n型、n+型作为第1导电型，将p型、p+型作为第2导电型。作为第1导电型的杂质元素，例如磷(P)、砷(As)等。作为第2导电型的杂质元素，例如硼(B)。
说明半导体器件1的制造过程。
图2～图8是用于说明涉及第1实施方式的半导体器件的制造过程的截面示意图。
首先，如图2(a)所示，准备在半导体层10上形成有半导体层11的半导体基板。在半导体层11的表面中形成图案化后的抗蚀剂层90。
接着，如图2(b)所示，从未由抗蚀剂层90覆盖的半导体层11的表面到内部有选择地形成沟槽20。沟槽20例如通过干蚀刻形成。
接着，如图3(a)所示，去除抗蚀剂层90。
之后，如图3(b)所示，在沟槽20的内侧面，形成场板绝缘膜25。场板绝缘膜25通过对沟槽20内的半导体层11的露出面进行氧化来形成。半导体层11的表面氧化例如通过氧化气氛中的LOCOS(Local Oxidation ofSilicon，硅的局部氧化)来进行。由此，在半导体层11的露出面形成场板绝缘膜25。
接着，如图4(a)所示，在沟槽20内，隔着场板绝缘膜25形成场板电极26A。场板电极26A通过CVD(Chemical Vapor Deposition，化学汽相淀积)形成。
接着，如图4(b)所示，有选择地蚀刻场板绝缘膜25，直到场板电极26A的上端比场板绝缘膜25的上端低。这里，采用湿蚀刻作为蚀刻。
之后，如图5(a)所示，在沟槽20的内侧面，形成栅极绝缘膜21。并且，在场板电极26A之上形成绝缘膜27。栅极绝缘膜21和绝缘膜27例如通过氧化气氛中的热氧化来同时形成。
接着，如图5(b)所示，在沟槽20内，在场板电极26A之上，隔着栅极绝缘膜21形成栅极电极22A。此时，形成栅极电极22A，使得栅极电极22A的上表面22u比半导体层11的表面低。栅极电极22A的上表面22u的高度利用成膜时间及蚀刻来调整。
接着，如图6(a)所示，向位置比栅极电极22A的下端高的半导体层11导入p型杂质元素。由此，将位置比栅极电极22A的下端高的半导体层11改性(日本語：改質)为p型基底区域12。例如通过离子注入来向半导体层11中导入p型杂质元素。
之后，如图6(b)所示，通过进一步向位置比栅极电极22A的上表面22u高的基板区域12中导入p型杂质元素，从而将位置比栅极电极22A的上表面22u高的基底区域12改性为p+型接触区域13。在该阶段，在被细微化的柱状半导体层11的上部的全部区域中，形成浓度比源极区域14低的接触区域13。
接着，如图7(a)所示，利用包含n型杂质元素的层间绝缘膜30覆盖栅极电极22A的上表面22u和接触区域13的上表面13u和侧面13w。层间绝缘膜30例如是包含磷(P)的PSG(Phosphor Silicate Glass，磷硅玻璃)膜。层间绝缘膜30中的磷(P)的杂质浓度既可均匀，也可不均匀。例如，为了促进后述的磷(P)向接触区域13内的热扩散，也可越是层间绝缘膜30与接触区域13相接的一侧，使用杂质浓度越高的层间绝缘膜30。
接着，如图7(b)所示，将层间绝缘膜30中包含的n型杂质元素导入接触区域13的上表面13u和侧面13w、及基底区域12的表面12u的一部分中。例如，若对层间绝缘膜30实施加热处理，则层间绝缘膜30中包含的n型杂质元素通过热扩散，导入接触区域13的上表面13u和侧面13w中。并且，n型杂质元素还导入基底区域12的表面12u的一部分中。作为加热处理，采用急热退火处理(Rapid Thermal Anneal，RTA，快速加热退火)。由此，将接触区域13的上表面13u和侧面13w与基底区域12的表面12u的一部分改性为n+型源极区域14。
即，从层间绝缘膜30扩散了磷(P)的部分的接触区域13极性反转，在该部分形成极薄的源极区域14。与此同时，在半导体层11的上部中央部分形成细微化后的接触区域13。
接着，如图8(a)所示，例如通过湿蚀刻来蚀刻层间绝缘膜30，使接触区域13的上表面13u形成的源极区域14从层间绝缘膜30的上表面30u露出。
接着，如图8(b)所示，去除在接触区域13的上表面13u形成的源极区域14，以便在接触区域13的侧面13w和基底区域12的表面12u的一部分残留源极区域14。在接触区域13的上表面13u形成的源极区域14例如通过干蚀刻、湿蚀刻、CMP(Chemical Mechanical Polishing，化学机械抛光)等去除。
通过去除在接触区域13的上表面13u形成的源极区域14，从而在接触区域13的侧面13w和基底区域12的表面12u的一部分一体形成的源极区域14分离。另外，在该阶段，层间绝缘膜30的上表面30u、源极区域14的上端14u和接触区域13的上表面13u共面。
之后，如图1所示，形成电连接于半导体层11的漏极电极50、及在层间绝缘膜30上连接于源极区域14和接触区域13的源极电极51。由此，形成涉及第1实施方式的半导体器件1。
根据第1实施方式，对层间绝缘膜30实施急热退火处理，n型杂质元素扩散到漂移层上方的接触区域13。通过该急热退火处理，杂质扩散停止于极浅处，结果，形成极薄的源极区域14。另外，因为层间绝缘膜30的材质是绝缘层，所以关于杂质元素的层间绝缘膜30的扩散系数极低。因此，抑制杂质元素在层间绝缘膜30中的热扩散，不会将过剩量的杂质元素导入接触区域13中。由此，形成包含高浓度杂质元素且极薄的源极区域14。源极区域14的杂质浓度例如是3×1019(atoms/cm3)～3×1020(atoms/cm3)。结果，源极区域14的电阻率变低，形成导通阻抗低的半导体器件1。
例如，若通过离子注入形成这种高浓度的源极区域14，则有可能因过剩的离子注入，源极区域14非晶化。在第1实施方式中，形成不引起这种非晶化、极薄且高浓度的源极区域14。
根据第1实施方式，层间绝缘膜30兼备：栅极电极22A与源极电极51之间的层间绝缘膜、及用于形成源极区域14的杂质元素的供给源。由此，可以低成本制造半导体器件1。
根据第1实施方式，不必使用PEP(Photo Engraving Process，照片雕刻工艺)工序来定位源极区域14。即，n型杂质元素的扩散自整合(自对齐)地产生。因此，即便进行半导体层11的细微化，也能高精度定位源极区域14。
根据第1实施方式，在形成源极区域14之前，在由沟槽20夹持的半导体层11上部的全部区域中，形成接触区域13。因此，接触区域13不依赖于PEP工序形成。接触区域13中包含的杂质浓度设定得比源极区域14中包含的杂质浓度低。另外，通过急热退火处理，自整合地形成源极区域14。因此，在以高精度使源极区域14极薄化(细微化)的同时，也以高精度使接触区域13细微化。
但是，已知使接触区域13深深插入到基底区域12的内部的元件。不过在这种元件中，若接触区域13的厚度因制造加工而有差异，则接触区域13有可能深入到基底区域12中。在这种情况下，有时高浓度的接触区域13接近沟道，MOS的阈值电压(Vth)比目标值增加。相反，根据第1实施方式，接触区域13比源极区域14浅。因此，接触区域13也不接近沟道，MOS的阈值电压(Vth)不增加。
根据第1实施方式，层间绝缘膜30的上表面30u、源极区域14的上端和接触区域13的上表面13u共面。因此，源极电极51与层间绝缘膜30之间和源极电极51与半导体件之间设置的势垒金属层中难以产生阶差。若势垒金属层中产生阶差，则阶差部分的膜厚变得极薄，有可能发生源极电极51中的金属成分从该阶差部分泄漏到源极电极51中或接触区域13中的穿透(spike)效应。根据第1实施方式，因为势垒金属层中难以产生阶差，所以难以引起这种穿透效应。另外，因为势垒金属层中难以产生阶差，所以也能极薄地形成势垒金属层。由此，能将势垒金属层的材料费抑制得低，缩短势垒金属层的制造时间。另外，因为层间绝缘膜30的上表面30u、源极区域14的上端14u和接触区域13的上表面13u共面，所以源极区域14的上端确实地接触源极电极51。结果，源极区域14与源极电极的接触性良好。
根据第1实施方式，若设半导体层10、11为p型，基底区域12为n型，使用例如包含硼(B)的BSG(Boron Silicate Glass，硼硅玻璃)膜作为层间绝缘膜30，则形成极性与n沟道型功率MOSFET反转的p沟道型功率MOSFET。
图9是涉及第1实施方式的变形例的半导体器件的截面示意图，图9(a)是第1变形例的截面示意图，(b)是第2变形例的截面示意图。
图9(a)所示的半导体器件2的基本构造与半导体器件1相同。但是，半导体器件2中，场板电极26B的上端由栅极电极22B夹持。在场板电极26B的上端与栅极电极22B之间设置绝缘膜28。
半导体器件2的源极区域14和接触区域13由与半导体器件1的源极区域14和接触区域13的制造过程一样的制造过程来形成。因此，即便半导体器件2中，也在以高精度使源极区域14极薄化的同时，也以高精度使接触区域13细微化。
图9(b)所示的半导体器件3的基本构造与半导体器件1相同。但是，场板电极26C与栅极电极22C对置的面各自平坦。另外，由沟槽20和与沟槽20相邻的其他沟槽20夹持的基底区域12的宽度比由沟槽20和其他沟槽20夹持的半导体层11的一部分的宽度宽。半导体器件3中，由沟槽20夹持的接触区域13的宽度比半导体器件1中由沟槽20夹持的接触区域13的宽度宽。
因此，半导体器件3与半导体器件1相比，载流子能经接触区域13向源极电极51流过的效果增加。结果，半导体器件3的雪崩耐量比半导体器件1的雪崩耐量进一步增加。
另外，半导体器件1可由其他制造过程来制造。
图10是用于说明涉及第1实施方式的半导体器件的制造过程的变形例的截面示意图。
例如，图2(a)至图7(a)的制造过程相同，从图7(a)的状态开始，向层间绝缘膜30实施蚀刻。该状态示于图10(a)中。
在图10(a)中，示出栅极电极22A的上表面22u和接触区域13的侧面13w被包含n型杂质元素的层间绝缘膜30覆盖的状态。层间绝缘膜30的上表面30u与接触区域13的上表面13u共面。接触区域13的上表面13u露出。
接着，如图10(b)所示，向层间绝缘膜30实施急热退火处理，将层间绝缘膜30中包含的n型杂质元素导入接触区域13的侧面13w与基底区域12的表面12u的一部分。由此，将接触区域13的侧面13w与基底区域12的表面12u的一部分改性为n型源极区域14。
之后，如图1所示，在电连接于半导体层11的漏极电极50与层间绝缘膜30上，形成连接于源极区域14和接触区域13的源极电极51。利用这种制造过程也可形成涉及第1实施方式的半导体器件1。
若经过图10所示的制造过程，则不像图8示例的那样对在接触区域13的上表面13u形成的源极区域14进行蚀刻，而形成源极区域14。
(第2实施方式)
图11是涉及第2实施方式的半导体器件的截面示意图。
涉及第2实施方式的半导体器件4的基本构造与半导体器件1相同。但是，半导体器件4中栅极电极22A与源极电极51电连接。并且，半导体器件4中，通过将源极区域12中的p型杂质浓度设定得低，从而例如将阈值电压(Vth)设定为0.1V左右。
半导体器件4中，可将栅极电极22A和源极电极51设为阳极电极，将漏极电极50设为阴极电极。即，半导体器件4可视为2端子构造的栅极自偏压型二极管。
半导体器件4中，向阳极电极(栅极电极22A和源极电极51)施加正电位，向阴极电极(漏极电极50)施加负电位(正向偏压)时，栅极绝缘膜21附近的基底区域12反转，在栅极绝缘膜21附近的基底区域12中形成沟道，在阳极电极与阴极电极之间流过电流。
另外，半导体器件4中，向阳极电极施加负电位，向阴极电极施加正电位(反向偏压)时，栅极绝缘膜21附近的基底区域12中不形成沟道，在阳极电极与阴极电极之间不流过电流。当反向偏压时，尽管通过基底区域12与半导体层11的界面(pn结面)流过微量电流，但该微量电流的电流值与正向偏压时的电流相比极小。因此，半导体器件4示出良好的整流作用。另外，当反向偏压时，因为向栅极电极22A施加负电位，所以在栅极绝缘膜21附近的基底区域12中感应正电荷。因此，从pn结面延伸到基底区域12侧的耗尽层难以到达源极区域14。由此，半导体器件4中难以引起所谓的穿通(Punch-through)。
另外，因为半导体器件4具备场板电极26A，所以能将半导体层11中含有的杂质浓度设定得高。因此，半导体层11的电阻率变低，二极管正向流过电流所需的电压(正向电压降(VF))变低。
另外，在半导体器件4中，通过将基底区域12中含有的杂质浓度设定得更低，能形成常导通型二极管。根据常导通型半导体器件4，若向阳极电极施加正电位，则基底区域12更强地反转，流过沟道的电流进一步增加。因此，正向电压降(VF)进一步降低。
(第3实施方式)
图12～图16是用于说明涉及第3实施方式的半导体器件的制造过程的截面示意图。
在第3实施方式中，在形成场板电极26A之后，向半导体层11的上部11u导入p型杂质元素。半导体层11的上部11u例如定义为场板电极26A上方的半导体层11的部分。
首先，准备上述图5(a)的状态。接着，如图12(a)所示，与半导体层的背面11r的法线91非平行地将例如硼(B)等p型杂质元素入射到半导体层11的上部11u。法线91与硼的入射方向所成的角θ例如是0～70°。具体地，θ为60°。
在图12(a)所示的阶段中，例如从图的右侧向左侧方向，向由相邻的沟槽20夹持的半导体11的上部11u注入硼。在硼的注入中，调整硼的入射能量、剂量、入射角度等。并且，如图12(b)所示，从图的左侧向右侧方向，向由相邻的沟槽20夹持的半导体11的上部11u注入硼。此时的θ是0～70°。具体地，θ为60°。其他条件与图12(a)所示的阶段相同。
由此，在半导体层11的上部11u内形成从半导体层11的上部11u的表面向半导体层10延伸的p型接触区域16A。在第3实施方式中，通过控制θ进行调整，使接触区域16A的下端16Ad比后述的基底区域12的下表面低。
接着，如图13(a)所示，在沟槽20内，在场板电极26A上隔着栅极绝缘膜21形成栅极电极22A。此时，形成栅极电极22A，使栅极电极22A的上表面22u比半导体层11的表面低。栅极电极22A的上表面22u的高度利用成膜时间或蚀刻来调整。
接着，如图13(b)所示，向位置比栅极电极22A的下端高的半导体层11导入p型杂质元素。由此，将位置比栅极电极22A的下端高的半导体层11改性为p型基底区域12。例如通过离子注入来向半导体层11中导入p型杂质元素。这里，调整成基底区域12中包含的p型杂质浓度比接触区域16A中包含的p型杂质浓度低。
接着，如图14(a)所示，通过向位置比栅极电极22A的上表面22u高的基底区域12进一步导入p型杂质元素，从而将位置比栅极电极22A的上表面22u高的基底区域12改性为p+型接触区域13。在该阶段中，在被细微化的柱状半导体层11的上部的全部区域中，形成浓度比源极区域14低的接触区域13。调整成接触区域13中包含的p型杂质浓度比接触区域16A中包含的p型杂质浓度高。
之后，如图14(b)所示，由包含n型杂质元素的层间绝缘膜30覆盖栅极电极22A的上表面22u和接触区域13的上表面13u和侧面13w。层间绝缘膜30例如是包含磷(P)的PSG膜。层间绝缘膜30中的磷(P)的杂质浓度既可均匀，也可不均匀。例如，为了促进后述的磷(P)向接触区域13内的热扩散，也可越是层间绝缘膜30与接触区域13相接的一侧，使用杂质浓度越高的层间绝缘膜30。
接着，如图15(a)所示，将层间绝缘膜30中包含的n型杂质元素导入接触区域13的上表面13u和侧面13w与基底区域12的表面12u的一部分中。例如，若对层间绝缘膜30实施加热处理，则层间绝缘膜30中包含的n型杂质元素通过热扩散，导入接触区域13的上表面13u和侧面13w中。并且，n型杂质元素还导入基底区域12的表面12u的一部分中。作为加热处理，采用急热退火处理。由此，将接触区域13的上表面13u和侧面13w与基底区域12的表面12u的一部分改性为n+型源极区域14。
即，从层间绝缘膜30扩散磷(P)的部分的接触区域13极性反转，在该部分形成极薄的源极区域14。与此同时，在半导体层11的上部中央部分形成细微化后的接触区域13。
接着，如图15(b)所示，例如通过湿蚀刻来蚀刻层间绝缘膜30，使在接触区域13的上表面13u形成的源极区域14从层间绝缘膜30的上表面30u露出。
接着，如图16(a)所示，去除在接触区域13的上表面13u形成的源极区域14，以便在接触区域13的侧面13w和基底区域12的表面12u的一部分中残留源极区域14。在接触区域13的上表面13u形成的源极区域14例如通过干蚀刻、湿蚀刻、CMP等去除。
通过去除在接触区域13的上表面13u形成的源极区域14，从而在接触区域13的侧面13w和基底区域12的表面12u的一部分一体形成的源极区域14分离。另外，在该阶段，层间绝缘膜30的上表面30u、源极区域14的上端14u和接触区域13的上表面13u共面。
之后，如图16(b)所示，形成电连接于半导体层11的漏极电极50、及在层间绝缘膜30上连接于源极区域14和接触区域13的源极电极51。由此，形成涉及第3实施方式的半导体器件5。
半导体器件5在具备半导体器件1的构成的同时，还具备连接于接触区域13的p型接触区域16A。接触区域16A从接触区域13延伸到半导体层11侧。接触区域16A的下端16Ad与半导体层11的背面11r之间的距离比源极区域14的下端14d与半导体层11的背面11r之间的距离短。即，接触区域16A的下端16Ad位于比源极区域14的下端14d低的位置。接触区域16A中包含的p型杂质浓度比接触区域13中包含的p型杂质浓度低，比基底区域12中包含的p型杂质浓度高或为相同程度。
另外，半导体器件5中，接触区域16A的下端16Ad与半导体层11的背面11r之间的距离比基底区域12的下表面与半导体层11的背面11r之间的距离短。即，半导体器件5中，接触区域16A突出到半导体层11。
根据第3实施方式，因为除接触区域13外，还设置有用作载流子去除区域的接触区域16A，所以空穴更容易通过接触区域16A排出。由此，半导体器件5与半导体器件1相比，雪崩耐量进一步增加。
另外，在第3实施方式中，形成接触区域16A的定时不限于上述顺序。
图17和图18是用于说明涉及第3实施方式的另一半导体器件的制造过程的截面示意图。
首先，如图17(a)所示，事先准备与图6(b)相同的状态。即，在半导体层11上，形成基底区域12和接触区域13。
之后，如图17(b)所示，对半导体层11的上部11u实施上述倾斜离子注入。由此，在半导体层11的上部11u内形成从半导体层11的上部11u的表面向半导体层10延伸的接触区域16A。另外，因为接触区域16A的杂质浓度比接触区域13的杂质浓度低，所以图17(b)中，用虚线表示接触区域13内的接触区域16A。
之后，通过图14(b)之后的制造过程来形成半导体器件5。通过这种顺序，也可形成接触区域16A。
另外，如图18(a)所示，事先准备与图6(a)相同的状态。即，在半导体层11上事先形成基底区域12。
之后，如图18(b)所示，对半导体层11的上部11u实施上述倾斜离子注入。由此，在半导体层11的上部11u内形成从半导体层11的上部11u的表面向半导体层10延伸的接触区域16A。之后，通过图14(a)之后的制造过程来形成半导体器件5。通过这种顺序，也可形成接触区域16A。
根据图17和图18所示的制造过程，即便为了实现基底区域12的活性化而实施热处理(例如900～950℃)，也因为在该热处理后经过形成接触区域16A的过程，所以接触区域16A内的杂质元素不会被基底区域12的活性化处理热扩散。
另外，存在利用PEP工序来形成接触区域16A的方法。但是，若使用PEP工序，则制造工序会相应增加。另外，由沟槽20夹持的半导体层11是细柱状。因此，若使用PEP工序，则有可能接触区域16A的位置偏离目标位置。例如，有可能接触区域16A会与基底区域12的沟道重叠。另外，PEP工序后，在如图13所示深深地形成接触区域16A的下端16Ad的情况下，在离子注入的垂直入射(θ＝0°)中，需要3～4次的离子注入工序。另外，在垂直入射的离子注入中，为了深深地形成接触区域16A的下端16Ad，有意增大底层结构(インプラ)加速，所以有时产生离子的横向散射。结果，MOS的阈值电压(Vth)会变动。
相反，在第3实施方式中，不需要PEP工序。因此，接触区域16A的位置不易偏差。另外，当深深地形成接触区域16A的下端16d时，如图12(a)(b)所示，从左右共计2次的倾斜离子注入就足以。并且，杂质元素通过硅的宽度为其1/2左右，所以散射的影响小。
(第4实施方式)
图19是用于说明涉及第4实施方式的半导体器件的制造过程的截面示意图。
在第4实施方式中，在形成场板电极26A之后，在半导体层11的上部11u导入p型杂质元素。
首先，准备上述图5(a)的状态。接着，如图19(a)所示，与半导体层的背面11r的法线91非平行地将例如硼(B)等p型杂质元素入射到半导体层11的上部11u。法线91与硼的入射方向所成的角θ例如是0～70°。具体地，θ为65°。
例如从图的右侧向左侧的方向和从图的左侧向右侧的方向，向由相邻的沟槽20夹持的半导体11的上部11u注入硼。在硼的注入中，调整硼的入射能量、剂量、入射角度等。此时的θ设定得比第3实施方式的θ小。
由此，在半导体层11的上部11u内形成从半导体层11的上部11u的表面向半导体层10延伸的p型接触区域16B。在第4实施方式中，通过控制θ进行调整，使接触区域16B的下端16Bd比接触区域16A的下端16Ad浅。
接着，经与上述图13(a)至图16(a)同样的过程，形成图19(b)所示的半导体器件6。也可在半导体器件6中设置漏极电极50和源极电极51。
半导体器件6具备半导体器件1的构成，同时，还具备连接于接触区域13的p型接触区域16B。接触区域16B从接触区域13延伸到半导体层11侧。接触区域16B的下端16Bd与半导体层11的背面11r之间的距离比源极区域14的下端14d与半导体层11的背面11r之间的距离短。即，接触区域16B的下端16Bd位于比源极区域14的下端14d低的位置。接触区域16B中包含的p型杂质浓度比接触区域13中包含的p型杂质浓度低，比基底区域12中包含的p型杂质浓度高或为相同程度。
另外，半导体器件6中，接触区域16B的下端16Bd与半导体层11的背面11r之间的距离与基底区域12的下表面与半导体层11的背面11r之间的距离大致相同。即，半导体器件6中，接触区域16B的下端16Bd位于基底区域12的下表面。
根据第4实施方式，因为除接触区域13外，还设置有用作载流子去除区域的接触区域16B，所以空穴更容易通过接触区域16B排出。由此，半导体器件6与半导体器件1相比，雪崩耐量进一步增加。
另外，第4实施方式也如第3实施方式那样，也可在形成接触区域13或基底区域12之后，向半导体层11的上部11u导入p型杂质元素，形成接触区域16B。
(第5实施方式)
图20是用于说明涉及第5实施方式的半导体器件的制造过程的截面示意图。
在第5实施方式中，在形成场板电极26A之后，向半导体层11的上部11u导入p型杂质元素。
首先，准备上述图5(a)的状态。接着，如图20(a)所示，与半导体层的背面11r的法线91非平行地将例如硼(B)等p型杂质元素入射到半导体层11的上部11u。法线91与硼的入射方向所成的角θ例如是0～70°。具体地，θ为70°。即，在第3～第5实施方式中，以θ为60°以上、70°以下的范围实施倾斜离子注入。
例如从图的右侧向左侧的方向和从图的左侧向右侧的方向，向由相邻的沟槽20夹持的半导体11的上部11u注入硼。在硼的注入中，调整硼的入射能量、剂量、入射角度等。此时的θ设定得比第4实施方式的θ小。
由此，在半导体层11的上部11u内形成从半导体层11的上部11u的表面向半导体层10延伸的p型接触区域16C。在第5实施方式中，通过控制θ进行调整，使接触区域16C的下端16Cd比接触区域16B的下端16Bd浅。
之后，经与上述图13(a)至图16(a)同样的过程，形成图20(b)所示的半导体器件7。也可在半导体器件7中设置漏极电极50和源极电极51。
半导体器件7具备半导体器件1的构成，同时，还具备连接于接触区域13的p型接触区域16C。接触区域16C从接触区域13延伸到半导体层11侧。接触区域16C的下端16Cd与半导体层11的背面11r之间的距离比源极区域14的下端14d与半导体层11的背面11r之间的距离短。即，接触区域16C的下端16Cd位于比源极区域14的下端14d低的位置。接触区域16C中包含的p型杂质浓度比接触区域13中包含的p型杂质浓度低，比基底区域12中包含的p型杂质浓度高或为相同程度。
另外，半导体器件7中，接触区域16C的下端16Cd与半导体层11的背面11r之间的距离比基底区域12的下表面与半导体层11的背面11r之间的距离长。即，半导体器件7中，接触区域16C的下端16Cd位于基底区域12的下表面的上侧。
根据第5实施方式，因为除接触区域13外，还设置有用作载流子去除区域的接触区域16C，所以空穴更容易通过接触区域16C排出。由此，半导体器件7与半导体器件1相比，雪崩耐量进一步增加。
另外，第5实施方式也如第3实施方式那样，也可在形成接触区域13或基底区域12之后，向半导体层11的上部11u导入p型杂质元素，形成接触区域16C。
(第6实施方式)
图21和图22是用于说明涉及第6实施方式的半导体器件的制造过程的截面示意图。
在第6实施方式中，如图21(a)所示，准备上述图20(a)的状态。即，在基底区域12内形成接触区域16C。之后，在第6实施方式中，不形成接触区域13。
接着，如图21(b)所示，由包含n型杂质元素的层间绝缘膜30覆盖栅极电极22A的上表面和基底区域12。
接着，如图22(a)所示，将层间绝缘膜30中包含的n型杂质元素导入到基底区域12的表面12u。例如，若对层间绝缘膜30实施加热处理，则层间绝缘膜30中包含的n型杂质元素通过热扩散，导入到基底区域12的表面12u。作为加热处理，采用急热退火处理。由此，将基底区域12的表面12u改性为n+型源极区域14。
即，从层间绝缘膜30扩散磷(P)的部分的基底区域12极性反转，在该部分形成极薄的源极区域14。
如图22(b)所示，例如通过湿蚀刻来蚀刻层间绝缘膜30，再进一步去除源极区域14的一部分，以在基底区域12的表面12u的一部分残留源极区域14。源极区域14的一部分例如通过干蚀刻、湿蚀刻、CMP等去除。
通过去除源极区域14的一部分，在基底区域12的表面一体形成的源极区域14分离。另外，在该阶段，层间绝缘膜30的上表面30u、源极区域14的上端14u共面。
利用这种制造过程形成半导体器件8。在半导体器件8中，在基底区域12的上侧，接触区域16与基底区域12相接。源极区域14对置于接触区域16C的侧面。也可在半导体器件8中设置漏极电极50与源极电极51。
半导体器件8构成为从半导体器件1的构成中去除接触区域13，但具备接触区域16C来代替接触区域13。接触区域16C从基底区域12的表面延伸到半导体层11侧。接触区域16C的下端16Cd与半导体层11的背面11r之间的距离比源极区域14的下端14d与半导体层11的背面11r之间的距离短。即，接触区域16C的下端16Cd位于比源极区域14的下端14d低的位置。接触区域16C中包含的p型杂质浓度比基底区域12中包含的p型杂质浓度高或为相同程度。例如，形成涉及第6实施方式的接触区域16C时的剂量为1×1017(atoms/cm3)。
根据第6实施方式，因为设置有用作载流子去除区域的接触区域16C，所以空穴容易通过接触区域16C排出。由此，半导体器件8具有高的雪崩耐量。
以上参照具体例来说明了实施方式。但是，实施方式不限于这些具体例。即，本领域技术人员对这些具体例适当加以设计变更后的方案只要具备实施方式的特征，则也包含在实施方式的范围中。上述各具体例具备的各要素及其配置、材料、条件、形状、尺寸等是示例，不加以限定，可适当变更。
另外，上述各实施方式具备的各要素只要技术上可行，可复合，组合这些实施方式的方案只要包含实施方式的特征，则也包含在实施方式的范围中。另外，在实施方式的思想范畴下，本领域技术人员能想到各种变更例及修正例，理解为这些变更例及修正例也属于实施方式的范围。
尽管已描述了特定实施方式，但这些实施方式仅以示例出现，不用于限制本发明的范围。这里描述的新的发明实际上可以多种其他方式实施，并且，在不脱离本发明精神之下可对这里描述的实施方式进行不同的省略、替代和改变。下面的权利要求及其等同描述用于覆盖落入本发明范围和精神中的这种方式或变更。

Claims (20)

1.一种半导体器件，具备：
第1导电型的半导体层；
设置在所述半导体层上的第2导电型的基底区域；
设置在所述基底区域上的第2导电型的第1接触区域；
栅极电极，隔着栅极绝缘膜，设置在贯通所述第1接触区域和所述基底区域并到达所述半导体层的沟槽内；
层间绝缘膜，设置在所述沟槽内、所述栅极电极之上，包含第1导电型的杂质元素；
第1导电型的源极区域，设置在所述层间绝缘膜与所述第1接触区域之间，与所述层间绝缘膜的侧面相接，延伸到所述基底区域的内部；
与所述半导体层电连接的第1主电极；和
第2主电极，设置在所述层间绝缘膜上，与所述源极区域和所述第1接触区域连接。
2.根据权利要求1所述的半导体器件，其特征在于，
所述源极区域中包含的第1导电型的杂质元素与所述层间绝缘膜中包含的杂质元素相同。
3.根据权利要求1所述的半导体器件，其特征在于，
所述源极区域的上端与所述半导体层的背面之间的距离比所述栅极电极的上表面与所述半导体层的背面之间的距离长。
4.根据权利要求1所述的半导体器件，其特征在于，
还具备场板电极，设置在所述沟槽内、所述栅极电极之下，隔着场绝缘膜与所述半导体层对置。
5.根据权利要求4所述的半导体器件，其特征在于，
具有贯通所述第1接触区域和所述基底区域的多个所述沟槽，
相邻的2个所述沟槽间夹持的所述基底区域比与之相接的所述半导体层的一部分、即所述相邻的2个所述沟槽间的所述半导体层的最小宽度宽。
6.根据权利要求1所述的半导体器件，其特征在于，
所述源极区域的下端与所述半导体层的所述背面之间的距离比所述第1接触区域的下表面与所述半导体层的所述背面之间的距离短。
7.根据权利要求1所述的半导体器件，其特征在于，
所述层间绝缘膜的上表面、所述源极区域的上端和所述第1接触区域的上表面共面。
8.根据权利要求1所述的半导体器件，其特征在于，
所述第1接触区域中包含的第2导电型的杂质浓度比所述源极区域中包含的第1导电型的杂质浓度低。
9.根据权利要求1所述的半导体器件，其特征在于，
所述栅极电极与所述第2主电极电连接。
10.根据权利要求1所述的半导体器件，其特征在于，
还具备与所述第1接触区域连接的第2导电型的第2接触区域，
所述第2接触区域从所述第1接触区域延伸到所述半导体层侧，
所述第2接触区域的下端与所述半导体层的所述背面之间的距离比所述源极区域的下端与所述半导体层的所述背面之间的距离短。
11.根据权利要求10所述的半导体器件，其特征在于，
所述第2接触区域的下端与所述半导体层的所述背面之间的距离比所述基底区域的下表面与所述半导体层的所述背面之间的距离短。
12.根据权利要求10所述的半导体器件，其特征在于，
所述第2接触区域的下端与所述半导体层的所述背面之间的距离与所述基底区域的下表面与所述半导体层的所述背面之间的距离相同。
13.根据权利要求10所述的半导体器件，其特征在于，
所述第2接触区域的下端与所述半导体层的所述背面之间的距离比所述基底区域的下表面与所述半导体层的所述背面之间的距离长。
14.根据权利要求10所述的半导体器件，其特征在于，
所述第2接触区域中包含的第2导电型的杂质浓度比所述第1接触区域中包含的第2导电型的杂质浓度低，比所述基底区域中包含的第2导电型的杂质浓度高。
15.一种半导体器件的制造方法，具备如下工序：
从第1导电型的半导体层的表面向内部有选择地形成沟槽的工序；
在所述沟槽内隔着场板绝缘膜，形成场板电极的工序；
在所述沟槽内、所述场板电极之上，隔着栅极绝缘膜形成栅极电极，以使得形成所述栅极电极时，所述栅极电极的上表面比所述半导体层的表面低的工序；
通过向位置比所述栅极电极的下端高的所述半导体层导入第2导电型的杂质元素，将位置比所述栅极电极的所述下端高的所述半导体层改性为第2导电型的基底区域的工序；
通过向位置比所述栅极电极的所述上表面高的所述基底区域进一步导入第2导电型的所述杂质元素，从而将位置比所述栅极电极的所述上表面高的所述基底区域改性为第2导电型的第1接触区域的工序；
由包含第1导电型的杂质元素的层间绝缘层覆盖所述栅极电极的所述上表面和所述第1接触区域的侧面的工序；
通过将所述层间绝缘层中包含的第1导电型的所述杂质元素导入所述第1接触区域的所述侧面与所述基底区域的表面的一部分，从而将所述第1接触区域的所述侧面与所述基底区域的所述表面的所述一部分改性为第1导电型的源极区域的工序；和
形成与所述半导体层电连接的第1主电极，并在所述层间绝缘层上形成与所述源极区域和所述第1接触区域连接的第2主电极的工序。
16.一种半导体器件的制造方法，具备如下工序：
从第1导电型的半导体层的表面向内部有选择地形成沟槽的工序；
在所述沟槽内隔着场板绝缘膜，形成场板电极的工序；
在所述沟槽内、所述场板电极上，隔着栅极绝缘膜形成栅极电极，以使得形成所述栅极电极时，所述栅极电极的上表面比所述半导体层的表面低的工序；
通过向位置比所述栅极电极的下端高的所述半导体层导入第2导电型的杂质元素，将位置比所述栅极电极的所述下端高的所述半导体层改性为第2导电型的基底区域的工序；
通过向位置比所述栅极电极的所述上表面高的所述基底区域进一步导入第2导电型的所述杂质元素，从而将位置比所述栅极电极的所述上表面高的所述基底区域改性为第2导电型的第1接触区域的工序；
由包含第1导电型的杂质元素的层间绝缘层覆盖所述栅极电极的所述上表面和所述第1接触区域的上表面和侧面的工序；
通过将所述层间绝缘层中包含的第1导电型的所述杂质元素导入所述第1接触区域的所述上表面和所述侧面与所述基底区域的表面的一部分，从而将所述第1接触区域的所述上表面和所述侧面与所述基底区域的所述表面的所述一部分改性为第1导电型的源极区域的工序；
蚀刻所述层间绝缘层，使在所述第1接触区域的所述上表面形成的所述源极区域从所述层间绝缘层的上表面突出的工序；
去除在所述第1接触区域的所述上表面形成的所述源极区域，使得在所述第1接触区域的所述侧面和所述源极区域的所述表面的所述一部分残留所述源极区域的工序；和
形成与所述半导体层电连接的第1主电极，在所述层间绝缘层上形成与所述源极区域和所述第1接触区域连接的第2主电极的工序。
17.根据权利要求16所述的半导体器件的制造方法，其特征在于，
具备进一步形成连接于所述第1接触区域、并延伸到所述半导体层侧的第2导电型的第2接触区域的工序。
18.根据权利要求17所述的半导体器件的制造方法，其特征在于，
在形成所述第1接触区域或所述基底区域之后，通过向所述半导体层的上部导入第2导电型的杂质元素，形成所述第2接触区域。
19.根据权利要求18所述的半导体器件的制造方法，其特征在于，
与所述半导体层背面的法线非平行地向所述半导体层的所述上部射入所述第2导电型的杂质元素。
20.根据权利要求19所述的半导体器件的制造方法，其特征在于，
相对于所述半导体层的所述背面的法线倾斜60°以上、70°以下，向所述半导体层的所述上部注入所述第2导电型的杂质元素。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105390496A (zh) * 2014-09-05 2016-03-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
CN110911477A (zh) * 2018-09-14 2020-03-24 株式会社东芝 半导体装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5580150B2 (ja) 2010-09-09 2014-08-27 株式会社東芝 半導体装置
JP6031681B2 (ja) 2011-04-20 2016-11-24 パナソニックＩｐマネジメント株式会社 縦型ゲート半導体装置およびその製造方法
JP6509673B2 (ja) 2015-08-10 2019-05-08 株式会社東芝 半導体装置
JP6400545B2 (ja) 2015-09-11 2018-10-03 株式会社東芝 半導体装置
JP6744270B2 (ja) * 2017-09-20 2020-08-19 株式会社東芝 半導体装置及びその製造方法
US10332992B1 (en) * 2018-01-22 2019-06-25 Sanken Electric Co., Ltd. Semiconductor device having improved trench, source and gate electrode structures
US10361276B1 (en) * 2018-03-17 2019-07-23 Littelfuse, Inc. Embedded field plate field effect transistor
JP6860522B2 (ja) 2018-04-17 2021-04-14 株式会社東芝 半導体装置
FR3086798B1 (fr) * 2018-09-28 2022-12-09 St Microelectronics Tours Sas Structure de diode
JP7118914B2 (ja) * 2019-03-15 2022-08-16 株式会社東芝 半導体装置及びその製造方法
JP7417499B2 (ja) * 2020-09-14 2024-01-18 株式会社東芝 半導体装置の製造方法及び半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274437B1 (en) * 1995-06-14 2001-08-14 Totem Semiconductor Limited Trench gated power device fabrication by doping side walls of partially filled trench
US20080116510A1 (en) * 1999-03-01 2008-05-22 Fairchild Semiconductor Corporation Mos-gated device having a buried gate and process for forming same
CN101578689A (zh) * 2005-06-29 2009-11-11 飞兆半导体公司 用于形成屏蔽栅极场效应晶体管的结构和方法
US20100123191A1 (en) * 2008-11-20 2010-05-20 Nec Electronics Corporation Semiconductor device and method of manufacturing the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004057237B4 (de) 2004-11-26 2007-02-08 Infineon Technologies Ag Verfahren zum Herstellen von Kontaktlöchern in einem Halbleiterkörper sowie Transistor mit vertikalem Aufbau
WO2011087994A2 (en) * 2010-01-12 2011-07-21 Maxpower Semiconductor Inc. Devices, components and methods combining trench field plates with immobile electrostatic charge
JP2012204395A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274437B1 (en) * 1995-06-14 2001-08-14 Totem Semiconductor Limited Trench gated power device fabrication by doping side walls of partially filled trench
US20080116510A1 (en) * 1999-03-01 2008-05-22 Fairchild Semiconductor Corporation Mos-gated device having a buried gate and process for forming same
CN101578689A (zh) * 2005-06-29 2009-11-11 飞兆半导体公司 用于形成屏蔽栅极场效应晶体管的结构和方法
US20100123191A1 (en) * 2008-11-20 2010-05-20 Nec Electronics Corporation Semiconductor device and method of manufacturing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105390496A (zh) * 2014-09-05 2016-03-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
CN110911477A (zh) * 2018-09-14 2020-03-24 株式会社东芝 半导体装置
CN110911477B (zh) * 2018-09-14 2023-10-13 株式会社东芝 半导体装置

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CN103022094B (zh) 2016-02-24
JP5661583B2 (ja) 2015-01-28
US20130069147A1 (en) 2013-03-21

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