CN102074501A - 与沟槽-栅极dmos兼容的集成保护式肖特基二极管结构及方法 - Google Patents

与沟槽-栅极dmos兼容的集成保护式肖特基二极管结构及方法 Download PDF

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Abstract

与沟槽-栅极DMOS兼容的集成保护式肖特基二极管结构及方法。多个晶体管单元，每个可以包括晶体管P-体区域和肖特基二极管，其中晶体管P-体区域可以形成于肖特基二极管之下，以提供具有期望的电学特性的半导体器件。

Description

与沟槽-栅极DMOS兼容的集成保护式肖特基二极管结构及方法
有关申请的交叉参照
本申请要求2009年11月23日提交的美国临时专利申请61/263,618的优先权，该申请全部引用在此作为参考。
附图说明
下文详细参照本发明的实施方式(示例性实施方式)，在附图中示出其示例。在可能的情况下，所有附图中相同的标号将指代相同或相似的部件。此外，在本文中，术语“肖特基”、“肖特基二极管”和“肖特基接点”是可以互换使用的。包括在本说明书中并且构成本说明书的一部分的附图示出了本发明的实施方式，并与具体描述一起用于解释本发明的原理。在附图中：
图1-10是用于描绘可用本发明的实施方式形成的中间结构的横截面图；
图11-15是用于描绘可用本发明的实施方式形成的中间结构的横截面图；
图16是用于描绘可根据本发明形成的结构的横截面图；
图17是可根据本发明的实施方式形成的示例性器件的掺杂水平的曲线图描绘；
图18-19是描绘根据本发明形成的各种器件的工作特性的曲线图；以及
图20是描绘了在电子系统中使用的调压器的框图，该调压器具有根据本发明的肖特基接点。
应该注意到，已简化了附图中的一些细节，附图的绘制是为了帮助理解本发明的实施方式而并非要保持严格的结构准确度、细节和比例。
具体实施方式
根据本发明的器件可以用沟槽栅极扩散金属氧化物半导体(DMOS)工艺集成到一起，这些器件使用沟槽接点，且这种沟槽接点既接触源极区域又接触P-体接触区域。也可以将这种沟槽接点称为具有凹入的体接触的源极接点。此外，各实施方式可以包括使用浅硅蚀刻除去沟槽底部不想要的重体接触注入，这可能是有用的，因为肖特基无法形成于高度掺杂的硅区域中。可以使用反掺杂(即，用具有相反导电类型的掺杂剂对具有第一导电类型的区域进行掺杂)，从而通过改变表面掺杂浓度来调节肖特基接点的势垒高度，并且改变形成于P-体和晶体管漏极区域之间的二极管的注入效率。
例如，反掺杂可以用于若干种目的，例如：形成低注入体二极管；在肖特基二极管之下产生结场效应晶体管(JFET)，同时金属氧化物半导体场效应晶体管(MOSFET)P-体充当栅极；以及对P-体进行反掺杂并且添加一个或多个调谐注入以调节正向电压和漏电流特性。
在一个实施方式中，对于N-沟道器件，调谐注入可以是P-型的，或者对于P-沟道器件，调谐注入可以是N-型的。另外，可以形成一种结构，该结构包括在肖特基二极管外围的自对准屏蔽(保护)，以减小高反向偏压条件下的泄漏。
根据本发明的实施方式的结构可以包括沟槽-栅极扩散金属氧化物半导体(DMOS)器件，该器件具有到P-体和源极的凹入的接点以及在P-体区域和漏极区域之间经反掺杂的肖特基或低注入二极管。图1-10描绘了用于形成这种器件的方法。在本实施方式中，将描绘并描述N-沟道MOS(NMOS)器件的形成过程，但是将会认识到，通过调节掩模、注入等可以形成包括P-沟道(PMOS)器件的结构或既包括PMOS又包括NMOS器件的结构。
本发明的一个实施方式涉及一种半导体器件，包括：半导体基板；形成于半导体基板内的多个晶体管，其中每个晶体管包括：具有第一侧壁、第二侧壁和底部的沟槽；包括第一体接触区域和第二体接触区域的体，第一体接触区域和第二体接触区域分别邻接着第一侧壁和第二侧壁；在沟槽底部与沟槽内的导体的界面处的肖特基二极管，其中所述体的下部是在沟槽底部与沟槽内的导体之间的界面处所形成的肖特基二极管之下。
在上述半导体器件中，在肖特基二极管之下所述体在约0.01μm到约0.4μm之间延伸。
本发明的另一个实施方式涉及一种半导体器件，包括：其中有沟槽的半导体基板，所述沟槽包括第一侧壁、第二侧壁和底部；包括体接触区域的体，所述体接触区域邻接着第一侧壁和第二侧壁，所述体接触区域包括具有第一导电性类型的第一浓度的掺杂剂；用于填充所述沟槽的至少一个导电层；在沟槽底部的基板内的补偿区域，其中所述补偿区域包括具有第一导电性类型的第二浓度的掺杂剂，并且所述第二浓度小于第一浓度；以及在沟槽底部的基板内的补偿区域还包括具有与第一导电性类型相反的第二导电性类型的一浓度的掺杂剂。
上述半导体器件还包括：在沟槽底部的基板内的补偿区域包括具有第一导电性类型的净浓度的掺杂剂。
上述半导体器件还包括：在沟槽底部的基板内的补偿区域包括具有第二导电性类型的净浓度的掺杂剂。
本发明的另一个实施方式涉及一种电子系统，所述电子系统包括金属氧化物半导体场效应晶体管(MOSFET)，其中所述MOSFET包括：半导体基板；形成于半导体基板内的多个晶体管，其中每个晶体管包括：具有第一侧壁、第二侧壁和底部的沟槽；包括第一体接触区域和第二体接触区域的体，第一体接触区域和第二体接触区域分别邻接着第一侧壁和第二侧壁；在沟槽底部与沟槽内的导体的界面处的肖特基二极管，其中，所述体的下部是在沟槽底部与沟槽内的导体之间的界面处所形成的肖特基二极管之下。
在上述电子系统中，所述MOSFET的体的至少一部分比沟槽底部更浅。
上述电子系统还包括：调压器；以及所述调压器包括所述MOSFET。
在图1中，提供了具有厚度12的基板10(比如半导体晶片)、半导体晶片部分、外延层等。在本实施方式中，基板10包括形成于N+半导体晶片之上且被掺杂成N型导电性的外延硅层。
在提供图1所示结构之后，可以在晶体管栅极位置处提供如图2所示的晶体管栅极沟槽20。晶体管栅极沟槽的形成可以包括光刻工艺和硅蚀刻。可以执行光学各向同性蚀刻以使晶体管栅极沟槽成形从而增大填充，之后是牺牲氧化物生长、氧化物蚀刻以及掩模去除，再得到图2所示结构。
接下来，可以形成晶体管栅极电介质30，例如，使用栅极氧化工艺产生如图3A-3B所示的晶体管栅极电介质30，其中图3A是沿着图3B所示的平面图位置的横截面。可以执行多晶硅沉积、带有N型掺杂剂(比如砷或磷)的注入以及多晶硅回蚀(etchback)，以产生图3A-3B所示的结构，该结构包括多晶硅结构32，这些多晶硅结构32将为完成的器件提供一个或多个晶体管栅极。
如图3A-3B所示，横截面中所画的晶体管栅极沟槽20可以是同一晶体管栅极沟槽的多个分离的部分，这些部分围住一个区域。分离的横截面侧壁实际上可以是一个连续的侧壁的两个部分，图3A中描绘的分离的晶体管栅极32可以是同一晶体管栅极的两个部分，正如图3B所示。相似的是，将后续形成的P-体接触区域(例如，图7中的示例70)描绘成是分离的，但可能是同一P-体接触区域的多个部分。当从上方观看时，由晶体管栅极所围住的区域可以是圆形、矩形、六角形等。为了方便解释，在说明书和权利要求书中，可以将本实施方式和其它实施方式的这些特征描绘和描述成第一和第二侧壁、沟槽等。接下来，可以采用使用图案化的P-体掩模的光刻工艺以及其后的P型硼注入来形成P-体区域40。剥去P-体掩模，并且可以执行P-体驱动退火从而产生图4所示的P-体区域40。
在形成图4的结构之后，可以继续处理过程，以形成图5的结构。通过经过用于盖住多晶硅晶体管栅极32的掩模的N型注入可以形成源极区域50。N型注入可以包括剂量介于约2E15到约10E15原子/平方厘米之间且注入能量介于约40到约150KeV之间的砷掺杂剂。这将对基板10的上部以及P-体区域40进行反掺杂以形成源极区域50。
接下来，可以沉积介于约1,000
Figure BSA00000216641800041
到约8,000
Figure BSA00000216641800042
的氧化物以形成氧化物层60。任选地，例如，可以使用磷硅酸硼玻璃(BPSG)形成介于约500到约2,000
Figure BSA00000216641800044
以及约1,000
Figure BSA00000216641800045
到8,000
Figure BSA00000216641800046
的范围中的未掺杂氧化物。可以使用温度介于约850℃到约950℃之间的氧气流，执行源极退火达10到60分钟左右。形成图案化的掩模62，该掩模露出氧化物60的一部分、源极区域50和P-体区域40，以完成图5的结构。
在形成与图5相似的结构之后，执行一次或多次蚀刻以除去氧化物60以及源极区域50的露出部分，并且使P-体区域40露出来。如图所示，在蚀刻穿透源极区域50的厚度之后，该蚀刻就可以停止了。在另一个实施方式中，稍稍过蚀刻至P-体区域40中(例如，图7所示那样)，将确保源极区域50的分离。在除去掩模62之后，仍然保持与图6相似的结构。这种蚀刻形成了具有第一和第二侧壁的沟槽，并且分离了多个晶体管栅极32之间的每个源极区域50，使得相邻晶体管栅极的源极区域是彼此电隔离的。
在如图6所示露出P-体区域40之后，通过氧化物60和源极区域50中的开口，可以用硼或BF2按0°倾斜角执行P-体接触掺杂剂注入，以形成图7的结构。将掺杂剂注入到具有P型材料的P-体区域40的上表面中，以在半导体基板的表面之下和源极区域50之下形成重掺杂(P+)的P-体接触区域70。执行该注入时其能量可以介于约5KeV到约60KeV之间且其剂量可以介于约5E14原子/平方厘米到约4E15原子/平方厘米之间。可以在氮气(N2)环境中约900℃到约1,000℃的温度下执行任选的使用快速热处理(RTP)的退火，以激活具有最小扩散的注入掺杂剂，从而产生与图7相似的结构。
接下来，可以执行硅蚀刻，该硅蚀刻穿透重掺杂的P-体接触区域70并部分地蚀刻至P-体区域40中以使侧壁延伸。部分地蚀刻至P-体区域40中可帮助确保完成的器件的P-体区域的一部分将保持在后续形成的肖特基二极管之下，使得P-体区域充当一种屏蔽。在本实施方式中，将由后续形成的肖特基的水平以下且在该肖特基和相邻晶体管沟槽栅极之间的P-体区域来提供这种屏蔽。这产生了图8的结构，其中P-体接触区域70是在沟槽的侧壁之内(即，P-体接触区域70与沟槽的侧壁邻接)。
可以变化穿透P-体接触区域70的蚀刻的深度。在图8的实施方式中，P-体区域40的厚度(该厚度仍然在沟槽之下)可以具有介于约0.01μm到约0.4μm之间的剩余厚度“T”。在本文的其余部分中，将P-体区域的剩余厚度(即，从沟槽的底部到掺杂的P-体区域40的底部)的值称为“T”。在图8中，在处理过程的这一阶段，由P型掺杂区域的下部(该下部构成了P-体区域40)以及N型掺杂基板10之间的界面形成了P-体结80。在随后的处理阶段，P-体结的位置将因后续掺杂处理而发生变化。接下来，可以使用磷或砷按介于约5E10原子/平方厘米到约1E14原子/平方厘米的剂量执行一次或多次N型补偿注入，以形成N型掺杂的N型补偿区域(即，“经N-补偿的区域”或“N-补偿区域”)90，正如图9所示。该注入处理可以包括0°倾斜并且注入能量介于约5KeV到约100KeV之间。选择这种补偿注入的剂量和能量，以确保在相对的P-体区域(即在沟槽任一侧的P-体区域)之间的基板的净掺杂(即电荷)保持在约1E11原子/平方厘米到约1E13原子/平方厘米之间的剂量。可以执行任选的退火。因为所注入的N-补偿区域90，图9中的P-体结80现在位于N-补偿区域90和P-体区域40之间的界面处。
接下来，形成图案化的接触掩模，例如，以在多个位置(图10中未示出这些位置)处使晶体管栅极32露出来，并且执行电介质蚀刻以对其它位置处覆盖晶体管栅极的电介质60进行蚀刻。在接触掩模剥离之后，执行短氧化物蚀刻，以在图9所示沟槽的底部从区域90露出的部分除去任何原本的氧化物。如图10所示，沉积比如金属的一个或多个导体层，所述导体层可以包括钛和氮化钛100。可以在多个位置(图10中未示出)处形成任选的钨插头，以提供到源极50的接点、到P-体40的接点或这两类接点。接下来，可以形成热的或冷的铝102和金属掩模，以产生与图10相似的结构。在图10的器件中，由N型基板区域10提供晶体管漏极，N型基板区域10仍然保持其原始的N型导电性。可以使到晶体管漏极的接点穿透N型基板10的底部。
在图10的结构中，由金属100和N-补偿区域90之间的接点提供肖特基二极管。由与N-补偿区域90相邻的P-体区域40提供肖特基区域的屏蔽。通过本方法，在这种MOSFET结构中提供了经屏蔽的肖特基二极管，而不要求横向有任何额外的区域。所得的肖特基二极管可以实现低泄漏，因为在肖特基接点的水平以下有屏蔽区域，而不会增大MOSFET的相邻晶体管栅极之间的距离。换句话说，例如，当用在功率MOSFET器件中时，经屏蔽的肖特基二极管结构不会增大MOSFET的面积。
图11-14描绘了本发明的另一个实施方式。本实施方式可以产生一种具有沟槽栅极的DMOS器件，该沟槽栅极具有到源极和P-体区域的凹入的接点。在沟槽的底部，P-体区域是连续的，由此，P-体区域直接位于肖特基之下。可以使用在沟槽的底部表面之下的部分的反掺杂。为了形成这种结构，一个实施方式可以包括先前处理过程的一部分，直到并包括图5所示的结构。可以形成图案化的掩模62以及一次或多次蚀刻，以清除覆盖P-体区域40的电介质50从而得到图11的结构，该图描绘了源极区域50的稍稍的过蚀刻，以确保相邻的源极区域分开。
接下来，可以使用硼或BF2按0°倾斜角执行体接点注入，注入能量介于约5KeV到约60KeV之间且剂量介于约5E14原子/平方厘米到约4E15原子/平方厘米之间。可以在氮气环境中执行任选的、使用约900℃到约1,000℃的RTP的退火达20到60秒左右，以激活具有最小扩散的注入掺杂剂从而形成掺杂的P-体接触区域120并产生与图12相似的结构。
接下来，可以执行硅蚀刻，部分地蚀刻至P-体40中，正如图13所示。这种部分的蚀刻帮助确保P-体的下部存在于肖特基二极管的水平之下且在该肖特基和相邻晶体管栅极之间以充当一种屏蔽从而减小泄漏。如图13所示，可以保持至少0.01μm的P-体的厚度“T”。
在形成图13的结构之后，例如，可以使用磷和/或砷按0°倾斜角执行一次或多次N型补偿注入，注入能量介于约5KeV到约100KeV之间且剂量介于约5E10原子/平方厘米到约1E15原子/平方厘米之间，以产生图14的结构的掺杂区域140。可以执行任选的退火，以激活具有最小扩散的注入掺杂剂。
接下来，可以执行P型调谐注入，以将N补偿区域140表面处的净掺杂水平调节到期望的水平，例如，小于约1E17原子/立方厘米。这确保了相对的P-体区域40之间的电荷量是处于介于约1E11原子/平方厘米到约1E13原子/平方厘米之间的剂量。这之后可以是氮气环境中的低温退火，例如，温度介于约600℃到约800℃之间的RTP且退火持续时间可以介于约10秒到约60秒之间，这产生了图15的结构的经调谐且经注入的P区域150。由此，P型调谐注入产生了图15的结构，其中P型调谐注入实际上使N型补偿区域凹入开口表面之下。该处理流程中后续步骤所沉积的肖特基金属(例如，与图10的金属100和102相似)将形成到非常薄的P型区域的接点并且充当非常差的PN二极管。在功率MOSFET器件中，这种低注入效率二极管可以帮助控制P-体二极管在功率器件切换期间的反向恢复特性。然后可以继续晶片处理以形成完成的器件，例如，形成晶体管栅极接点、金属化等。
在备选实施方式(未示出)中，通过设计一个或多个N型注入140以从部分补偿P-体40中留下净P的期望的掺杂和厚度，也可以形成与160相似的薄净P型层。图16描绘了本发明的第三实施方式。本实施方式可以包括DMOS晶体管器件以及反掺杂的肖特基或低注入P-体二极管，该DMOS晶体管器件具有沟槽栅极以及到P-体40和源极50的凹入的接点。可以使用P型调谐注入以进行反掺杂并形成较低掺杂的N型区域160从而调节P-体区域40之间的势垒高度和电荷，这些P-体区域40横向地位于沟槽的任一侧。可以选定本实施方式中的调谐注入(用于形成区域160)的剂量，使得经注入的区域160维持净的N型导电性，不像图15的实施方式(其中区域150具有净的P型导电性)那样。在本实施方式中，后续处理期间所形成的金属(与图10的金属100、102相似)提供了到N型区域160的肖特基接点。可以用与上述相似的处理技术来形成图16的结构。
图17是技术计算机辅助设计(TCAD)模拟，描绘了本发明的三个实施方式180、190和200，其中P-体区域40的下部是在肖特基之下。如前面的实施方式那样，肖特基是形成于沟槽内的金属与形成沟槽底部的硅之间的界面处。在实施方式180中，在186处设置肖特基，在P型区域182和N型区域184的界面处设置P-体结。在实施方式190中，在196处设置肖特基，在P型区域192和N型区域194的界面处设置P-体结。在实施方式200中，在206处设置肖特基，在P型区域202和N型区域204的界面处设置P-体结。在与图14相似的器件上执行这些模拟，具有穿透P-体接点并进入基板的不同的蚀刻深度。在结构180中，P-体182的下部刚刚好在肖特基186之下。与结构180中的情况相比，在结构190中，P-体192的下部在肖特基196之下更远些。在结构200中，P-体202显著低于肖特基206。通过蚀刻(该蚀刻形成将金属沉积到其中的沟槽)的深度以及沟槽底部的基板的掺杂，可以控制P-体的底部在肖特基之下的程度(这控制图8中的厚度“T”)。可以控制这种用于调节“T”的深度以及这种掺杂(例如，使用所描述的调谐注入)，以产生具有期望的电学特性的器件。
图18是描绘三个器件的反向电流和电压特征的曲线图，每个器件包括肖特基接点以及P-体。这些器件可以具有低泄漏，这是因为P-体的下部是在肖特基接点的水平之下。线条212的数据组对应于图18的结构180，其中“T”是0.01μm，线条214的数据组对应于图18的结构190，其中“T”是0.06μm。N补偿注入产生了N补偿区域，该区域转换了基板中直接位于肖特基接点开口之下的P-体区域以具有净的N型导电性，其中近似剂量约为1E13原子/平方厘米。
数据组216描绘了一种器件，其中通过使用浅蚀刻(该蚀刻使“T”增大到非常大的数字)，使P-体位于肖特基之下。形成N补偿区域，但在这种情况下，需要高很多的电荷来克服P-体注入的掺杂。所得的区域具有比1E13原子/平方厘米高很多的N型电荷，并且产生具有非常高的泄漏的器件。对于本实施方式，使用P型掺杂剂的调谐注入(例如，根据图15的那种)可以减小泄漏。
图19是描绘根据图18的三个结构的肖特基的正向电流和电压特性的曲线图。对于每个具体的器件，可以调节用于调节“T”的开口的深度以及掺杂水平，使得可以增强正向电流和电压(“IV”)特性以改善器件性能。可以看到，图18的器件的反向IV特性的改善避免了常规方法和结构中所发现的正向IV特性的显著恶化。
由此，根据本发明形成的器件可以包括各种特性中的一种或多种。例如，肖特基接点可以位于每个MOSFET中，但是肖特基并不增大器件的尺寸，因为肖特基不需要任何额外的有源区域。另外，可以将单个P-体区域设置在多个晶体管栅极位置之间。此外，肖特基接点比P-体区域更浅。另外，肖特基接点(该肖特基接点具有一下部，该下部是在肖特基的水平以下且在肖特基接点边缘和晶体管栅极沟槽之间)的每一侧的深P区域可以形成用于减小泄漏的屏蔽。在一个实施方式中，选择补偿注入的剂量和能量，以确保在相对的P-体区域(即在沟槽任一侧的P-体区域)之间的基板的净掺杂(即电荷)具有介于约1E11原子/平方厘米到约1E13原子/平方厘米之间的剂量以便改善正向和泄漏特性。仅使用一个额外的掩模就可以实现这些特性中的一种或多种，而不需要特殊的或额外的肖特基金属。
各种实施方式都不需要“分离的P-体”，从而导致晶体管栅极之间的距离比若形成分离的P-体的情况要小。每一侧更深的P型区域屏蔽(保护)了肖特基，这可以使用上述补偿注入来实现。相对的P-体区域之间的电荷可以具有介于约1E11原子/平方厘米到约1E13原子/平方厘米之间的注入剂量，这可以是因调谐注入导致的，从而改善电荷。
如上所述，用示例性的方法和结构来形成NMOS器件，并且称各种结构为“P-体”、“P-体接点”、“N-补偿区域”、“P-体结”等。宽泛地讲，对于用于形成PMOS器件或NMOS器件所使用的方法，分别称这些结构为“体”、“体接点”、“补偿区域”和“体结”。
各种半导体器件可以与其它半导体器件附连到一起，比如微处理器附连到印刷电路板(例如，附连到计算机母板)，或者作为存储器模块的一部分用在个人计算机、微型计算机、主机、或另一个电子系统中。在特定的实施方式中，如图20的框图所描绘的那样，受保护的肖特基220可以形成于调压器设备222中，并且用在电子系统224内。可以将器件用于其它电子器件中，例如，这些器件包括微处理器，涉及到远程通信、汽车工业、半导体测试与制造装备、消费类电子器件、或几乎任何消费类或工业电子装备。
虽然用于阐明本发明的宽广范围的数值范围和参数都是近似值，但是具体示例中所阐明的数值都是尽可能精确地报道的。然而，任何数值都会包含某些误差，这是其相应的测试测量过程中所发现的标准偏差所必然导致的。此外，应该将本文所揭示的所有范围都理解成包含任何和所有归于其中的子范围。此外，“小于10”这一范围可以包括介于(和包括)最小值零和最大值10之间的任何和所有子范围，即，任何和所有子范围的最小值等于或大于零且最大值等于或小于10，例如，1到5。在某些情况下，参数所声称的数值可以取负值。在这种情况下，“小于10”这一范围的示例值可以采用负值，例如，-1，-2，-3，-10，-20，-30等。
尽管已相对于一个或多个实现方式示出了本发明，但是在不背离本发明的精神和范围的情况下可以对所示出的示例作出各种修改和/或变化。另外，尽管可能仅仅结合若干实现方式中的一个揭示了本发明的特定特征，但是如有需要且对任何给定的或特定的功能有益，这种特征可以与其它实现方式的一个或多个其它特征相结合。此外，在说明书和权利要求书中使用了术语“包括”、“具有”、“带有”或其变体，旨在是包容性的，与术语“包含”的方式相似。使用术语“至少一个”意指可以选择所列项中的一个或多个。此外，在上述讨论和权利要求书中，相对于两个材料所使用的术语“之上”，一个在另一个“之上”意指材料之间有至少某种接触，而“上方”意指所述材料接近，但有可能有一个或多个额外的中间材料使得接触是可能的但不是必需的。“之上”或“上方”在本文中都不暗示任何方向性。术语“共形的”描述了一种涂层材料，共形的材料保护了底层材料的角。术语“约”是指所列的数值可以稍微改动，只要这种改动不会使处理过程或结构与所示实施方式不一致就可以。最后，“示例性”是指该描述是作为示例使用的，而非意指它是理想的。对于本领域普通技术人员而言，考虑到本文所揭示的内容，本发明的其它实施方式将会是明显的。旨在仅考虑说明书和示例为示例性的，由权利要求书指明本发明的真正范围和精神。
在本申请中，相对位置的术语是基于平行于晶片或基板的常规平面或工作表面的平面来定义的，不管晶片或基板的取向如何。在本申请中，术语“水平”或“横向”是基于平行于晶片或基板的常规平面或工作表面的平面来定义的，不管晶片或基板的取向如何。术语“垂直”是指与水平相垂直的方向。术语“之上”、“侧”(如在“侧壁”中)、“较高”、“较低”、“上方”、“顶部”和“之下”是相对于晶片或基板的顶面上的常规平面或工作表面而定义的，不管晶片或基板的取向如何。

Claims (10)

1.一种用于形成半导体器件的方法，包括：
对半导体基板进行蚀刻以在其中形成沟槽，所述沟槽包括第一侧壁、第二侧壁和底部；
将具有第一类导电性的掺杂剂注入到沟槽底部的半导体基板中以及沟槽的第一侧壁和第二侧壁中以形成体接触区域；
穿透沟槽底部的体接触区域的厚度进行蚀刻以除去经注入的体接触区域的一部分，使得经注入的体接触区域的第一部分和第二部分分别保持在第一和第二侧壁中，其中经注入的体接触区域的第一部分和第二部分被设置在肖特基二极管区域和晶体管栅极位置之间；以及
用具有与第一类导电性相反的第二类导电性的掺杂剂注入沟槽底部的半导体基板。
2.如权利要求1所述的方法，还包括：
通过将具有第一类导电性的掺杂剂注入到沟槽底部的半导体基板中，调节肖特基二极管的势垒高度。
3.如权利要求2所述的方法，其特征在于，
在形成体接触区域并调节肖特基二极管的势垒高度之后，沟槽底部的半导体基板的净导电性是第一类导电性。
4.如权利要求2所述的方法，其特征在于，
在形成体接触区域并调节肖特基二极管的势垒高度之后，沟槽底部的半导体基板的净导电性是第二类导电性。
5.如权利要求1所述的方法，还包括：
在沟槽内形成至少一个导体，
其中，穿透体接触区域的厚度进行蚀刻、将具有第一类导电性的掺杂剂注入到沟槽底部的基板中以及在沟槽内形成至少一个导体导致了在体结上方一位置处形成了肖特基二极管。
6.如权利要求5所述的方法，其特征在于，
将所述半导体基板掺杂成净第一导电性类型，并且所述方法还包括：
在将具有第二类导电性的掺杂剂注入到沟槽底部的基板中的期间，用具有与第一导电性类型相反的第二导电性类型的掺杂剂对沟槽底部掺杂到一个浓度，所述浓度足以使净掺杂剂浓度从第一导电性类型变为第二导电性类型。
7.如权利要求6所述的方法，还包括：
用具有第一导电性类型的掺杂剂对沟槽底部的基板注入到一个浓度，所述浓度足以使沟槽底部的基板的净掺杂浓度从第二导电性类型变为第一导电性类型。
8.如权利要求6所述的方法，还包括：
用具有第一导电性类型的掺杂剂对沟槽底部的基板注入到一个浓度，所述浓度不足以使沟槽底部的基板的净掺杂浓度从第二导电性类型变为第一导电性类型。
9.一种半导体器件，包括：
半导体基板；
形成于半导体基板内的多个晶体管，其中每个晶体管包括：
具有第一侧壁、第二侧壁和底部的沟槽；
包括第一体接触区域和第二体接触区域的体，第一体接触区域和第二体接触区域分别邻接着第一侧壁和第二侧壁；
在沟槽底部与沟槽内的导体的界面处的肖特基二极管，
其中所述体的下部是在沟槽底部与沟槽内的导体之间的界面处所形成的肖特基二极管之下。
10.如权利要求9所述的半导体器件，其特征在于，
所述体的至少一部分比沟槽底部更浅。
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