CN115692490A - 半导体装置 - Google Patents

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Abstract

本发明提供半导体装置，充分降低半导体装置的导通电阻。本发明的半导体装置具备由半导体构成的多个柱状部。所述多个柱状部分别具有源极区域、漏极区域、以及包含形成于所述源极区域与所述漏极区域之间的沟道的沟道形成区域。本发明的半导体装置还具备：栅极电极，其隔着绝缘层设置于所述沟道形成区域的侧壁；以及第一半导体层，其设置于所述漏极区域的侧壁。所述第一半导体层的导电类型与形成所述漏极区域的所述半导体的导电类型不同。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
半导体纳米线是具有纳米(nm)级粗细的半导体细线，作为下一代纳米器件的结构，面向应用于晶体管、光源等各种半导体装置而受到关注。另外，通过采用由栅极电极在整个周向上包围半导体纳米线的Gate-All-Around(GAA)构造，能够由栅极电极包围半导体纳米线的沟道形成区域，完全耗尽化，提高电流控制性。根据GAA结构，能够同时实现相对于时间急剧地导通/截止的切换特性和每单位面积的高密度化。
例如，在非专利文献1中，公开了具备由氮化镓(GaN)形成的多个半导体纳米线的半导体装置。在非专利文献1所公开的半导体装置中，多个半导体纳米线在基板的表面上的一个方向上相互隔开间隔地排列，各个半导体纳米线沿着与前述的一个方向垂直的方向延伸。即，在沿着与基板的表面垂直的方向观察时，多个半导体纳米线形成为条纹状。另外，纵型晶体管的沟道由GaN的a面构成。栅极电极使用铬(Cr)。
非专利文献1：《影响因子(Appl.Phys.Lett)》(2016年)第108卷213503，F.Yu等人的“Vertical architecture for enhancement mode power transistors based on GaNnanowires(基于GaN纳米线的增强型功率晶体管的垂直架构)”
非专利文献1所公开的半导体装置的多个半导体纳米线使用干式蚀刻的工艺而以自上而下的方式形成。在干式蚀刻的工艺之后，通过使用碱性药液等的湿式工艺，使多个半导体纳米线的GaN的结晶性恢复。因此，半导体纳米线的间距变大，难以实现排列面中的每单位面积的半导体纳米线的高密度化。另外，在使用上述碱性药液等的工艺中，GaN的a面容易形成为沟道面，难以提高面密度。此外，在非专利文献1所公开的半导体装置中，在形成半导体纳米线之后，通过将Cr倾斜蒸镀至半导体纳米线的侧壁而形成栅极电极，因此难以控制栅极长度。由此，在非专利文献1所公开的半导体装置中，难以将导通电阻充分降低至功率器件所要求的程度。
发明内容
为了解决上述课题，本发明的一个方式的半导体装置具备由半导体构成的多个柱状部。所述多个柱状部分别具有源极区域、漏极区域、以及包含形成于所述源极区域与所述漏极区域之间的沟道的沟道形成区域。本发明的一个方式的半导体装置还具备：栅极电极，其隔着绝缘层设置于所述沟道形成区域的侧壁；以及第一半导体层，其设置于所述漏极区域的侧壁。所述第一半导体层的导电类型与形成所述漏极区域的所述半导体的导电类型不同。
附图说明
图1是本发明的一个实施方式的半导体装置的立体图。
图2是沿图1所示的C1-C1线的方向观察图1所示的半导体装置的剖视图。
图3是用于说明图1以及图2所示的半导体装置的制造方法的剖视图。
图4是用于说明图1以及图2所示的半导体装置的制造方法的剖视图。
图5是用于说明图1以及图2所示的半导体装置的制造方法的剖视图。
图6是用于说明图1以及图2所示的半导体装置的制造方法的剖视图。
图7是用于说明图1以及图2所示的半导体装置的制造方法的剖视图。
图8是用于说明图1以及图2所示的半导体装置的制造方法的剖视图。
图9是用于说明图1以及图2所示的半导体装置的制造方法的剖视图。
图10是用于说明图1以及图2所示的半导体装置的制造方法的剖视图。
图11是用于说明图1以及图2所示的半导体装置的制造方法的剖视图。
图12是用于说明图1以及图2所示的半导体装置的制造方法的剖视图。
图13是用于说明图1以及图2所示的半导体装置的制造方法的剖视图。
图14是用于说明图1以及图2所示的半导体装置的制造方法的剖视图。
图15是用于说明图1以及图2所示的半导体装置的制造方法的剖视图。
图16是用于说明图1以及图2所示的半导体装置的制造方法的剖视图。
图17是用于说明图1以及图2所示的半导体装置的制造方法的剖视图。
图18是用于说明图1以及图2所示的半导体装置的制造方法的剖视图。
图19是用于说明图1以及图2所示的半导体装置的制造方法的剖视图。
图20是用于说明图1以及图2所示的半导体装置的制造方法的剖视图。
标号说明
11：半导体装置；21：半导体；22：柱状部；20：半导体层(第二半导体层)；40：栅极绝缘膜；50：栅极电极；60：金属层；70：半导体层(第一半导体层)；D：漏极区域；R：沟道形成区域；S：源极区域。
具体实施方式
以下，使用图1～图20对本发明的一个实施方式进行说明。
在以下的各图中，为了容易观察各构成要素，有时根据构成要素而改变尺寸的比例尺。
(半导体装置的基本结构)
图1是本发明的一个实施方式的半导体装置11的立体图。图2是沿图1所示的C1-C1线的方向观察半导体装置11的情况下的剖视图。如图1以及图2所示，半导体装置11具备多个纵型的场效应晶体管(Field effect transistor；FET)，例如被用作逆变器等功率器件。半导体装置11主要具备构成源极侧的接触区域的金属层12、构成FET的源极区域S的半导体层(第二半导体层)20以及半导体层(半导体)21C、构成FET的漏极区域D的半导体层(半导体)21A以及半导体层30、构成FET的沟道形成区域R的半导体层(半导体)21B、栅极绝缘膜(绝缘层)40、栅极电极50、构成FET的漏极侧的接触区域的金属层(第一金属层)60、以及半导体层(第一半导体层)70。此外，栅极绝缘膜40在图1中被省略，但如后述那样介于半导体层21B与栅极电极50之间。
以下，将与半导体装置11的例如金属层12的厚度方向平行的方向且从金属层12的表面12a朝向背面12b的方向设为Z方向。将与金属层12的表面12a平行且相互垂直的2个方向设为X方向及Y方向。Z方向与X方向及Y方向垂直。
半导体装置11除了上述的各结构以外，虽未图示，但也可以具备例如在Z方向上与栅极电极50直接连接的栅极导电层、和设置于栅极导电层的与栅极电极50侧相反的一侧的栅极金属层。另外，半导体装置11也可以具备例如在Z方向上与源极区域S的半导体层20直接连接的源极导电层、以及设置于源极导电层的与半导体层20侧相反的一侧的源极金属层。或者，栅极电极50也可以设有键合线，金属层12也可以设有键合线。栅极导电层和源极导电层承担作为接触插塞的作用。栅极金属层作为向栅极电极50的接触端子发挥功能，源极金属层作为向FET的源极区域S的接触端子发挥功能。栅极导电层、源极导电层分别例如由钨(W)形成。栅极金属层、源极金属层分别例如由铜(Cu)、铝(Al)的金属形成。在栅极电极50设有键合线且金属层12设有键合线的情况下，各个键合线也可以由铜(Cu)、铝(Al)的金属形成。
如图1及图2所示，金属层60承担支撑半导体装置11的主要构件的基材的作用，沿着XY平面延伸，具有规定的厚度。如果是固定的厚度，则金属层具有比半导体层高的强度，因此规定的厚度可以比以往的半导体装置中使用的半导体基板薄。金属层60的表面60a及背面60b是与XY平面大致平行的平坦面。金属层60例如由Cu等金属形成。
半导体层30层叠于比金属层60的表面60a靠Z方向的后方的位置，沿着XY平面延伸，具有规定的厚度。半导体层30的表面30a及底面30b是与XY平面大致平行的平坦面。半导体层30例如由n型半导体形成。n型半导体例如是掺杂有n型杂质的氮化镓(GaN)。作为n型杂质，例如可举出硅(Si)等。
半导体层30具备包含第一层31和第二层32的2层结构。第一层31沿着XY平面延伸，在半导体层30中配置于Z方向的后侧、即半导体层30的下部。第一层31的底面31b与金属层60的表面60a抵接。第二层32在Z方向上设置于第一层31与多个柱状部22各自之间，沿着XY平面延伸，在半导体层30中配置于Z方向的前侧、即半导体层30的上部。第二层32的表面32a与多个柱状部22的底面22b抵接。第二层32的底面32b与第一层的表面31a抵接。
第一层31由n型半导体形成，例如由n型的GaN形成。以下，有时将掺杂有n型杂质的GaN记载为n-GaN。第二层32由杂质浓度比形成第一层31的n型半导体低的n型半导体形成。以下，有时将n-GaN中杂质浓度相对较高的记载为n+-GaN，将杂质浓度相对较低的记载为n--Gan。即，第一层31由n+-GaN形成，第二层32由n--GaN形成。
半导体层21A、半导体层21B和半导体层21C在Z方向上依次层叠，在XY平面内具有彼此相同的形状和大小，构成1个柱状部(柱状部)22。柱状部22是所谓的半导体纳米线。即，半导体装置11具备多个柱状部22。多个柱状部22分别沿X方向及Y方向相互隔开规定的间隔而配置。多个柱状部22分别从构成源极区域S的半导体层20的规定区域的表面20a与Z方向平行地突出。多个柱状部22各自的与XY平面交叉的截面例如是圆形，但也可以是矩形、矩形以外的多边形。
多个柱状部22各自的XY平面内的最大尺寸例如为0.3μm左右，至少为0.5μm以下。通过多个柱状部22如上所述为小径，形成沟道的区域Ch在XY平面容易到达半导体层21C的大致中心部，能够完全耗尽化。
另外，权利要求书中的“半导体”总括地表示构成柱状部22的半导体21，并不意味着半导体层21A、21B、21C由彼此相同种类的半导体构成，而是包含在满足后述的条件等的基础上杂质浓度彼此不同的相同种类或不同种类的半导体。
半导体层21A配置在柱状部22的Z方向的最前部、即最下层，与半导体层30一起构成漏极区域D。多个柱状部22各自的底面22b与半导体层30的表面30a抵接。通过这样配置，半导体层30与多个柱状部22各自的半导体层21A连接。半导体层21A由n型半导体形成，例如由与半导体层30的第二层32相同的n--GaN构成。另外，虽然未图示，但也可以是，构成漏极区域D的半导体层21A包含第一区域和杂质浓度比第一区域低的第二区域，第二区域位于第一区域与半导体层21B之间。在该情况下，第二区域的杂质浓度比第一区域低且比半导体层21B高。第二区域为漂移区域。
半导体层21B在Z方向上配置于柱状部22的半导体层21A、21C之间的中间层，构成沟道形成区域R。沟道形成区域R包含形成沟道的区域Ch，该沟道形成在源极区域S与漏极区域D之间，沟道形成区域R是根据与分别形成半导体层21A、21C的半导体21的杂质浓度之差而产生梯度，接受栅极电压而提高电荷的漂移速度的区域。半导体层21B的Z方向的尺寸比半导体层21A、21C各自的Z方向的尺寸小。
半导体层21B例如由未掺杂杂质的半导体形成。作为未掺杂杂质的半导体，例如可举出GaN。以下，有时将几乎未掺杂杂质的GaN记载为i-GaN。此外，半导体层21B只要由杂质浓度比形成半导体层21A以及半导体层21C的n型半导体低的半导体形成即可，不一定限定于未掺杂杂质的半导体。但是，半导体层21B的杂质浓度越接近半导体层21A的杂质浓度，FET的导通电阻越低，但耐压也越低。导通电阻与耐压处于折衷的关系。半导体层21B的杂质浓度是考虑半导体层21A的杂质浓度及Z方向的大小与所述折衷的关系而适当设定。在本实施方式的半导体装置11中，如后所述，由半导体层21B和半导体层70构成超级结(SuperJunction；SJ)构造，通过SJ构造实现导通电阻的降低化。因此，半导体层21B的杂质浓度优选以确保FET中的耐压为优先而较低，优选接近未掺杂杂质的零。
此外，形成半导体层21A、21B、21C的半导体优选为同一种类，在本实施方式中例如为GaN。半导体层21A、21B、21C由彼此相同种类的半导体21形成，由此在制造半导体装置11时，能够持续且简易地进行多个柱状部22的形成工序。
另外，GaN能够比其他半导体更高效地转换电力，因此每单位体积能够输出的GaN的电功率比较高。GaN的带隙例如比以往的功率器件中经常使用的Si大大约3倍。并且，GaN的绝缘击穿电场与Si相比大1位数，因此能够实现与由Si引起的性能极限相比低大约3位数的导通电阻化。进而，GaN的饱和电子速度比Si等大，能够实现半导体装置11的动作的高速化。
半导体层21C配置在柱状部22的Z方向的最后部、即最上层，构成源极区域S。半导体层21C在Z方向上的尺寸至少大于半导体层21B在Z方向上的尺寸，并且略小于半导体层21A在Z方向上的尺寸。半导体层21C例如由n型半导体形成。n型半导体例如是如上所述掺杂有Si等n型杂质的n-GaN。
形成半导体层21C的n型半导体的杂质浓度至少比形成半导体层21B的半导体的杂质浓度高，且比形成半导体层21A的半导体的杂质浓度高。即，在多个柱状部22各自中，半导体层21A由n--Gan形成，半导体层21B由i-GaN形成，半导体层21C由n+-GaN形成。即，半导体层21A中的第一区域的杂质浓度、第二区域的杂质浓度均低于半导体层21C的杂质浓度。
由于半导体层21A的Z方向的尺寸比半导体层21C大且形成半导体层21A的半导体的杂质浓度比半导体层21C低，所以确保FET的耗尽层宽，确保半导体装置11的耐压。另外，由多个柱状部22构成纵型的FET，半导体层21B的Z方向的尺寸被抑制得比半导体层21A、21C小，通过使用GaN作为半导体21，半导体装置11的半导体层30的表面30a中的每单位面积的导通电阻在某种程度上降低。
半导体层20与半导体层21C一起构成源极区域S。半导体层20沿着XY平面延伸，将多个柱状部22各自的半导体层21C彼此沿着XY平面连结。半导体层20的底面20b与多个柱状部22的表面22a抵接。通过这样配置，半导体层20与多个柱状部22各自的半导体层21C连接。半导体层20由与半导体层30、21A、21B、21C相同种类的半导体构成，由GaN形成。半导体层20例如由n型半导体形成，在本实施方式中与半导体层21C同样地由n+-GaN形成。即，在半导体装置11中，半导体层20、21C以及半导体层30的第一层31由n+-GaN形成，半导体层21A以及半导体层30的第二层32由n--Gan形成，半导体层21B由i-GaN形成。
金属层12为了形成接触区域而层叠于半导体层20的表面20a，并与半导体层20连接。金属层12与金属层60在Z方向上对置，承担支撑半导体装置11的主要构件的对置基材的作用，具有规定的厚度。金属层12的表面12a及背面12b是与XY平面大致平行的平坦面。金属层12例如由铝(Al)、Cu等金属形成。
栅极电极50至少隔着栅极绝缘膜40设置于沟道形成区域R的半导体层21B的侧壁21r。栅极电极50在Z方向上的尺寸大于半导体层21B在Z方向上的尺寸。当在Z方向上观察时，栅极电极50与半导体层21A的靠沟道形成区域R侧的端部和半导体层21C的靠沟道形成区域R侧的端部重叠。即，栅极电极50的Z方向的尺寸比半导体层21B的Z方向的尺寸大。在从Z方向观察的俯视图中，栅极电极50包围各柱状部22的周围而设置。即，在从Z方向观察的俯视图中，栅极电极50包围沟道形成区域R的周围而设置。栅极电极50例如含有多晶硅(Poly-Si)，由掺杂有硼(B)的Poly-Si形成。掺杂有B的Poly-Si在能够构成栅极电极的材料中也具有高功函数。通过设为足够高的功函数，能够使半导体装置11的阈值电压为正(即，Normally Off)。
栅极绝缘膜40设置于栅极电极50的侧壁50c以及表面50a。即，在XY平面中，栅极绝缘膜40介于栅极电极50与半导体层21B之间。栅极绝缘膜40例如由氧化硅(SiO2)形成。
在栅极绝缘膜40的表面40a，在Z方向上依次层叠有绝缘层46和掩模绝缘膜44。掩模绝缘膜44的表面44a在Z方向上与多个柱状部22各自的表面22a重叠，形成为与半导体层21C的表面21a大致共面。绝缘层46的Z方向的大小比掩模绝缘膜44大。绝缘层46例如由以SiO2为主要成分的玻璃、或者SiO2等形成。
在栅极电极50的底面50b设置有绝缘层42。绝缘层42例如由以SiO2为主要成分的玻璃、或者SiO2等形成。介于多个柱状部22之间的栅极电极50被栅极绝缘膜40及绝缘层42包围，在半导体装置11的与图2中示出截面的区域不同的规定区域相互连接，配置成能够供给栅极电压。
半导体层70在Z方向上设置在绝缘层42与半导体层30的第二层32之间，且设置在漏极区域D的半导体层21A的侧壁21d。在XY平面中，半导体层70与半导体层21A抵接。半导体层70的底面70b在Z方向上与多个柱状部22各自的底面22b重叠，形成为与半导体层21A的底面21b大致共面。半导体层70经由后述的金属插塞78与源极区域S的半导体层20、21C电连接。
半导体层70的导电类型至少与形成半导体层21A的半导体21的导电类型不同。半导体层70例如由p型半导体形成。作为p型半导体例如可以列举掺杂有p型杂质的GaN。作为p型杂质例如可以列举镁(Mg)和锌(Zn)。以下，有时将掺杂有p型杂质的GaN记载为p-GaN。另外，有时将p-GaN中杂质浓度相对较高的记载为p+-GaN，将杂质浓度相对较低的记载为p--Gan。关于杂质浓度的高低，与半导体的导电性无关。
在半导体装置11中，构成多个柱状部22的漏极区域D的半导体层21A的侧壁21d与半导体层70邻接，半导体层21A、70相互形成PN结，由此构成SJ构造。具体而言，设置有由n--GaN形成的半导体层21A与由p+-GaN形成的半导体层70的SJ构造。通过与半导体层70的SJ构造，从沿着XY平面的径向外侧支撑半导体层21A的耗尽层Em。由此，如上所述，能够确保多个柱状部22各自的纵型FET的耐压，并且能够极力降低导通电阻。通过降低半导体层30的表面30a的每单位面积的导通电阻，能够在使半导体装置11开关时提高开关频率。其结果是，作为半导体装置11的电源的功率密度提高，实现作为功率器件的高性能化。另外，半导体层70可以设置于第二区域的侧壁，也可以设置于第一区域的侧壁。也可以设置于第一区域和第二区域双方的侧壁。通过将半导体层70设置于杂质浓度低的第二区域的侧壁，能够增大耗尽层Em沿着XY平面从径向外侧的扩展，能够在确保FET的耐压的同时降低导通电阻。
在Z方向上，在栅极电极50与半导体层20之间，以与Z方向相反的朝向依次设置有绝缘层46和掩模绝缘膜44。掩模绝缘膜44的表面44a在Z方向上与多个柱状部22各自的表面22a重叠，形成为与半导体层21C的表面21a大致共面。在XY平面上彼此相邻的柱状部22彼此被半导体层70、绝缘层42、栅极绝缘膜40、绝缘层46以及掩模绝缘膜44隔开。绝缘层46与绝缘层42同样，例如由以SiO2为主要成分的玻璃、或者SiO2等形成。掩模绝缘膜44例如由SiO2、氮化硅(SiN)形成。
半导体装置11还具备金属插塞78和导电层80。金属插塞78在Z方向上将金属层12和半导体层70连接起来。金属插塞78的表面78a与金属层12的背面12b抵接。金属插塞78的底面78b与半导体层70的表面70a抵接。金属插塞78贯通在Z方向上介于在XY平面上未形成多个柱状部22的区域的金属层12与半导体层70之间的半导体层20、掩模绝缘膜44、绝缘层46、栅极绝缘膜40及绝缘层42。金属插塞78经由构成源极区域S的半导体层20而与多个柱状部22各自的半导体层21C电连接。因此，从金属层12供给至半导体层20、21C的源极电压也经由金属插塞78被供给至半导体层70。金属插塞78由导电材料形成。作为上述导电材料，例如可举出(钨)W。金属插塞78相当于权利要求书中所述的“金属导电层”。
导电层80与在XY平面中未形成多个柱状部22的规定区域的栅极电极50连接，对栅极电极50直接供给栅极电压。导电层80在Z方向上贯通在规定区域中层叠于栅极电极50的绝缘层46以及掩模绝缘膜44。
如图1所示，在XY平面内形成有多个柱状部22的区域以外的区域中，例如在金属层12、60之间、以及半导体层70、源极区域S的半导体层20、多个柱状部22等之间适当设置有层间绝缘层200。
在上述的半导体装置11中，半导体层21B的杂质浓度被设定为比半导体层21A、21C的杂质浓度低，在未对栅极电极50供给阈值以上的正电压的情况下，在漏极区域D与源极区域S之间没有电流流过。在栅极电压为0V的状态以及向栅极电极50供给小于阈值的电压的状态下，半导体层21B的区域Ch被大致完全耗尽化。当向栅极电极50供给阈值以上的正电压时，在隔着栅极绝缘膜40与栅极电极50相邻的沟道形成区域R的半导体层21B中形成沟道的区域Ch。形成源极区域S的半导体层21C的n+-GaN的电子和形成漏极区域D的半导体层21A的n--Gan的电子被强烈吸引到区域Ch，区域Ch成为电子的流路，在漏极区域D与源极区域S之间流过电流。通过向栅极电极50供给的电压，控制形成于沟道形成区域R的沟道的区域Ch的大小，在漏极区域D与源极区域S之间流动的电流值变化。通过栅极电极50控制漏极区域D和源极区域S之间的电流。
在半导体装置11中，通过如上述那样使半导体层70在XY平面中介于半导体层21A彼此之间而形成SJ构造。在半导体装置11中，耗尽层Em从半导体层21B、21A的界面向由p+-GaN形成的半导体层70的两侧分开并沿着侧壁21d形成。因此，杂质浓度之差较大的界面比不具备SJ构造的半导体装置扩展，所以电场强度比不具备SJ构造的半导体装置的电场强度的最大值低，从半导体层21B、21A的界面到半导体层21A、30的界面大致固定。通常，为了在半导体装置中不引起击穿，耐压被设定为不超过由半导体的材料决定的电场强度的最大值。另外，在将横轴设为Z方向的位置、将纵轴设为电场强度时，半导体装置的耐压由电场强度的分布面积决定。在半导体装置11中，能够在确保电场强度的分布的面积的同时，降低电场强度的最大值。在半导体装置11中，能够与降低了电场强度的最大值的量相应地提高载流子浓度，作为结果，能够将导通电阻抑制得较低。
(半导体装置的制造方法)
接下来，对本实施方式的半导体装置11的制造方法进行说明。图3至图20的各图是表示半导体装置11的制造方法的各工序的剖视图。
如图3所示，首先，在GaN结晶生长用的基板110的表面110a，例如通过分子束外延法(Molecular Beam Epitaxy；MBE)、或MOCVD法(Metal Organic Chemical VaporDeposition：有机金属化学气相沉积法)n+-GaN结晶生长，形成半导体层20。作为基板110，例如能够使用蓝宝石基板。
接着，在半导体层20的表面20a，例如通过化学气相沉积(Chemical VaporDeposition；CVD)法或物理气相沉积(Physical Vapor Deposition；PVD)法形成SiO2膜，形成掩模绝缘膜44。接着，例如通过光刻法以及蚀刻法，仅除去在半导体层20的表面20a上层叠于形成多个柱状部22的区域的掩模绝缘膜44，使该区域的半导体层20的表面20a露出。
接着，在上述工序中露出的半导体层20的表面20a上，例如通过MBE使n+-GaN结晶生长至Z方向的规定高度，形成半导体层21C。接着，使半导体层21C的表面121a(即，之后的底面)与XY平面平行地平坦化，例如通过MBE使i-GaN在表面121a上晶体生长至Z方向上的规定高度，从而形成半导体层21B。进而，使半导体层21B的表面122a、即之后的底面平坦化，例如通过MBE使n--GaN在表面122a上结晶生长至Z方向的规定高度，形成半导体层21A。或者，也可以通过使掺杂剂浓度例如Si的浓度可变来连续地形成21C、21B、21A。即，在半导体装置11的制造方法中，构成柱状部22的半导体21从之后成为源极区域S的半导体层20沿Z方向自下而上地形成。
半导体层21A的表面123a可以相对于XY平面具有凹凸，也可以在图3所示的阶段不平坦化。此外，若通过MBE使半导体层21C、21B、21A各自生长，则在各自的表面产生凹凸。因此，优选以半导体层21C、21B、21A各自的Z方向的最小尺寸成为图2所示的柱状部22各自的半导体层21A、21B、21C的Z方向的尺寸以上的方式，使半导体层21C、21B、21A各自在Z方向上以足够的高度生长。
接着，例如通过旋涂法，以覆盖掩模绝缘膜44的表面44a、即之后的底面、以及由半导体层21C、21B、21A构成的柱状体25的方式涂敷SOG(Spin-on-Glass：旋涂玻璃)液并进行处理，如图4所示，形成由SiO2等构成的绝缘层46。通过该工序，半导体层21B的侧壁21r、半导体层21C、21A各自的侧壁以及半导体层21A的表面与绝缘层46相接。绝缘层46的表面46a位于比柱状体25的Z方向的前端更靠上方、即Z方向的前方。
接着，如图5所示，对绝缘层46进行回蚀，直到表面46b到达比柱状体25的半导体层21B的底面21t、即之后的表面在Z方向上适度靠后方的位置。
接着，例如通过原子层沉积(Atomiclayerdeposition；ALD)法，以覆盖绝缘层46的表面46b和露出的柱状体25的侧壁及表面的方式使SiO2沉积成膜状，如图6所示形成栅极绝缘膜40。
接着，从层叠于绝缘层46的栅极绝缘膜40的表面、即之后的底面40b到覆盖柱状体25的栅极绝缘膜40的全覆盖位置，在Z方向上堆积B掺杂的Poly-Si，如图7所示，形成栅极电极50的前体层(前駆層)52。B掺杂也可以在Poly-Si中注入硼离子而使其热扩散。接着，对前体层52进行回蚀，直至表面52a到达比柱状体25的半导体层21B的表面21p、即之后的底面在Z方向上适度靠前方的位置，从而如图8所示那样形成栅极电极50。
接着，通过使用例如药液等的湿式蚀刻，如图9所示，去除比栅极电极50的表面即之后的底面50b向Z方向露出的栅极绝缘膜40。通过本工序，形成包围栅极电极50的侧壁50c以及表面50a的栅极绝缘膜40。
接着，例如通过光刻以及蚀刻法，在XY平面上未形成多个柱状部22的区域的栅极电极50形成贯通孔54。贯通孔54在Z方向上仅贯通栅极电极50。在贯通孔54的底部，使栅极绝缘膜40的表面即之后的底面40b露出。
接着，以填埋贯通孔54且覆盖比栅极电极50的底面50b更向Z方向突出并且露出的柱状体25的方式，涂布SOG液并进行处理，如图11所示形成绝缘层42。接着，如图12所示，对绝缘层42进行CMP(Chemical Mechanical Polishing：化学机械抛光)法或回蚀，直到绝缘层42的表面、即之后的底面42b到达比栅极电极50的底面50b在Z方向上适度靠前侧、即比栅极电极50适度地高的位置。此时，使绝缘层42的底面42b为平坦面。
接着，如图13所示，例如通过有机金属化学气相沉积法(Metal Organic CVD；MOCVD)，以覆盖从绝缘层42的底面42b向Z方向突出并且露出的柱状体25的方式堆积p+-GaN，形成半导体层70。
接着，通过使用例如磷酸等的热蚀刻法，去除半导体层70的Z方向的前部。如图14所示，将半导体层70的表面即之后的底面70b对准半导体层21A的具有凹凸的表面的最靠Z方向的后侧、且比半导体层21B的表面21p在Z方向上适度靠前侧、即比半导体层21B高的位置。在本工序中，使半导体层70的底面70b在Z方向上与多个柱状部22各自的底面22b及半导体层21A的底面对齐，与底面22b共面。通过本工序，形成从半导体层20的底面20b向Z方向突出的多个柱状部22。
接着，如图15所示，在由多个柱状部22各自的底面22b及半导体层70的底面70b构成的整个平坦面上，例如通过MBE使n--GaN结晶生长至Z方向的规定高度，形成半导体层30的第二层32。接着，在第二层32的表面即之后的底面32b，例如通过MBE使n+-GaN结晶生长至Z方向的规定高度，形成半导体层30的第一层31。
接着，在半导体层30的第一层31的表面、即之后的底面31b涂敷省略图示的粘接剂，如图16所示，在底面31b经由粘接剂粘接金属层60。作为粘接剂，例如使用紫外线固化树脂、热固化树脂等，但只要能够将金属层60良好地粘接于半导体层30的底面30b，就没有特别限定。例如，也可以代替粘接剂而堆积粘接用的金属。
接着，从直到前面工序制造出的基板110、半导体层20、21C、21B、21A、掩模绝缘膜44、绝缘层46、栅极绝缘膜40、栅极电极50、绝缘层42、半导体层70、30以及金属层60的层叠构造体140除去基板110。具体而言，如图17所示，使层叠构造体140在Z方向上反转，例如进行激光剥离(Laser Lift Off；LLO)工艺。在LLO工艺中，从比基板110靠Z方向的后方照射来自未图示的高功率激光光源的激光HL，如图18所示，从半导体层20的表面20a剥离基板110。在基板110为蓝宝石基板的情况下，高功率激光光源优选氟化氪(KrF)准分子激光。在使用KrF准分子激光的情况下，激光HL的中心波长为约248nm。
接着，在XY平面内未形成多个柱状部22的区域中的、形成图1及图2所示的金属插塞78的区域，如图19所示形成贯通孔56。贯通孔56从基板110被剥离而露出的半导体层20的表面20a起在Z方向上到达半导体层70的表面70a。贯通孔56例如能够通过光刻以及干式蚀刻法形成。接着，例如通过CVD法，在贯通孔56内以及比贯通孔56靠Z方向的后方堆积钨(W)等导电材料。然后，对导电层进行回蚀，直到由堆积的导电材料构成的导电层的表面与半导体层20的表面20a共面。通过本工序，如图20所示，形成金属插塞78。
接着，在XY平面内未形成多个柱状部22的区域中的、形成图1及图2所示的导电层80的区域，去除图20的虚线所示的区域58内的半导体层20、掩模绝缘膜44、绝缘层46、栅极绝缘膜40，形成开口。在该开口的底部露出栅极电极50。接着，虽未图示，但在开口内以及比开口靠Z方向的后方堆积钨(W)等导电材料，形成导电层80。
接着，在XY平面上与多个柱状部22重叠的区域的半导体层20的表面以及金属插塞78的表面78a涂敷省略图示的粘接剂，经由粘接剂粘接金属层12。此外，本工序也可以在上述的金属插塞78形成之后且导电层80形成之前进行。
另外，虽未图示，但在XY平面内形成有多个柱状部22的区域以外的区域中，例如通过光刻以及干式蚀刻法除去配置与栅极电极50接触的栅极导电层的区域的比栅极电极50靠Z方向的层间绝缘层，形成贯通孔。另外，例如通过光刻以及CNT蚀刻法除去配置与源极区域S的半导体层20接触的源极导电层的区域的比半导体层20靠Z方向的层间绝缘层，形成贯通孔。接着，例如通过CVD法在各个贯通孔内以及比贯通孔靠Z方向的后方堆积钨(W)，由此形成栅极导电层、源极导电层。然后，对栅极导电层、源极导电层进行回蚀，直到栅极导电层、源极导电层的表面与半导体层20的表面20a共面。在栅极导电层、源极导电层的表面使用粘接剂来粘接栅极金属层、源极金属层。本工序可以兼顾上述各工序而在适当的时机实施。或者，也可以在XY平面内形成有多个柱状部22的区域以外的区域，例如形成与栅极电极50接触的键合线。另外，也可以在金属层12上形成键合线。
通过进行上述的工序，制造出图1以及图2所示的半导体装置11的主要构造。虽然未图示，但进行根据需要的后处理，完成半导体装置11。
(作用效果)
以上说明的本实施方式的半导体装置11具备由半导体21构成的多个柱状部22。多个柱状部22分别具有源极区域S、漏极区域D、沟道形成区域R、栅极电极50以及半导体层70。沟道形成区域R包含在Z方向上形成于源极区域S与漏极区域D之间的沟道的区域(沟道区域)Ch。栅极电极50隔着栅极绝缘膜40设置于形成沟道形成区域R的半导体层21B的侧壁21r。半导体层70设置于形成漏极区域D的半导体层21A的侧壁21d。半导体层70的导电类型与半导体层21A的半导体21的导电类型不同。
在本实施方式的半导体装置11中，由多个柱状部22和隔着栅极绝缘膜40与沟道形成区域R相邻的栅极电极50形成具备GAA构造的纵型FET。在半导体装置11中，实现在XY平面中具有例如0.5μm以下的非常细小间距的柱状部22。另外，通过配置与多个柱状部22各自的漏极区域D的半导体层21A在沿着XY平面的方向即横向上相邻的半导体层70，形成SJ构造，从横向支承多个柱状部22的耐压。因此，根据本实施方式的半导体装置11，与不具备半导体层70的多个柱状部22相比，能够实现显著的超低导通电阻化。
本实施方式的半导体装置11的多个柱状部22不是通过如以往的半导体装置那样使用干式蚀刻工艺而以自上而下的方式制造的方法，而是例如从半导体层20以自下而上的方式形成。具体而言，从由n+-GaN构成的半导体层20的底面20b沿Z方向依次结晶生长n+-GaN、i-GaN、n--GaN，通过像这样自下而上地使GaN生长，不会像以往的半导体纳米线那样基端侧端部比前端侧端部扩展，能够形成细小间距且结晶性高的柱状部22。
另外，在本实施方式的半导体装置11中，栅极电极50由Poly-Si构成，掺杂有Br。具体而言，栅极电极50由掺杂有Br的Poly-Si形成。此外，构成多个柱状部22各自的源极区域S、漏极区域D及沟道形成区域R的半导体层21C、21A、21B的半导体21为GaN。如上所述，在由GAA结构构成的多个柱状部22中，栅极电极50由具有高功函数的材料形成，由此能够提高半导体装置11的驱动电压，并且能够可靠地实现常断化。特别是，通过使用p型的Poly-Si，容易实现常断化。高电流驱动能力与常断化处于折衷的关系，但根据本实施方式的半导体装置11，采用掺杂有Br的Poly-Si作为栅极电极50的材料，因此能够兼顾高电流驱动能力与常断化。
另外，在本实施方式的半导体装置11中，半导体层70与源极区域S电连接，与构成源极区域S的半导体层20、21C电连接。根据本实施方式的半导体装置11，向半导体层70供给源极电压，利用柱状部22的漏极区域D的半导体层21A支撑耗尽层Em，能够得到耐压。
另外，在本实施方式的半导体装置11中，半导体层20与构成多个柱状部22各自的源极区域S的半导体层21C连接。根据本实施方式的半导体装置11，在源极区域S中，半导体层20介于在XY平面上小径的多个柱状部22与在XY平面上延伸的金属层12之间，由此能够抑制半导体层21C与作为源极侧的接触端子的导电层即金属层12的连接中的接触电阻的增大，防止性能的降低，使其良好地动作。
此外，在本实施方式的半导体装置11中，在构成多个柱状部22各自的漏极区域D的半导体层21A连接有半导体层30。因此，根据本实施方式的半导体装置11，除了源极区域S以外，在漏极区域D中，通过使半导体层30介于在XY平面上小径的多个柱状部22的半导体层21A与在XY平面上延伸的金属层60之间，也能够抑制半导体层21A与作为漏极侧的接触端子的导电层即金属层60的连接中的接触电阻的增大，防止性能的降低。
另外，在本实施方式的半导体装置11中，半导体21及半导体层20各自的导电类型为n型，半导体层70的导电类型为p型。由此，能够在多个柱状部22的各个柱状部中将沟道的区域Ch大致完全耗尽化，能够加快电荷的移动速度。其结果是，能够实现半导体装置11的开关速度以及动作性能的提高。
另外，在本实施方式的半导体装置11中，在源极侧的半导体层20连接有金属层12。根据本实施方式的半导体装置11，能够良好地抑制半导体层21C与在源极侧作为导电性高的接触端子的金属层12之间的接触电阻的增大。此外，在本实施方式的半导体装置11中，在漏极侧的半导体层30连接有金属层60。半导体层30具备第一层31与第二层32的层叠构造。半导体层21A和第二层32彼此同样地由n--GaN形成，并且第一层31由n+-GaN形成。即，导电性按照半导体层21C、第二层32、第一层31以及金属层60的顺序提高。由此，根据本实施方式的半导体装置11，能够有效地抑制半导体层21A与在漏极侧作为导电性高的接触端子的金属层12之间的接触电阻的增大。另外，通过金属层12、60作为半导体装置11的元件基板及对置基板发挥功能，能够实现薄型且轻量的半导体装置11。
另外，在本实施方式的半导体装置11中，柱状部22的由n--GaN构成的半导体层21A的杂质浓度分别比与半导体层21A在横向上相接且由p+-GaN构成的半导体层70、以及半导体层30的由n+-GaN构成的第一层31低。因此，能够抑制由半导体层21A与半导体层70的PN结所引起的电荷移动与半导体层30的第一层31直接耦合，能够防止半导体装置11中的击穿的发生。
另外，在本实施方式的半导体装置11中，源极区域S与金属层12及半导体层70借助在Z方向上贯通半导体层20的金属插塞78连接起来。根据本实施方式的半导体装置11，源极电压从金属层12经由金属插塞78顺利地供给至半导体层20、70，利用柱状部22的漏极区域D的半导体层21A支撑耗尽层Em，能够得到耐压。与通过由半导体形成的插塞等连接源极区域S与金属层12及半导体层70的情况相比，能够使用蚀刻及堆积的工艺容易且稳定地制造金属插塞78。因此，能够提高半导体装置11的动作的可靠性。
以上，对本发明的优选的实施方式进行了详述，但本发明并不限定于该特定的实施方式，在权利要求书所记载的本发明的主旨的范围内，能够进行各种变形、变更。另外，多个实施方式的构成要素能够适当组合。
另外，本发明的半导体装置如在上述的各实施方式中说明的那样能够应用于逆变器等功率器件，但本发明的半导体装置的用途并不限定于功率器件。例如，本发明的半导体装置也可以搭载于汽车等车辆、飞机等移动体，能够应用于要求超低导通电阻的半导体器件、开关器件。在本发明的半导体装置中，在不妨碍多个柱状部22作为FET的动作以及SJ构造的效果的范围内，能够根据半导体装置的用途来变更各构成要素的材质。
例如，在本发明的半导体装置中，形成多个柱状部各自的源极区域S、漏极区域D以及沟道形成区域R的半导体不限于n-GaN，也不限于GaN。如果在本发明的半导体装置的用途中被允许，则柱状部的半导体也可以是Si、砷化鎵(GaAs)、碳化硅(SiC)等。此外，柱状部的半导体优选通过改变杂质浓度来发挥与FET的各区域对应的电特性。
例如，在将本发明的半导体装置用于逆变器等功率器件的情况下，与形成多个柱状部各自的半导体为n-GaN相应地，栅极电极优选由掺杂了Br的Poly-Si形成。然而，如果构成本发明的半导体装置的FET的半导体为SiC，且在半导体装置的用途中被允许，则栅极电极也可以由例如Al、W、或者含有这些金属的导电材料形成。在该情况下，也优选栅极电极相对于形成柱状部的半导体具有高功函数。
本发明的方式的半导体装置也可以具有以下的结构。
本发明的一个方式的半导体装置具备由半导体构成的多个柱状部。多个柱状部分别具有源极区域、漏极区域、以及位于源极区域与漏极区域之间的沟道形成区域。本发明的一个方式的半导体装置还具备：栅极电极，其隔着绝缘层设置于沟道形成区域的侧壁，对所述源极区域与所述漏极区域之间的电流进行控制；以及第一半导体层，其设置于漏极区域的侧壁。第一半导体层的导电类型与形成漏极区域的半导体的导电类型不同。
在本发明的一个方式的半导体装置中，栅极电极也可以由多晶硅构成。
在本发明的一个方式的半导体装置中，也可以是，栅极电极掺杂有硼。
在本发明的一个方式的半导体装置中，半导体可以是氮化镓。
在本发明的一个方式的半导体装置中，也可以是，第一半导体层与源极区域电连接。
在本发明的一个方式的半导体装置中，也可以是，在多个柱状部各自的源极区域连接有第二半导体层。
在本发明的一个方式的半导体装置中，也可以是，半导体和第二半导体层各自的导电类型为n型，第一半导体层的导电类型为p型。
在本发明的一个方式的半导体装置中，也可以是，在第二半导体层连接有金属层。
在本发明的一个方式的半导体装置中，也可以是，源极区域与金属层及第一半导体层借助贯通第二半导体层的金属插塞连接起来。
在本发明的一个方式的半导体装置中，也可以是，漏极区域包含：第一区域；以及位于第一区域与沟道形成区域之间的第二区域，第二区域的杂质浓度比第一区域的杂质浓度低。
在本发明的一个方式的半导体装置中，也可以是，第一半导体层设置于第二区域的侧壁。

Claims (11)

1.一种半导体装置，其中，
该半导体装置具备由半导体构成的多个柱状部，
所述多个柱状部分别具有：
源极区域；
漏极区域；以及
位于所述源极区域与所述漏极区域之间的沟道形成区域，
所述半导体装置还具备：
栅极电极，其隔着绝缘层设置于所述沟道形成区域的侧壁，对所述源极区域与所述漏极区域之间的电流进行控制；以及
设置于所述漏极区域的侧壁的第一半导体层，
所述第一半导体层的导电类型与形成所述漏极区域的所述半导体的导电类型不同。
2.根据权利要求1所述的半导体装置，其中，
所述栅极电极由多晶硅构成。
3.根据权利要求2所述的半导体装置，其中，
所述栅极电极掺杂有硼。
4.根据权利要求1至3中任一项所述的半导体装置，其中，
所述半导体为氮化镓。
5.根据权利要求1至3中任一项所述的半导体装置，其中，
所述第一半导体层与所述源极区域电连接。
6.根据权利要求1至3中任一项所述的半导体装置，其中，
在所述多个柱状部各自的所述源极区域连接有第二半导体层。
7.根据权利要求6所述的半导体装置，其中，
所述半导体和所述第二半导体层各自的导电类型为n型，
所述第一半导体层的导电类型为p型。
8.根据权利要求6所述的半导体装置，其中，
在所述第二半导体层连接有金属层。
9.根据权利要求8所述的半导体装置，其中，
所述源极区域与所述金属层及所述第一半导体层借助贯通所述第二半导体层的金属导电层连接起来。
10.根据权利要求1至3中任一项所述的半导体装置，其中，
所述漏极区域包含：
第一区域；以及
位于所述第一区域与所述沟道形成区域之间的第二区域，
所述第二区域的杂质浓度比所述第一区域的杂质浓度低。
11.根据权利要求10所述的半导体装置，其中，
所述第一半导体层设置于所述第二区域的侧壁。
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